WO2011078447A1 - 배터리 보호회로의 통합칩 배치구조 - Google Patents

배터리 보호회로의 통합칩 배치구조 Download PDF

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WO2011078447A1
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battery
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나혁휘
김영석
안상훈
정태환
박승욱
조현목
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주식회사 아이티엠반도체
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Definitions

  • the present invention relates to an integrated chip (one chip) arrangement of the battery protection circuit, and more specifically, by configuring the chips and some resistors and capacitors constituting the battery protection circuit into one chip, the overall size is reduced, and the external shock is strong.
  • the present invention relates to an integrated chip arrangement structure of a battery protection circuit, which can reduce manufacturing costs.
  • Lithium-ion batteries are the most widely used batteries in portable terminals and the like. They generate heat during overcharging and overcurrent, and if the heat continues to increase in temperature, performance deterioration and risk of explosion occur.
  • a normal battery is equipped with a protection circuit module for detecting and blocking overcharge, overdischarge and overcurrent, or install a protection circuit for detecting overcharge, overdischarge, overheating and blocking operation of the battery outside the battery.
  • This conventional protection circuit is made by soldering a protection IC and two FETs, a resistor, and a capacitor to a printed circuit board by soldering, and completing the battery pack by mounting the battery cell and overlaying the housing. .
  • the space occupied by the protection IC, the two FETs, the resistors, and the capacitors is so large that there is a limit to miniaturization and weakness in external shock.
  • a protection IC, two FETs, at least two resistors, and at least one capacitor are disposed on the printed circuit board, the occupying space is large and it is difficult to integrate.
  • an object of the present invention is to provide an integrated chip arrangement structure of a battery protection circuit that can overcome the above-mentioned conventional problems.
  • Another object of the present invention is to provide an integrated chip arrangement structure of a battery protection circuit, which is advantageous for miniaturization.
  • Another object of the present invention is to provide an integrated chip arrangement structure of a battery protection circuit that is easy to test and resistant to external shock.
  • Still another object of the present invention is to provide an integrated chip arrangement structure of a battery protection circuit which can achieve a process simplification.
  • the first to fifth connection terminals of the conductive material are arranged spaced apart from each other at the edge portion
  • a base substrate having a chip region for chip stacking and a first conductive region and a second conductive region adjacent to the chip region
  • a dual FET chip stacked on the chip region of the base substrate and including a first FET and a second FET having a common drain structure
  • an integrated chip having a protection IC disposed therein to control the second FET in an overcharge state to stop the charging operation, wherein the first conductive region has a charge voltage and a discharge voltage in the protection IC.
  • the voltage applying terminal VDD is electrically connected to each other through a wire or a wire
  • the second conductive region is electrically connected to a sensing terminal V- and a wire or a wire for detecting a charge / discharge state in the protection IC.
  • the first connection terminal disposed on the base substrate is connected to the source terminal of the first FET and the reference voltage terminal VSS of the protection IC through a wire or a wire.
  • An electrical connection and a part of which protrudes out of the integrated chip to form a second external connection terminal of the integrated chip, and a fifth connection terminal disposed on the base substrate is connected to the first conductive region through a first capacitor.
  • a part protrudes to the outside of the integrated chip to form a fifth external connection terminal of the integrated chip and the fourth connection terminal disposed on the base substrate is connected to the first conductive region through a first resistor and partially Protruding to the outside of the integrated chip to form a fourth external connection terminal of the integrated chip, and the third connection terminal disposed on the base substrate is connected to the second conductive region through a second resistor.
  • the discharge interrupt signal output terminal DO which outputs a discharge interrupt signal for turning off the first FET in an over discharge state in the protection IC, is electrically connected to a gate terminal of the first FET through a wire or a wire, and the protection is performed.
  • the charge blocking signal output terminal CO outputting the charge blocking signal for turning off the second FET in an overcharge state may have a structure electrically connected to the gate terminal of the second FET through a wire or a wire.
  • the first resistor is a chip type or SMD type and connects between the fourth connector and the first conductive region
  • the second resistor is a chip type or SMD type and is connected to the third connection terminal. It may have a structure for connecting between the second conductive region.
  • a second capacitor and a third capacitor are further disposed on the integrated chip, and the second capacitor connects between the third connector and the fourth connection terminal, and the third capacitor is connected to the first connector and the first capacitor. It may have a layout structure for connecting between the two connection terminals.
  • the resistor or the capacitor constituting the battery protection circuit is present in the integrated chip, there is an advantage that is strong against external shock and less likely to be damaged.
  • the space occupied by the existing resistors and capacitors and the space occupied by the protection ICs and FETs can be reduced, which is advantageous for miniaturization and integration. It also facilitates testing and reduces the soldering process for joining peripheral components.
  • 1 is a general battery protection circuit diagram.
  • FIG. 2 shows an integrated chip arrangement structure according to a first embodiment of the present invention.
  • FIG. 3 shows an integrated chip arrangement structure according to a second embodiment of the present invention.
  • FIG. 4 is a battery protection circuit diagram in which capacitors C2 and C3 are added to FIG. 1.
  • FIG. 5 shows an integrated chip arrangement structure according to a third embodiment of the present invention.
  • FIG. 6 is an equivalent circuit diagram of FIG. 1 or 4 using an integrated chip having the layout structure of FIGS. 2, 3, and 5.
  • base substrate 110 dual FET chip
  • protection IC n1 first node
  • n2 second node
  • 1 shows a general battery protection circuit.
  • both terminals of the battery V1 are connected to a protection circuit, the protection circuit is connected to a charging circuit through terminals (+,-) at the time of charging, and operated by battery power at the time of discharge.
  • Electronic devices eg, portable terminals, etc.
  • the battery protection circuit has a connection structure of the switching elements 110, the protection IC 120, the resistors R1 and R2, and the capacitor C1.
  • the switching elements 110 include a first switching element FET1 and a second switching element FET2 having a drain common structure.
  • the protection IC 120 is connected to the (+) terminal of the battery V1 through a resistor R1 and is a voltage applying terminal (VDD terminal) to which the charging or discharging voltage of the first node n1 is applied, and the protection IC ( 110) the reference terminal (VSS terminal) as a reference for the internal operating voltage, the monitoring terminal (V-terminal) for detecting the charge / discharge state, and the discharge interruption signal output for turning off the switching element (FET1) in the over-discharge state A terminal (DO terminal) and a charge interrupt signal output terminal (C0 terminal) terminal for turning off the switching element FET2 in an overcharge state.
  • the inside of the protection IC 120 includes a reference voltage setting unit, a comparison unit for comparing the reference voltage and the charge / discharge voltage, an overcurrent detector, and a charge / discharge detector.
  • the criterion of the charging and discharging state can be changed to the SPEC required by the customer by inputting the electrical characteristics to the wafer, and the charged / discharging state by recognizing the voltage difference of each terminal of the protection IC 120 according to the determined criteria. Determine.
  • the DO terminal goes low to turn off the switching element FET1
  • the CO terminal goes low to switch state (FET2). Is turned off, and when overcurrent flows, the switching element FET2 is turned off during charging and the switching element FET1 is turned off when discharging.
  • the resistor R1 and the capacitor C1 serve to stabilize the fluctuation of the power supply of the protection IC 120.
  • the resistor R1 is connected between the first node, which is the power supply V1 of the battery, and the VDD terminal of the protection IC 120, and the capacitor C1 is connected between the VDD terminal and the VSS terminal of the protection IC. do.
  • the value of the resistor R1 is set to an appropriate value of 1 K ⁇ or less.
  • the value of the capacitor (C1) has a suitable value of 0.01 ⁇ F or more for the stable operation.
  • the resistors R1 and R2 become current limiting resistors when the high voltage charger or the charger exceeding the absolute maximum rating of the protection IC 120 is connected upside down.
  • the resistor R2 is connected between the V-terminal of the protection IC 120 and the second node n2 to which the source terminal S2 of the second switching element FET2 is connected. Since the resistors R1 and R2 may cause power consumption, the sum of the resistance values of the resistors R1 and R2 is usually set to be larger than 1 K ⁇ . If the resistor R2 is too large, the recovery may not occur after the overcharge cutoff, and thus the value of the resistor R2 is set to a value of 10 K? Or less.
  • the resistors R1 and R2 and the capacitor C1 together with the switching elements 110 and the protection IC 120 are essential components of the battery protection circuit, and most of the resistors R1 and R2 and the capacitor C1 are predetermined. Less room for change
  • the general battery protection circuit as shown in FIG. 1 when the general battery protection circuit as shown in FIG. 1 is integrated into one integrated chip including peripheral components such as resistors or capacitors, the area occupied by the battery protection circuit may be reduced, It will be able to protect resistors or capacitors from external shocks. In addition, the test can be facilitated, and since peripheral components such as resistors and capacitors exist inside, it may have an advantage of less damage due to bending.
  • FIG. 2 illustrates an arrangement structure of an integrated chip 500a according to a first embodiment of the present invention, and illustrates an arrangement structure where the resistors R1 and R2 are chip type resistors.
  • the integrated chip 500a has a stacked structure of a base substrate 100, a dual FET chip 110, and a protection IC 120, and chip-type resistors R1 and R2.
  • the capacitor C1 is disposed between the terminals of the chips 110 and 120 or in other regions, and the capacitor C1 is electrically connected to them by wires or wires. When connected via wires, it is also possible to connect between two terminals via multiple wires for better conductivity and faster signal transmission.
  • the first to fifth connection terminals 1, 2, 3, 4, and 5 of conductive material are spaced apart from each other at edge portions of the base substrate 100, and chip stacking is performed.
  • the first conductive region 112 and the second conductive region 114 are disposed adjacent to the chip region and the chip region.
  • the first to fifth connection terminals 1, 2, 3, 4, and 5 protrude to the outside of the integrated chip, so that the first to fifth external connection terminals 1, 2, 3, and 4 of the integrated chip are included. , 5).
  • the first to fifth connection terminals 1, 2, 3, 4 and 5 are provided with the first and second connection terminals 1 and 2 of the base substrate 100, and the third to fifth terminals are arranged on the right side. It is possible to have a structure in which the five connection terminals (3, 4, 5) is arranged, other arrangements are possible.
  • the first to fifth connection terminals 1, 2, 3, 4 and 5 are intended to function as external connection terminals of the integrated chip.
  • the first to fifth connection terminals 1, 2, 3, 4, and 5 are disposed on the base substrate 100 and are represented as protruding from the base substrate 100, but this is one example. It may have a form of various types of connecting terminals generally known.
  • the first conductive region 112 and the second conductive region 114 except for the arrangement region of the chip region and the connection terminals 1, 2, 3, 4 and 5 on the base substrate 100. Will be placed in the part.
  • the chip region may be disposed between the chip region and the third to fifth connection terminals 3, 4 and 5.
  • first and second connection terminals 1 and 2 are disposed in the left edge region of the base substrate 100, and are adjacent to the right side of the first and second connection terminals 1 and 2 to the right.
  • a chip region is disposed, and the first conductive region 112 and the second conductive region 114 are disposed adjacent to the chip region to the right, and the right side to the first and second conductive regions 112 and 114.
  • the third to fifth connection terminals 3, 4, and 5 may be disposed in a right edge region of the base substrate 100 adjacent to each other. Naturally, it may be possible to have various arrangements.
  • the dual FET chip 110 has a structure in which the dual FET chip 110 is stacked in the chip region of the base substrate 100.
  • the dual FET chip 110 includes a first FET and a second FET having a common drain structure, that is, two FETs, and external connection terminals include a first gate terminal G1, a first source terminal S1, and a first source terminal S1 of the first FET.
  • the second gate terminal G2 and the second source terminal S1 of the 2FET are provided.
  • the protection IC 120 has a structure in which the protection IC 120 is stacked on the upper surface of the dual FET chip 110.
  • the protection IC 120 is stacked in a region (for example, a central portion) except for a portion where external connection terminals on the dual FET chip 110 are disposed.
  • an insulating film for insulation may be disposed between the protection IC 120 and the dual FET chip 110. Since the size of the dual FET chip 110 is generally larger than that of the protection IC 120, an arrangement structure in which the protection IC 120 is stacked on the dual FET chip 110 is adopted. In addition, since the heat is generated in the case of the dual FET chip 110, it is also possible to radiate heat through the base substrate 100, the dual FET chip 110 is disposed closest to the base substrate 100 It would be advantageous to be.
  • the resistor R1 is disposed on the first conductive region 112. Since the resistor R1 is a chip type, one terminal has an electrical connection structure directly connected to the first conductive region 112, and the other terminal is connected to the fourth connection terminal 4 through a wire or a wire. Has an electrical connection structure
  • the fourth connection terminal 4 is a connection terminal for connecting to the first node n1 on the circuit of FIG. 1.
  • the resistor R2 is disposed on the second conductive region 114. Since the resistor R2 is a chip type, one terminal has an electrical connection structure directly connected to the second conductive region 114, and the other terminal is connected to the third connection terminal 3 via a wire or a wire. It has an electrical connection structure.
  • the third connection terminal 3 is a connection terminal connected to the second node n2 based on the circuit of FIG. 1.
  • the capacitor C1 is disposed between the first conductive region 112 and the fifth connection terminal 5. That is, the capacitor C1 is disposed to connect the first conductive region 112 and the fifth connection terminal 5.
  • the fifth connection terminal 5 is a connection terminal for connecting to the negative terminal (or the first source terminal S1 or the VSS terminal) of the battery v1.
  • the first conductive region 112 is electrically connected to the VDD terminal VDD of the protection IC 120 through a wire or a wire, and the second conductive region 114 is connected to the protection IC 120. It is electrically connected with V-terminal and wire or wiring.
  • the first conductive region 112 may function as a VDD region, and the second conductive region 114 may function as a V-terminal region.
  • the DO terminal DO is electrically connected to the first gate terminal G1 through a wire or a wire in the protection IC 120, and the CO terminal CO is connected to the second gate terminal G1 in the protection IC 120.
  • the gate terminal G2 is electrically connected to each other through a wire or a wiring.
  • the first connection terminal 1 disposed on the base substrate 100 is electrically connected to the first source terminal S1 and the VSS terminal VSS of the protection IC 120 through a wire or a wire.
  • the first external connection terminal 1 of the integrated chip 500a is configured.
  • the second connection terminal 2 disposed on the base substrate 100 is electrically connected to the second source terminal S2 through a wire or a wire, so that the second external connection terminal 2 of the integrated chip 500a is provided.
  • the third connection terminal 3 disposed on the base substrate 100 is connected to the second conductive region 114 through a second resistor R2 to connect the third external connection terminal 3 of the integrated chip 500a.
  • the fourth connection terminal 4 disposed on the base substrate 100 is connected to the first conductive region 112 through a first resistor R1 to form a fourth portion of the integrated chip 500a. Configure the external connection terminal (4).
  • the fifth connection terminal 5 disposed on the base substrate 100 is connected to the first conductive region 112 through the first capacitor C1 to connect the fifth external connection terminal 5 of the integrated chip 500a. ).
  • the first to fifth connection terminals (1, 2, 3, 4, 5) and the first conductive region 112, the second conductive region 114 of The arrangement may be modified in a form suitable for the connection of the wiring or the wire or the connection of the resistors R1 and R2 and the capacitor C1.
  • connection structure of may be variously changed and have various connection structures within the limits forming the equivalent circuit of FIG.
  • FIG 3 shows an arrangement structure of an integrated chip 500b according to a second embodiment of the present invention, and illustrates an arrangement structure when the resistor R1 and the resistor R2 are SMD type.
  • the integrated chip 500b includes a base structure 100, a dual FET chip 110, and a protection IC 120 having a stacked structure, and chip type resistors R1 and R2.
  • the capacitor C1 is disposed between the terminals of the chips 110 and 120 or in other regions, and the capacitor C1 is electrically connected to them by wires or wires. When connected via wires, it is also possible to connect between two terminals via multiple wires for better conductivity and faster signal transmission.
  • the arrangement of the first conductive region 112 and the second conductive region 114 is slightly different, and the resistors R1 and R2 are different. Except that the arrangement structure of the same as that of the integrated chip 500a according to the first embodiment of the present invention.
  • the arrangement form of the fourth and fifth connection terminals 4 and 5 are disposed to be adjacent to both the fourth and fifth connection terminals 4 and 5 so as to easily connect the resistor R1 and the capacitor C1 of the SMD type. That is, it has a relatively wide layout structure than in the case of FIG.
  • the second conductive region 114 since the second conductive region 114 must be connected to the third connection terminal 3 through the SMD type resistor R2, the second conductive region 114 is connected to the third connection terminal 3 to facilitate connection of the resistor R2. It has a structure that is adjacently arranged, and as the first conductive region 112 is enlarged, it has a relatively narrow arrangement area structure compared to the case of FIG.
  • the resistor R1 has an arrangement structure in which the resistor R1 is directly connected to the first conductive region 112 and the fourth connection terminal 4. That is, it has a structure that is directly connected without the need for a separate wiring or wire.
  • the resistor R2 also has an arrangement structure in which the second conductive region 114 and the third connection terminal 3 are directly connected to each other.
  • connection structure of each of the resistors R1 and R2 and the first to fifth connection terminals 1, 2, 3, 4, and 5 may have various connection structures within the limits of the equivalent circuit of FIG. 1. .
  • FIG. 4 is a circuit diagram in which capacitors C2 and C3 are added to the battery protection circuit of FIG. 1.
  • the capacitor C2 is added between the first node n1 and the second node n2, and the capacitor C3 is connected to the second node n2 and the first source terminal ( It has a structure added between S1) (or VSS terminal). Other than this, it has the same circuit structure as FIG.
  • the additional capacitors C2 and C3 do not significantly affect the characteristics of the battery protection circuit product, but are added for the user's request or stability.
  • the capacitors C2 and C3 are for the effect of stabilizing the system by improving resistance to voltage fluctuations or external noise.
  • capacitors C2 and C3 tend to be added at the request of the user, the capacitor values may vary. In other words, the value can be changed because it is a customer option, so if one-chip is used, the value cannot be changed. However, it is advantageous to use one chip if the customer has a predetermined value or if there are many advantages that are more advantageous than changing the value.
  • FIG. 5 relates to an integrated chip arrangement structure according to a third embodiment of the present invention, and illustrates an integrated chip arrangement structure for the circuit of FIG. 4.
  • the arrangement of the integrated chip 500c according to the third exemplary embodiment of the present invention is an arrangement of capacitors C2 and C3 added to the integrated chip arrangement of FIG. 2 or 3.
  • two capacitors C2 and C3 are additionally disposed in the integrated chip.
  • FIG. 5 illustrates an arrangement in which a resistor is an SMD type, that is, capacitors C2 and C3 are added to FIG. 3, but two capacitors C2 and C3 are additionally arranged in the arrangement of FIG. 2. May have
  • the capacitor C2 has an arrangement structure in which the third connection terminal 3 and the fourth connection terminal 4 are directly connected.
  • the capacitor C3 has an arrangement structure in which the first connection terminal 1 and the second connection terminal 2 are directly connected to each other. Direct connection of the capacitors C2 and C3 is easy between the third connection terminal 3 and the fourth connection terminal 4 and between the first connection terminal 1 and the second connection terminal 2. The distance or the size of the area adjacent to each other can be adjusted appropriately.
  • connection structure of 4 and 5 may be variously changed and have various connection structures within the limits of the equivalent circuit of FIG. 4.
  • FIGS. 2, 3, and 5 are circuit diagrams of a battery protection circuit using an integrated chip (generally referred to as '500') having the arrangement of FIGS. 2, 3, and 5.
  • FIG. 6 illustrates a case in which the capacitors C2 and C3 are not mounted in the integrated chip 500 (in the case of FIGS. 2 and 3) and the capacitors C2 and C3 are mounted in the integrated chip 500. It is shown to include all.
  • the capacitors C2 and C3 are connected to the outside of the integrated chip 500.
  • the capacitors C2 and C3 are not connected to the outside. This is because the capacitors C2 and C3 are embedded in the integrated chip 500. Therefore, in order to display this together, in FIG. 6, the external connection structures of the capacitors C2 and C3 are indicated by dotted lines.
  • the circuit of FIG. 6 becomes an equivalent circuit of the circuit of FIG. 1 and is included without excluding the connection structure of the capacitors C2 and C3 in FIG. 6. In this case, the circuit is equivalent to the circuit of FIG. 4.
  • the integrated chip 500 having the arrangement of FIGS. 2, 3, and 5 has five external connection terminals.
  • the first external connection terminal 1 is the first source terminal S1
  • the second external connection terminal 2 is the second source terminal S2
  • the third external connection terminal 3 is the V- terminal V-.
  • the fourth external connection terminal 4 may be referred to as a VDD terminal VDD
  • the fifth external connection terminal 5 may be referred to as a C1 terminal C1.
  • VDD terminal VDD and the V-terminal V- in FIG. 6 refer to the arrangement of FIGS. 2, 3, and 5 and the same terminal as the V-terminal and the VDD terminal in FIGS. 1 and 4. It is not.
  • the first external connection terminal (1, S1) of the integrated chip 500 is connected to the negative terminal of the battery (V1) through an external wiring
  • the second external connection terminal (2, S2) is The second node n2 is connected to the second node through external wiring
  • the third external connection terminals 3 and V ⁇ are connected to the second node n3 through external wiring. That is, the second external connection terminals 2 and S2 and the third external connection terminals 3 and V ⁇ are electrically connected to each other through external wiring.
  • the fourth external connection terminals 4 and VDD are connected to the first node n1 through an external wiring
  • the fifth external connection terminals 5 and C1 are connected to the first external connection terminals 1 and S1.
  • external wiring are connected to each other.
  • the integrated chip connection structure described above may configure the equivalent circuit of FIG. 4.
  • the equivalent circuit of FIG. 1 may be achieved due to the above-described connection structure.
  • the capacitors C2 and C3 are connected, that is, the capacitor C2 is connected between the first node n1 and the second node n2 through an external wiring, and the capacitor C3 is connected to the first external connection.
  • the terminals 1 and S1 and the second external connection terminals 2 and S2 are connected through an external wiring, the equivalent circuit of FIG. 5 may be achieved.
  • the battery protection circuit since a resistor or a capacitor constituting the battery protection circuit is present in the integrated chip, there is an advantage that it is resistant to external shocks and less likely to be damaged.
  • the space occupied by the existing resistors and capacitors and the space occupied by the protection ICs and FETs can be reduced, which is advantageous for miniaturization and integration.
  • the battery protection circuit is configured through a single integrated chip without soldering or separate connection of peripheral components (resistors, capacitors), thereby simplifying manufacturing.

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Abstract

본 발명은 배터리 보호회로의 통합칩 배치구조에 관한 것으로, 본 발명에 따른 배터리 보호회로의 통합칩 배치구조는, 도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역과 상기 칩영역에 인접되어 제1도전성 영역 및 제2도전성 영역이 배치된 베이스 기판과; 상기 베이스 기판의 상기 칩 영역에 적층되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과; 상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC를 내부에 구비하여 하나의 통합칩을 형성하는 배치구조를 가진다. 본 발명에 따르면, 사이즈를 줄일 수 있어 소형화에 유리하고, 파손의 위험이 적으며, 공정단순화가 가능하다.

Description

배터리 보호회로의 통합칩 배치구조
본 발명은 배터리 보호회로의 통합칩(원칩) 배치구조에 관한 것으로, 보다 구체적으로는, 배터리 보호회로를 구성하는 칩들 및 일부 저항과 커패시터를 원칩화하여 구성함으로써, 전체 사이즈를 줄이고, 외부충격에 강하며, 제조비용을 줄일 수 있는 배터리 보호회로의 통합칩 배치구조에 관한 것이다.
일반적으로 휴대폰, PDA 등이 휴대단말기 등에 배터리가 사용되고 있다.
리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.
따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
이러한 종래의 보호회로는 인쇄회로기판에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지며, 배터리 셀에 장착하고 하우징을 덧씌우는 형태로 배터리 팩을 완성하게 된다. 그러나 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있고, 외부 충격에 약하다는 문제점이 있다. 그리고 인쇄회로기판에 프로텍션 IC, 2개의 FET, 최소 2개의 저항들, 최소 1개의 커패시터를 배치하여야 하므로 차지하는 공간이 크고, 집적화가 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 통합칩 배치구조를 제공하는 데 있다.
본 발명의 다른 목적은 소형화에 유리한 배터리 보호회로의 통합칩 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트가 용이하고 외부충격에 강한 배터리 보호회로의 통합칩 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 공정단순화를 이룰 수 있는 배터리 보호회로의 통합칩 배치구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로의 통합칩 배치구조는, 도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역과 상기 칩영역에 인접되어 제1도전성 영역 및 제2도전성 영역이 배치된 베이스 기판과; 상기 베이스 기판의 상기 칩 영역에 적층되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과; 상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC가 내부에 배치된 하나의 통합칩을 형성하되, 상기 제1도전성 영역은 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 제2도전성 영역은 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 또는 배선으로 전기적으로 연결되며, 상기 베이스 기판에 배치된 제1연결단자는 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 기준전압단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제2연결단자는 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제5연결단자는 제1커패시터를 통해 상기 제1도전성 영역과 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제4연결단자는 제1저항을 통해 상기 제1도전성 영역에 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제3연결단자는 제2저항을 통해 상기 제2도전성 영역에 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하는 배치구조를 가진다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다.
상기 제1저항은 칩(chip) 타입 또는 SMD 타입으로 상기 제4연결단자와 상기 제1도전성 영역 사이를 연결하며, 상기 제2저항은 칩(chip) 타입 또는 SMD 타입으로 상기 제3연결단자와 상기 제2도전성 영역 사이를 연결하는 구조를 가질 수 있다.
상기 통합칩에는 제2커패시터 및 제3커패시터가 더 배치되며, 상기 제2커패시터는 상기 제3연결단자와 상기 제4연결단자 사이를 연결하고, 상기 제3커패시터는 상기 제1연결단자와 상기 제2연결단자 사이를 연결하는 배치구조를 가질 수 있다.
본 발명에 따르면, 배터리 보호회로를 이루는 저항이나 커패시터가 통합칩 내부에 존재하므로, 외부의 충격에 강하고 파손의 우려가 적은 장점이 있다. 또한 기존 저항과 커패시터가 차지하는 공간, 기존의 프로텍션 IC 및 FET가 차지하던 공간을 줄일 수 있어 소형화 및 집적화에 유리해진다. 또한 테스트가 용이하고 주변부품의 결합을 위한 솔더링 공정 등을 줄일 수 있다.
도 1은 일반적인 배터리 보호회로도이다.
도 2는 본 발명의 제1 실시예에 따른 통합칩 배치구조를 나타낸 것이다.
도 3은 본 발명의 제2 실시예에 따른 통합칩 배치구조를 나타낸 것이다.
도 4는 도 1에 커패시터(C2,C3)가 추가된 배터리 보호회로도이다.
도 5는 본 발명의 제3실시예에 따른 통합칩 배치구조를 나타낸 것이다.
도 6은 도 2,도 3, 도 5의 배치구조를 가지는 통합칩을 이용한 도 1 또는 도 4의 등가회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 베이스 기판 110 : 듀얼 FET 칩
120 : 프로텍션 IC n1 : 제1노드
n2 : 제2노드
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 일반적인 배터리 보호회로를 나타낸 것이다.
도 1에 도시된 바와 같이, 배터리(V1)의 양 단자는 보호회로에 연결되고, 보호회로는 충전시에 단자(+,-)를 통해 충전회로에 연결되고, 방전 시에 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)가 부착되게 된다.
상기 배터리 보호회로는 스위칭 소자들(110), 프로텍션 IC(120), 저항(R1,R2), 및 커패시터(C1)의 연결구조를 가진다.
상기 스위칭 소자들(110)은 드레인 공통 구조를 가지는 제1스위칭 소자(FET1)와 제2스위칭 소자(FET2)로 구성된다.
프로텍션 IC(120)는 저항(R1)을 통하여 배터리(V1)의 (+)단자와 연결되고 제1노드(n1)의 충전전압 또는 방전전압이 인가되는 전압인가 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 상태를 감지하기 위한 감시단자(V-단자), 과방전 상태에서 스위칭 소자(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 스위칭 소자(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)단자를 갖는다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 전기적인 특성을 Wafer에 입력시켜 고객이 요구하는 SPEC으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 스위칭 소자(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 스위칭 소자(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 스위칭소자(FET2), 방전시에는 스위칭소자(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다.
저항(R1)을 크게하면 전압검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2스위칭소자(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)가 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
상기 저항(R1,R2) 및 커패시터(C1)는 상기 스위칭 소자들(110), 프로텍션 IC(120)와 더불어 상기 배터리 보호회로에 있어서 필수적인 구성요소이고, 그 값은 대부분 일정값으로 미리 정해져 있으며, 변동의 여지가 적다.
따라서, 상기 도 1에 도시된 바와 같은 일반적인 배터리 보호회로를 저항이나 커패시터 등의 주변부품을 포함하여 하나의 통합칩으로 원칩화(집적화) 하게 되면, 배터리 보호회로가 차지하는 면적을 줄일 수 있을 뿐 아니라, 외부의 충격으로부터 저항이나 커패시터를 보호할 수 있게 될 것이다. 또한 테스트도 용이하게 할 수 있으며, 저항이나 커패시터 등의 주변부품이 내부에 존재하기 때문에 휨에 의한 손상이 적은 장점을 가질 수 있을 것이다.
이하 도 1에 도시된 배터리 보호회로에서 배터리 부분(V1)을 제외한 배터리 보호회로를 원칩화한 통합칩 배치구조를 설명한다.
도 2는 본 발명의 제1실시예에 따른 통합칩(500a) 배치구조를 나타낸 것으로, 저항(R1) 및 저항(R2)이 칩 타입(chip type) 저항인 경우의 배치구조를 나타낸 것이다.
도 2에 도시된 바와 같이, 상기 통합칩(500a)은 베이스 기판(100), 듀얼 FET칩(110), 및 프로텍션 IC(120)가 적층구조를 가지고, 칩타입의 저항들(R1,R2), 커패시터(C1)가 이들 칩(110,120)의 단자들 사이 또는 그외의 영역에 배치되어 이들과 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가진다. 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 두개의 단자들 사이를 연결하는 것도 가능하다.
상기 베이스 기판(100)은 도전성 재질의 제1 내지 제5의 연결단자들(1,2,3,4,5)이 상기 베이스 기판(100)의 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역과 상기 칩영역에 인접되어 제1도전성 영역(112) 및 제2도전성 영역(114)이 배치된다.
상기 제1 내지 제5 연결단자들(1,2,3,4,5)은 일부가 상기 통합칩의 외부로 돌출되어 통합칩의 제1 내지 제5외부 연결단자(1,2,3,4,5)가 된다. 상기 제1 내지 제5연결단자들(1,2,3,4,5)은 상기 베이스 기판(100)의 제1 및 제2연결단자(1,2)가 배치되고, 우측에 제3 내지 제5연결단자들(3,4,5)이 배치되는 구조를 가질 수 있고, 이외에 다른 배치구조도 가능하다. 상기 제1 내지 제5 연결단자들(1,2,3,4,5)는 상기 통합칩의 외부연결단자들로써 기능하기 위한 것이다. 상기 제1 내지 제5 연결단자들(1,2,3,4,5)은 상기 베이스 기판(100) 상에 배치되는 것으로 베이스 기판(100)으로부터 돌출되는 형상으로 표현되고 있으나, 이는 하나의 예이고, 일반적으로 알려진 다양한 형태의 연결단자들의 형태를 가질 수 있다.
상기 제1도전형 영역(112) 및 제2도전형 영역(114)은 상기 베이스 기판(100) 상의 상기 칩영역과 상기 연결단자들(1,2,3,4,5)의 배치영역을 제외한 부분에 배치되게 된다. 예를 들어, 상기 칩영역과 상기 제3 내지 제5연결단자들(3,4,5) 배치영역 사이에 배치될 수 있다. 구체적으로 상기 베이스 기판(100) 상의 좌측 가장자리 영역에는 제1 및 제2연결단자들(1,2)이 배치되고, 상기 제1 및 제2연결단자들(1,2)에 우측으로 인접하여 상기 칩영역이 배치되고, 상기 칩영역에 우측으로 인접하여 상기 제1도전형 영역(112) 및 제2도전형 영역(114)이 배치되고, 상기 제1 및 제2도전형 영역(112,114)에 우측으로 인접한 상기 베이스 기판(100)의 우측 가장자리 영역에 상기 제3 내지 제5연결단자들(3,4,5)이 배치되는 구조를 가질 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다.
상기 듀얼 FET 칩(110)은 상기 베이스 기판(100)의 칩영역에 적층 배치되는 구조를 가진다. 상기 듀얼 FET 칩(110)은 공통드레인구조의 제1FET 및 제2FET 즉 2개의 FET를 내장하고 있으며, 외부연결단자는 제1FET의 제1게이트단자(G1) 및 제1소오스 단자(S1)와 제2FET의 제2게이트 단자(G2) 및 제2소오스 단자(S1)를 구비한 구조를 가지고 있다.
상기 프로텍션 IC(120)는 상기 듀얼 FET칩(110)의 상부면에 적층 배치되는 구조를 가진다. 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 외부연결단자들이 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. 이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다.
상기 저항(R1)은 상기 제1도전형 영역(112) 상에 배치된다. 상기 저항(R1)이 칩 타입 이므로, 하나의 단자는 상기 제1도전형 영역(112)에 직접 연결되는 전기적 연결 구조를 가지고, 다른 단자는 상기 제4연결단자(4)와 배선 또는 와이어를 통해 전기적 연결 구조를 가진다. 참고로 상기 제4연결단자(4)는 도 1의 회로 상에서 제1노드(n1)에 연결되기 위한 연결단자이다.
상기 저항(R2)은 상기 제2도전형 영역(114) 상에 배치된다. 상기 저항(R2)이 칩 타입 이므로, 하나의 단자는 상기 제2도전형 영역(114)에 직접 연결되는 전기적 연결구조를 가지고, 다른 단자는 상기 제3연결단자(3)와 배선 또는 와이어를 통해 전기적 연결구조를 가진다. 참고로 상기 제3연결단자(3)는 도 1의 회로를 기준으로 볼 때 제2노드(n2)에 연결되는 연결단자이다.
상기 커패시터(C1)는 상기 제1도전형 영역(112)과 상기 제5연결단자(5)를 사이에 배치된다. 즉 상기 커패시터(C1)가 상기 제1도전형 영역(112)과 상기 제5연결단자(5)를 연결하도록 배치된다. 참고로 상기 제5연결단자(5)는 배터리(v1)의 (-)단자(또는 제1소오스 단자(S1), 또는 VSS단자)에 연결되기 위한 연결단자이다.
여기서, 상기 제1도전성 영역(112)은 상기 프로텍션 IC(120)의 VDD단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 제2도전성 영역(114)은 상기 프로텍션 IC(120)의 V- 단자와 와이어 또는 배선으로 전기적으로 연결된다. 즉 상기 제1도전형 영역(112)는 VDD 영역으로 기능하고, 상기 제2도전형 영역(114)은 V- 단자 영역으로 기능할 수 있다.
상기 프로텍션 IC(120)에서 DO 단자(DO)는, 상기 제1게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)에서 CO단자(CO)는, 상기 제2게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가진다.
그리고, 상기 베이스 기판(100)에 배치된 제1연결단자(1)는 상기 제1소오스단자(S1)및 상기 프로텍션 IC(120)의 VSS 단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되어 상기 통합칩(500a)의 제1외부연결단자(1)를 구성한다.
상기 베이스 기판(100)에 배치된 제2연결단자(2)는 상기 제2소오스단자(S2)와 와이어 또는 배선을 통해 전기적으로 연결되어 상기 통합칩(500a)의 제2외부연결단자(2)를 구성한다.
상기 베이스 기판(100)에 배치된 제3연결단자(3)는 제2저항(R2)을 통해 상기 제2도전성 영역(114)에 연결되어 상기 통합칩(500a)의 제3외부연결단자(3)를 구성하고, 상기 베이스 기판(100)에 배치된 제4연결단자(4)는 제1저항(R1)을 통해 상기 제1도전성 영역(112)에 연결되어 상기 통합칩(500a)의 제4외부연결단자(4)를 구성한다.
상기 베이스 기판(100)에 배치된 제5연결단자(5)는 제1커패시터(C1)를 통해 상기 제1도전성 영역(112)과 연결되어 상기 통합칩(500a)의 제5외부연결단자(5)를 구성한다.
상술한 본 발명의 제1실시예에서, 상기 제1 내지 제5연결단자들(1,2,3,4,5) 및 제1도전형 영역(112), 제2도전형 영역(114)의 배치 형태는 배선 또는 와이어의 연결형태나 저항들(R1,R2에 배치된) 및 커패시터(C1)의 연결을 위해 적절한 형태로 변형될 수 있다.
여기서 각 프로텍션 IC(120), 상기 듀얼 FET칩(110), 상기 저항(R1,R2), 커패시터(C1), 및 상기 제1 내지 제5연결단자들(1,2,3,4,5)의 연결 구조는 상기 도 1과 등가회로를 이루는 한도내에서는 다양하게 변경가능하고 다양한 연결구조를 가질 수 있다.
도 3은 본 발명의 제2실시예에 따른 통합칩(500b) 배치구조를 나타낸 것으로, 저항(R1) 및 저항(R2)이 SMD 타입인 경우의 배치구조를 나타낸 것이다.
도 3에 도시된 바와 같이, 상기 통합칩(500b)은 베이스 기판(100), 듀얼 FET칩(110), 및 프로텍션 IC(120)가 적층구조를 가지고, 칩타입의 저항들(R1,R2), 커패시터(C1)가 이들 칩(110,120)의 단자들 사이 또는 그 외의 영역에 배치되어 이들과 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가진다. 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 두개의 단자들 사이를 연결하는 것도 가능하다.
상기 본 발명의 제2 실시예에 따른 통합칩(500b) 배치구조는 상기 제1도전형 영역(112) 및 제2도전형 영역(114)의 배치형태가 약간 달라지고, 저항(R1,R2)의 배치구조가 달라지는 점을 제외하고는 상기 본 발명의 제1실시예에 따른 통합칩(500a)의 배치구조와 동일하다.
따라서 이하에서는 상기 제1도전형 영역(112) 및 제2도전형 영역(114)의 배치형태 및 저항(R1,R2)의 배치구조 만을 설명하기로 한다.
상기 제1도전형 영역(112)은 상기 제5연결단자(5)와는 커패시터(C1)을 통해 연결되고, 상기 제4연결단자와는 저항(R1)을 통해 연결되어야 하므로, 그 배치형태가 제4 및 제5연결단자(4,5)와 SMD 타입의 저항(R1) 및 커패시터(C1)의 연결이 용이하도록 제4 및 제5연결단자(4,5) 모두에 인접되도록 배치된다. 즉 도 3의 경우보다는 상대적으로 넓은 배치구조를 가지게 된다.
그리고 상기 제2도전형 영역(114)는 제3연결단자(3)와 SMD 타입의 저항(R2)을 통해 연결되어야 하므로, 저항(R2)의 연결이 용이하도록 상기 제3연결단자(3)에 인접 배치되는 구조를 가지게 되며, 상기 제1도전형 영역(112)의 확대에 따라 상대적으로 도 3의 경우에 비해 좁은 배치영역구조를 가지게 된다.
상기 저항(R1)은 상기 제1도전형 영역(112)과 상기 제4연결단자(4)에 직접 연결되는 배치 구조를 가진다. 즉 별도의 배선이나 와이어가 필요없이 직접 연결되는 구조를 가진다. 그리고 상기 저항(R2) 또한 상기 제2도전형 영역(114)와 상기 제3연결단자(3) 사이를 직접 연결하는 배치구조를 가진다.
이후 몰딩 등의 공정을 통해 패키징되면 외부형태가 5개의 외부연결단자들(또는 단자핀)을 가지는 통합칩이 완성되게 된다.
여기서 각 저항(R1,R2)과 제1 내지 제5연결단자들(1,2,3,4,5)의 연결 구조는 상기 도 1과 등가회로를 이루는 한도내에서는 다양한 연결구조를 가질 수 있다.
도 4는 도 1의 배터리 보호회로에 커패시터(C2,C3) 추가된 회로도이다.
도 4에 도시된 바와 같이, 커패시터(C2)는 제1노드(n1)과 제2노드(n2) 사이에 추가되고, 커패시터(C3)는 상기 제2노드(n2)와 상기 제1소오스 단자(S1)(또는 VSS 단자) 사이에 추가되는 구조를 가진다. 이외에는 도 1과 동일한 회로구조를 가지게 된다.
추가되는 커패시터(C2,C3)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C2,C3)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화 시키는 효과를 위한 것이다.
커패시터(C2,C3)는 유저의 요청에 따라 추가되는 경향이 있기 때문에 그 커패시터 값이 다양하게 변할 수 있다. 즉 고객 선택사양이기 때문에 그 값이 변할 수 있어 원칩화 하는 경우에는 값을 변경할 수 없는 문제가 발생할 수 있다. 그러나, 고객이 미리 정해져 있거나, 값을 변경하는 것보다 더 유리한 장점이 많은 경우에는 원칩화하여 사용하는 것이 유리하다.
도 5는 본 발명의 제3실시예에 따른 통합칩 배치구조에 관한 것으로, 도 4의 회로를 위한 통합칩 배치구조를 나타낸 것이다.
도 5에 도시된 바와 같이, 본 발명의 제3실시예에 따른 통합칩(500c) 배치구조는 도 2 또는 도 3의 통합칩 배치구조에 커패시터(C2,C3)의 배치구조가 추가된 것이다. 즉 통합칩 내부에 두개의 커패시터(C2,C3)가 추가로 배치된 구조를 가진다. 도 5에서는 저항이 SMD 타입인 경우 즉 도 3에 커패시터(C2,C3)가 추가된 배치구조를 도시하고 있으나, 도 2의 배치구조에 두개의 커패시터(C2,C3)가 추가로 배치된 구조를 가질 수도 있다.
상기 통합칩(500c) 배치구조는 상기 커패시터(C2,C3)의 추가배치를 제외하고는 도 2 또는 도 3의 경우와 동일하므로, 여기서는 상기 커패시터(C2,C3)의 추가배치구조 만을 설명하기로 한다.
커패시터(C2)는 상기 제3연결단자(3)와 상기 제4연결단자(4) 사이를 직접 연결하는 배치구조를 가진다. 그리고 커패시터(C3)는 상기 제1연결단자(1)와 상기 제2연결단자(2) 사이를 직접 연결하는 배치구조를 가진다. 상기 제3연결단자(3)와 상기 제4연결단자(4) 사이 및 상기 제1연결단자(1)와 상기 제2연결단자(2) 사이는 상기 커패시터(C2,C3)의 직접연결이 용이하도록 이격거리나 서로 인접되는 영역의 크기 등이 적절하게 조절될 수 있다.
여기서 각 프로텍션 IC(120), 상기 듀얼 FET칩(110), 상기 저항(R1,R2), 커패시터(C1,C2,C3), 및 상기 제1 내지 제5연결단자들(1,2,3,4,5)의 연결 구조는 상기 도 4와 등가회로를 이루는 한도내에서는 다양하게 변경가능하고 다양한 연결구조를 가질 수 있다.
도 6은 도 2, 도 3, 도 5의 배치구조를 가지는 통합칩(총칭하여 '500'이라 함)을 이용한 배터리 보호회로의 회로도이다.
도 6은 커패시터(C2,C3)가 통합칩(500)의 내부에 장착되지 않은 경우(도 2 및 도 3의 경우) 및 커패시터(C2,C3)가 통합칩(500)의 내부에 장착된 경우를 모두 포함하기 나타낸 것이다. 도 2 및 도 3의 통합칩의 경우에는 커패시터(C2,C3)가 통합칩(500)의 외부에 연결되나, 도 5의 통합칩의 경우에는 커패시터(C2,C3)가 외부에 연결되지 않는다. 이는 통합칩(500)의 내부에 상기 커패시터(C2,C3)가 내장되어 있기 때문이다. 따라서 이를 함께 표시하기 위해, 도 6에서는 커패시터(C2,C3)의 외부 연결구조를 점선으로 표시하였다.
도 6에서 커패시터(C2,C3)의 연결구조를 제외하는 경우에는, 도 6의 회로는 도 1의 회로와 등가회로가 되고, 도 6에서 커패시터(C2,C3)의 연결구조를 제외하지 않고 포함하는 경우에는 도 4의 회로와 등가회로가 된다.
도 6에 도시된 바와 같이, 도 2, 도 3, 및 도 5의 배치구조를 가지는 통합칩(500)은 5개의 외부연결단자들을 가지게 된다. 이때 제1외부연결단자(1)는 제1소오스단자(S1), 제2외부연결단자(2)는 제2소오스단자(S2), 제3외부연결단자(3)는 V-단자(V-), 제4외부연결단자(4)는 VDD단자(VDD), 제5외부연결단자(5)는 C1단자(C1)로 칭해질 수 있다.
여기서 도 6에서의 VDD단자(VDD)와 V-단자(V-)는 도 2, 도 3, 및 도 5의 배치구조 및 도 1 및 도 4에서의 V-단자, VDD 단자와 동일한 단자를 의미하는 것은 아니다.
연결구조를 살펴보면, 통합칩(500)의 제1외부연결단자(1,S1)는 배터리(V1)의 (-)단자와 외부배선을 통해연결되고, 제2외부연결단자(2,S2)는 제2노드(n2)에 외부배선을 통해 연결되고, 제3외부연결단자(3,V-)는 제2노드(n3)에 외부배선을 통해 연결된다. 즉 제2외부연결단자(2,S2)와 제3외부연결단자(3,V-)는 외부배선을 통해 전기적으로 서로 연결된다. 그리고, 상기 제4외부연결단자(4,VDD)는 제1노드(n1)와 외부배선을 통해 연결되고, 상기 제5외부연결단자(5,C1)는 상기 제1외부연결단자(1,S1)와 외부배선을 통해 서로 연결된다.
이 상태에서 상기 통합칩(500)이 도 5의 배치구조를 가지는 경우에는 내부에 커패시터(C2,C3)가 배치되어 있으므로, 상술한 통합칩 연결구조는 도 4의 등가회로를 구성할 수 있다.
그러나, 상기 통합칩(500)이 도 2 또는 도 3의 배치구조를 가지는 경우에는 상술한 연결구조로 인하여 도 1의 등가회로를 이룰 수 있다.
추가로 커패시터(C2,C3)가 연결되는 경우, 즉 커패시터(C2)가 제1노드(n1)와 제2노드(n2) 사이에 외부배선을 통해 연결되고, 커패시터(C3)가 제1외부연결단자(1,S1)와 제2외부연결단자(2,S2) 사이에 외부배선을 통해 연결되는 경우에는 도 5의 등가회로를 이룰 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르면, 배터리 보호회로를 이루는 저항이나 커패시터가 통합칩 내부에 존재하므로, 외부의 충격에 강하고 파손의 우려가 적은 장점이 있다. 또한 기존 저항과 커패시터가 차지하는 공간, 기존의 프로텍션 IC 및 FET가 차지하던 공간을 줄일 수 있어 소형화 및 집적화에 유리해진다. 더구나, 주변부품들(저항, 커패시터) 등의 납땜이나 별도의 연결 없이 하나의 통합칩을 통해 배터리 보호회로가 구성되므로 제조가 간단하다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (4)

  1. 배터리 보호회로의 통합칩 배치구조에 있어서:
    도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역과 상기 칩 영역에 인접되어 제1도전성 영역 및 제2도전성 영역이 배치된 베이스 기판과;
    상기 베이스 기판의 상기 칩 영역에 적층되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과 ;
    상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC가 내부에 배치된 하나의 통합칩을 형성하되,
    상기 제1도전성 영역은 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 제2도전성 영역은 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 또는 배선으로 전기적으로 연결되며,
    상기 베이스 기판에 배치된 제1연결단자는 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 기준전압단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
    상기 베이스 기판에 배치된 제2연결단자는 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고,
    상기 베이스 기판에 배치된 제5연결단자는 제1커패시터를 통해 상기 제1도전성 영역과 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고,
    상기 베이스 기판에 배치된 제4연결단자는 제1저항을 통해 상기 제1도전성 영역에 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고,
    상기 베이스 기판에 배치된 제3연결단자는 제2저항을 통해 상기 제2도전성 영역에 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하는 배치구조를 가짐을 특징으로 하는 통합칩 배치구조.
  2. 청구항 1에 있어서,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가짐을 특징으로 하는 통합칩 배치구조.
  3. 청구항 2에 있어서,
    상기 제1저항은 칩(chip) 타입 또는 SMD 타입으로 상기 제4연결단자와 상기 제1도전성 영역 사이를 연결하며, 상기 제2저항은 칩(chip) 타입 또는 SMD 타입으로 상기 제3연결단자와 상기 제2도전성 영역 사이를 연결하는 구조를 가짐을 특징으로 하는 통합칩 배치구조.
  4. 청구항 2에 있어서,
    상기 통합칩에는 제2커패시터 및 제3커패시터가 더 배치되며,
    상기 제2커패시터는 상기 제3연결단자와 상기 제4연결단자 사이를 연결하고, 상기 제3커패시터는 상기 제1연결단자와 상기 제2연결단자 사이를 연결하는 배치구조를 가짐을 특징으로 하는 통합칩 배치구조.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103975462A (zh) * 2011-10-11 2014-08-06 Itm半导体有限公司 电池保护电路的封装模块
CN107732329A (zh) * 2016-08-12 2018-02-23 三美电机株式会社 电池保护装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101288059B1 (ko) * 2012-01-04 2013-07-22 주식회사 아이티엠반도체 배터리 보호회로의 패키지 모듈
KR101450221B1 (ko) 2013-04-17 2014-10-15 주식회사 아이티엠반도체 배터리 보호회로 모듈 패키지
CN105324871B (zh) * 2013-07-01 2018-09-11 Itm半导体有限公司 电池保护电路模块封装、电池组以及具备该电池组的电子装置
WO2015009087A1 (ko) * 2013-07-19 2015-01-22 주식회사 아이티엠반도체 배터리 보호회로 모듈 패키지와 홀더가 결합된 구조체 및 이를 구비한 배터리팩
KR101594783B1 (ko) * 2014-05-22 2016-02-18 주식회사 아이티엠반도체 와이어를 이용한 션트저항을 갖는 배터리 보호 ic 장치
KR102519119B1 (ko) 2017-08-14 2023-04-06 삼성에스디아이 주식회사 배터리 보호 회로 및 이를 포함하는 배터리 팩

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184658B1 (en) * 1998-03-27 2001-02-06 Mitsumi Electric Co., Ltd. Battery pack protective circuit with external terminals on opposite side of part mounting surface of circuit board
JP2001135361A (ja) * 1999-10-29 2001-05-18 Mitsumi Electric Co Ltd 電池保護装置
KR200412109Y1 (ko) * 2006-01-13 2006-03-22 주식회사 아이티엠반도체 배터리 보호기능을 구비한 패키징 아이씨
KR100726590B1 (ko) * 2005-10-25 2007-06-12 엘지이노텍 주식회사 하이브리드칩형 배터리 보호회로모듈
US20070222417A1 (en) * 2006-03-27 2007-09-27 Samsung Sdi Co.,Ltd Single unit protection circuit module and battery pack using the same
JP2007274866A (ja) * 2006-03-31 2007-10-18 Mitsumi Electric Co Ltd 電池保護モジュール及び電池保護システム
US20080017408A1 (en) * 2005-07-04 2008-01-24 Seiichi Morishita Device With Mounted Electronic Parts, Method Of Producing The Same, Protection Circuit Module Of Secondary Battery, And Battery Package
KR20080069503A (ko) * 2007-01-23 2008-07-28 미쓰미덴기가부시기가이샤 전지 팩 및 전지 보호 모듈 및 전지 보호 모듈용 기판의제조 방법
US20080254344A1 (en) * 2002-02-04 2008-10-16 Nissan Chemical Industries , Ltd. Lithium Secondary Battery Having Internal Protection Circuit
JP2009089528A (ja) * 2007-10-01 2009-04-23 Ricoh Co Ltd 二次電池の保護回路モジュール

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184658B1 (en) * 1998-03-27 2001-02-06 Mitsumi Electric Co., Ltd. Battery pack protective circuit with external terminals on opposite side of part mounting surface of circuit board
JP2001135361A (ja) * 1999-10-29 2001-05-18 Mitsumi Electric Co Ltd 電池保護装置
US20080254344A1 (en) * 2002-02-04 2008-10-16 Nissan Chemical Industries , Ltd. Lithium Secondary Battery Having Internal Protection Circuit
US20080017408A1 (en) * 2005-07-04 2008-01-24 Seiichi Morishita Device With Mounted Electronic Parts, Method Of Producing The Same, Protection Circuit Module Of Secondary Battery, And Battery Package
KR100726590B1 (ko) * 2005-10-25 2007-06-12 엘지이노텍 주식회사 하이브리드칩형 배터리 보호회로모듈
KR200412109Y1 (ko) * 2006-01-13 2006-03-22 주식회사 아이티엠반도체 배터리 보호기능을 구비한 패키징 아이씨
US20070222417A1 (en) * 2006-03-27 2007-09-27 Samsung Sdi Co.,Ltd Single unit protection circuit module and battery pack using the same
JP2007274866A (ja) * 2006-03-31 2007-10-18 Mitsumi Electric Co Ltd 電池保護モジュール及び電池保護システム
KR20080069503A (ko) * 2007-01-23 2008-07-28 미쓰미덴기가부시기가이샤 전지 팩 및 전지 보호 모듈 및 전지 보호 모듈용 기판의제조 방법
JP2009089528A (ja) * 2007-10-01 2009-04-23 Ricoh Co Ltd 二次電池の保護回路モジュール

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103975462A (zh) * 2011-10-11 2014-08-06 Itm半导体有限公司 电池保护电路的封装模块
US9450428B2 (en) 2011-10-11 2016-09-20 Itm Semiconductor Co., Ltd. Package module of battery protection circuit
CN107732329A (zh) * 2016-08-12 2018-02-23 三美电机株式会社 电池保护装置

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