WO2013055026A1 - 배터리 보호회로의 패키지 모듈 - Google Patents

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internal connection
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나혁휘
김영석
안상훈
박성범
박승욱
조현목
박순복
박재구
채윤희
황호석
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(주)아이티엠반도체
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Definitions

  • the present invention relates to a package module of a battery protection circuit, and more particularly, to a package module of a battery protection circuit that can be miniaturized and can be easily mounted on a battery pack or a battery can.
  • batteries are used in portable terminals such as mobile phones and PDAs.
  • Lithium-ion batteries are the most widely used batteries in portable terminals and the like. They generate heat during overcharging and overcurrent, and if the heat continues to increase in temperature, performance deterioration and risk of explosion occur.
  • a normal battery is equipped with a protection circuit module for detecting and blocking overcharge, overdischarge and overcurrent, or install a protection circuit for detecting overcharge, overdischarge, overheating and blocking operation of the battery outside the battery.
  • Such a conventional protection circuit is generally formed by soldering a protection IC and two FETs, resistors, and capacitors to a printed circuit board (PCB).
  • PCB printed circuit board
  • Such a conventional protection circuit has a problem in that the space occupied by a protection IC, two FETs, a resistor, a capacitor, and the like is too large to limit the miniaturization.
  • an object of the present invention is to provide a package module of a battery protection circuit that can overcome the above-mentioned conventional problems.
  • Another object of the present invention is to provide a package module of a battery protection circuit, which is advantageous for integration and miniaturization.
  • the package module of the battery protection circuit according to the present invention respectively provided at both edge portions, the first internal connected to the battery can with a built-in bare cell A first internal connection terminal region and a second internal connection terminal region on which a connection terminal and a second internal connection terminal are disposed; An external connection terminal region adjacent to the first internal connection terminal region and having a plurality of external connection terminals; A device region in which a plurality of passive elements constituting the battery protection circuit are arranged, and a chip region in which a protection IC and a dualFET chip that are adjacent to the device region and in which a protection chip is disposed, are arranged.
  • a protection circuit area disposed between the terminal area and the second internal connection terminal area, the upper surface of which exposes the plurality of external connection terminals, and the lower surface of the first internal connection terminal and the second internal connection terminal. Has a structure that is packaged to expose it.
  • the dual FET chip having the first FET and the second FET having a common drain structure and the protection IC for controlling over-discharge and over-charge operation are stacked up or down or adjacent to each other.
  • a plurality of passive elements including at least one resistor and at least one capacitor may be disposed in a structure in which at least two conductive lines of the plurality of conductive lines are connected to each other.
  • the package module of the battery protection circuit may include: a die pad provided in the chip area and mounted with the protection IC and the dual FET chip; First to sixth passive element leads provided in the device region to constitute the plurality of conductive lines; A lead for the first to third external connection terminals provided in the external connection terminal region and constituting the plurality of external connection terminals; A first internal connection terminal lead extending from a first external connection terminal lead among the plurality of external connection terminal leads, the first internal connection terminal lead being disposed in the first internal connection terminal area and constituting the first internal connection terminal; ; It may have a lead frame structure provided in the second internal connection terminal region having a lead for the second internal connection terminal constituting the second internal connection terminal.
  • a discharge blocking signal output terminal DO for outputting a discharge blocking signal for turning off the first FET in an over-discharge state is electrically connected to the gate terminal of the first FET through wire bonding.
  • the charge blocking signal output terminal CO which outputs a charge blocking signal for turning off the second FET in an overcharge state, is electrically connected to the gate terminal of the second FET through wire bonding, and the reference voltage terminal VSS of the protection IC.
  • the first passive element lead is electrically connected to the first external connection terminal lead through wire bonding
  • the second passive element lead is electrically connected to the voltage applying terminal VDD to which the charge voltage and the discharge voltage are applied by the protection IC.
  • the lead for the third passive element is electrically connected to the source terminal of the first FET and the lead for the second internal connection terminal through wire bonding
  • the lead for the fourth passive element is the lead for the second external connection terminal.
  • the wires are electrically connected through wire bonding
  • the lead for the fifth passive element is electrically connected to the source terminal of the second FET and the lead for the third external connection terminal through wire bonding
  • the lead for the sixth passive element is protected.
  • An IC is electrically connected to the sensing terminal V- for detecting a charge / discharge state through wire bonding, and a first resistor of the plurality of passive elements is used for the lead of the first passive element and the second passive element. Disposed between leads, and a second resistor of the plurality of passive elements is disposed between the fifth passive element lead and the sixth passive element lead, and a surge protection circuit of the plurality of passive elements The third resistor may be disposed between the lead for the fourth passive element and the lead for the fifth passive element, and a first capacitor of the plurality of passive elements may include the lead for the second passive element and the third passive element.
  • a second capacitor of the plurality of passive elements is disposed between the third passive element lead and the fifth passive element lead, and the surge protection circuit of the plurality of passive elements is disposed between the lead.
  • a varistor may be configured in parallel with the third resistor and disposed between the fourth passive element lead and the fifth passive element lead.
  • the package module of the battery protection circuit may include the chip region, the device region, the external connection terminal region, the first internal connection terminal region, and the second on a base substrate selected from a PCB substrate, a ceramic substrate, and a plastic substrate.
  • An internal connection terminal region is disposed, wherein the first to third external connection terminals are disposed in the external connection terminal region, and the first internal connection terminal extends from the first external connection terminal in the first internal connection terminal region.
  • a connection terminal is disposed, a second internal connection terminal is disposed in the second internal connection terminal region, and at least one region selected from the external connection terminal region, the chip region, and the second internal connection terminal region in the device region; It may have a structure in which the first to sixth conductive line is formed to extend to.
  • a discharge blocking signal output terminal DO for outputting a discharge blocking signal for turning off the first FET in an over-discharge state is electrically connected to the gate terminal of the first FET through wire bonding.
  • the charge blocking signal output terminal CO which outputs a charge blocking signal for turning off the second FET in an overcharge state, is electrically connected to the gate terminal of the second FET through wire bonding, and the reference voltage terminal VSS of the protection IC.
  • the third conductive line is electrically connected to a voltage applying terminal VDD to which voltage and discharge voltage is applied through wire bonding, and a third conductive line extends from the device region to the chip region and the second internal connection terminal region.
  • An IC is electrically connected to a sensing terminal V- for sensing a charge / discharge state, and a first resistor of the plurality of passive elements is the first conductivity.
  • a second resistor of the plurality of passive elements is disposed between the fifth conductive line and the sixth conductive line, and a surge protection circuit of the plurality of passive elements is disposed between the line and the second conductive line.
  • the third resistor may be disposed between the fourth conductive line and the fifth conductive line, and a first capacitor among the plurality of passive elements may be disposed between the second conductive line and the third conductive line.
  • a second capacitor of the plurality of passive elements is disposed between the third conductive line and the fifth conductive line, and a varistor constituting the surge protection circuit among the plurality of passive elements is formed with the third resistor. It may be configured in parallel and disposed between the fourth conductive line and the fifth conductive line.
  • a positive temperature coefficient thermistor (PTC) or a fuse device may be further disposed between the third conductive line and the second internal connection terminal to suppress overcurrent of the battery pack.
  • the package module of the battery protection circuit may be mounted on the battery can to form a battery pack, and may have an upper case structure coupled to the battery can to form a battery pack.
  • FIG. 1 is a circuit diagram of a battery protection circuit for the package module configuration of the battery protection circuit according to the present invention.
  • FIG. 2 shows a layout structure of a stacked chip for a package module configuration of the present invention.
  • FIG 3 shows an internal layout structure of a package module according to the first embodiment of the present invention.
  • FIG. 4 is a view illustrating an external appearance of the package module of FIG. 3.
  • FIG. 5 illustrates a process of coupling the battery module of the package module of FIG. 4.
  • FIG. 6 illustrates an appearance of a battery pack in which a package module according to embodiments of the present invention is mounted.
  • FIG. 7 illustrates an internal layout structure of a package module according to a second embodiment of the present invention.
  • FIG. 8 illustrates an external appearance of the package module of FIG. 7.
  • FIG. 9 illustrates a process of coupling the battery module of the package module of FIG. 8.
  • FIG 10 shows the internal arrangement of the package module according to the third embodiment of the present invention.
  • FIG. 11 illustrates an appearance of the package module of FIG. 10.
  • FIG. 12 illustrates a process of coupling the battery module of the package module of FIG. 11.
  • Figure 1 shows a circuit diagram of a battery protection circuit for the package module configuration of the battery protection circuit according to the present invention.
  • the battery protection circuit 500 includes first and second internal connection terminals B + and B- to be connected to a battery cell, is connected to a charger during charging, and is discharged. It includes first to third external connection terminals (P +, CF, P-) for connecting to an electronic device (eg, a mobile terminal, etc.) operated by a battery power source.
  • first external connection terminal P + and the third external connection terminal P- among the first to third external connection terminals P +, CF, and P- are for power supply and the other external connection terminal is
  • the second external connection terminal CF functions as a protection terminal for measuring battery cell capacity, electrostatic discharge (ESD), and surge protection.
  • the battery protection circuit 500 includes a connection structure of the dual FET chip 110, the protection IC 120, the resistors R1, R2, and R3, the varistor V1, and the capacitors C1 and C2.
  • the dual FET chip 110 includes a first FET1 and a second FET2 having a common drain structure.
  • the protection IC 120 is connected to the first internal connection terminal B +, which is a (+) terminal of the battery, through the resistor R1, and is supplied with a charge voltage or a discharge voltage through the first node n1 and the battery.
  • the inside of the protection IC 120 includes a reference voltage setting unit, a comparison unit for comparing the reference voltage and the charge / discharge voltage, an overcurrent detector, and a charge / discharge detector.
  • the criterion for determining the charge and discharge states can be changed to a specification required by the user, and the charge / discharge state is determined by recognizing the voltage difference of each terminal of the protection IC 120 according to the determined criterion.
  • the DO terminal goes low to turn off the first FET1, and when the overcharge state reaches the overcharge state, the CO terminal goes low to cause a second FET2.
  • the second FET FET2
  • the first FET FET1
  • the resistor R1 and the capacitor C1 serve to stabilize the fluctuation of the power supply of the protection IC 120.
  • the resistor R1 is connected between the first node n1, which is a power supply V1 of the battery, and the VDD terminal of the protection IC 120, and the capacitor C1 is connected to the VDD terminal and the VSS terminal of the protection IC. Is connected between.
  • the first node n1 is connected to the first internal connection terminal B + and the first external connection terminal P +.
  • the value of the resistor R1 is set to an appropriate value of 1 K? Or less.
  • the value of the capacitor (C1) has a suitable value of 0.01 ⁇ F or more for stable operation.
  • the resistors R1 and R2 become current limiting resistors when the high voltage charger or the charger exceeding the absolute maximum rating of the protection IC 120 is connected upside down.
  • the resistor R2 is connected between the V-terminal of the protection IC 120 and the second node n2 to which the source terminal S2 of the second FET2 is connected. Since the resistors R1 and R2 may cause power consumption, the sum of the resistance values of the resistors R1 and R2 is usually set to be larger than 1 K ⁇ . If the resistor R2 is too large, no recovery may occur after the overcharge cutoff, and thus the value of the resistor R2 is set to a value of 10 K? Or less.
  • the capacitor C2 is connected to the source node S1 (or VSS terminal and the second internal connection terminal B ⁇ ) of the second node n2 (or the third external connection terminal P ⁇ ) and the first FET1. )) Has a structure that is connected between.
  • the capacitor C2 does not significantly affect the characteristics of the battery protection circuit product, but is added for the user's request or stability.
  • the capacitor C2 is for the effect of stabilizing the system by improving resistance to voltage fluctuations or external noise.
  • the resistor R3 and the varistor V1 are elements for ESD protection and surge protection.
  • the resistor R3 and the varistor V1 are connected in parallel to each other to form a second external connection terminal CF and the second node n2 ( Or it is connected between the third external connection terminal (P-).
  • the varistor (V1) is a device that lowers the resistance when an overvoltage occurs, and when the overvoltage occurs, the resistance is lowered to minimize circuit damage due to the overvoltage.
  • the present invention implements a package module of a battery protection circuit configured by packaging the battery protection circuit 500 of FIG. 1 including external connection terminals (P +, P-, CF) and internal connection terminals (B +, B-). have. It demonstrates below.
  • FIG. 2 is a diagram illustrating an arrangement structure of the dual FET chip 110 and the protection IC 120 in a battery protection circuit according to embodiments of the present invention.
  • the arrangement of the dual FET chip 110 and the protection IC 120 has a structure in which the dual FET chip 110 and the protection IC 120 are stacked up and down. Have a structure arranged adjacent to each other.
  • the protection IC 120 may be stacked on an upper surface of the dual FET chip 110, or may be adjacent to the left or right side of the protection IC 120 to be dual.
  • the FET chip 110 may be disposed.
  • the dual FET chip 110 includes a first FET and a second FET having a common drain structure, that is, two FETs, and an external connection terminal is connected to the first gate terminal G1 and the first source terminal S1 of the first FET.
  • the second gate terminal G2 and the second source terminal S1 of the second FET may be provided on the upper surface of the dual FET chip 110.
  • the common drain terminal D may have a structure provided on the lower surface of the dual FET chip 110.
  • the protection IC 120 has a structure in which the protection IC 120 is stacked on the upper surface of the dual FET chip 110.
  • the protection IC 120 is stacked in a region (for example, a central portion) except for a portion where external connection terminals on the dual FET chip 110 are disposed.
  • an insulating film for insulation may be disposed between the protection IC 120 and the dual FET chip 110, and the protection IC 120 and the dual FET chip 110 may be bonded with an adhesive of an insulating material. Can be.
  • the size of the dual FET chip 110 is generally larger than that of the protection IC 120, an arrangement structure in which the protection IC 120 is stacked on the dual FET chip 110 is adopted.
  • the DO terminal DO of the protection IC 120 may connect a wire or a wire to the first gate terminal G1. It is electrically connected through, and the CO terminal CO of the protection IC 120 is electrically connected to the second gate terminal G2 through a wire or a wire.
  • the connection structure of the remaining terminals will be described later.
  • the protection IC 120 and the dual FET chip 110 having the stacked structure as described above will be collectively referred to as a 'layer chip 100'.
  • FIG. 3 illustrates an arrangement structure of a package module of a battery protection circuit according to a first embodiment of the present invention, and illustrates a case having a lead frame structure.
  • FIG. 3A illustrates a leadframe structure before the stacked chip 100 and the passive devices are disposed
  • FIG. 3B illustrates a leadframe structure after the stacked chip 100 and the passive devices are disposed.
  • the package module of the battery protection circuit includes a first internal connection terminal region A1, an external connection terminal region A2, an element region A3, and a chip region.
  • the protective circuit area (A4) and the second internal connection terminal area A5 are sequentially arranged.
  • the protective circuit region is disposed between the external connection terminal region A2 and the second internal connection terminal region A5, and the arrangement order of the device region A3 and the chip region A4 may be changed in various ways. .
  • the first internal connection terminal region A1 and the second external terminal region A5 are provided at both edge portions of the package module, respectively, and function as first internal connection terminals connected to a battery can having a bare cell embedded therein.
  • the first internal connection terminal lead B + and the second internal connection terminal lead B- functioning as the second internal connection terminal are respectively disposed.
  • the external connection terminal region A2 is adjacent to the first internal connection terminal region A1, and leads for first to third external connection terminals that are leads for a plurality of external connection terminals functioning as a plurality of external connection terminals.
  • P +, CF, P- are arranged sequentially. The order of disposing the leads P +, CF, and P- for the first to third external connection terminals may vary.
  • the lead P + for the first external connection terminal and the lead B + for the first internal connection terminal are connected to each other. That is, the lead B + for the first internal connection terminal is configured to extend from the lead P + for the first external connection terminal, or the lead P + for the first external connection terminal is the lead for the first internal connection terminal. It can be configured to extend from (B +).
  • the device region A3 is provided with a plurality of passive elements R1, R2, R3, C1, C2, and V1 constituting the battery protection circuit, and includes first to sixth conductive lines. Passive element leads L1, L2, L3, L4, L5, L6 are disposed.
  • the first to third passive element leads L1, L2 and L3 may have a sequential arrangement structure on the upper side of the device region A3, and the fourth to sixth passive element leads L4, L5 and L6. May have a structure disposed under the device region A3.
  • the first passive element lead L1 is disposed at a predetermined size in the element region A3 adjacent to the external connection terminal region A2, and the second passive element lead L2 is the first passive element lead. It is arranged adjacent to L1 in a constant size.
  • the third passive element lead L3 is disposed in a predetermined size in the element region A3 adjacent to the chip region A4 and adjacent to the second passive element lead L2.
  • the fourth passive element lead L4 is disposed in a predetermined size in the element region A3 adjacent to the external connection terminal region A2, and includes the fifth passive element lead L5 and the sixth passive element lead L.
  • L6 is disposed adjacent to the fourth passive element lead L1 in such a manner that the fifth passive element lead L5 surrounds the sixth passive element lead L6.
  • the chip area A4 is an area for arranging a protection IC and a dual FET chip adjacent to the device area A3 and constituting the battery protection circuit.
  • the die for mounting the stacked chip 100 is disposed.
  • the pad DP may be disposed.
  • the die pad DP may be electrically connected to a common drain terminal of the dual FET chip 110 constituting the stacked chip 100, and may be exposed during packaging of a subsequent process to function as an external connection terminal. It is possible to improve the heat dissipation characteristics.
  • FIG. 3B a plurality of passive elements R1, R2, R3, C1, C2, and V1 and the stacked chip 100 are disposed in the lead frame of FIG. 3A, and the wire bonding is illustrated in FIG. 1.
  • the equivalent circuit shown in FIG. 1 The equivalent circuit shown in FIG.
  • the stacked chip 100 is mounted on the die pad DP of the chip area A4, and the reference voltage terminal VSS of the protection IC 120 constituting the stacked chip 100 is The wire terminal is electrically connected to the source terminal of the first FET or the lead L3 for the third passive element.
  • the protection IC 120 electrically connects the terminal VDD to which the charge voltage and the discharge voltage are applied and detects the battery voltage through the lead L2 for the second passive element through wire bonding.
  • the protection IC 120 electrically connects the sensing terminal V ⁇ for sensing the charge / discharge and overcurrent states to the sixth passive element lead L6 through wire bonding.
  • the source terminal S1 of the first FET is electrically connected to the third passive element lead L3 through wire bonding, and the source terminal S2 of the second FET is connected to the fifth passive element lead L5. ) And wire bonding.
  • the lead L1 for the first passive element and the lead P + for the first external connection terminal are electrically connected through wire bonding
  • the lead L3 for the third passive element and the second The lead B- for internal connection terminals is electrically connected through wire bonding.
  • the fourth passive element lead L4 is electrically connected to the second external connection terminal lead CF through wire bonding, and the fifth passive element lead L5 is used for the third external connection terminal. It is electrically connected to the lead L3 through wire bonding or the like.
  • a first resistor R1 of the plurality of passive elements is disposed between the first passive element lead L1 and the second passive element lead L2, and among the plurality of passive elements.
  • the second resistor R2 is disposed between the fifth passive element lead L5 and the sixth passive element lead L6.
  • a third resistor R3 constituting a surge protection circuit among the plurality of passive elements is disposed between the fourth passive element lead L4 and the fifth passive element lead L5, and the plurality of passive elements Among the elements, a first capacitor C1 is disposed between the second passive element lead L2 and the third passive element lead L3, and the second capacitor C2 of the plurality of passive elements is disposed.
  • the lead L3 for the third passive element and the lead L5 for the fifth passive element are disposed.
  • Varistor (V1) constituting the surge protection circuit of the plurality of passive elements is configured in parallel with the third resistor (R3), the lead L4 for the fourth passive element and the fifth passive element It is arrange
  • the package module P1 is configured by packaging as shown in FIG. 4 through a process of molding the battery protection circuit having the above-described arrangement structure.
  • FIG. 4A illustrates an upper surface of the package module P1 of the battery protection circuit according to the first embodiment of the present invention
  • FIG. 4B illustrates a lower surface of the package module P1.
  • the package module P1 of the battery protection circuit according to the first embodiment of the present invention has the external connection terminals P +, CF, and P ⁇ exposed on its upper surface.
  • the lower surface is configured to expose the first internal connection terminal B + and the second internal connection terminal B-.
  • the upper surface of the package module P1 may be packaged to expose the lower surface of the die pad DP (the opposite surface of the surface on which the stacked chip 100 is mounted) according to heat dissipation or other needs.
  • FIG. 5 is a diagram illustrating a process of mounting a package module P1 of a battery protection circuit according to a first embodiment of the present invention to a battery pack.
  • the package module P1 of the battery protection circuit having the structure as described above is inserted between the upper surface and the upper case VP of the battery can VC in which the bare cells are embedded.
  • the battery pack as shown in FIG. 5 is inserted between the upper surface and the upper case VP of the battery can VC in which the bare cells are embedded.
  • the upper case VP is made of a plastic material and has a corresponding portion therethrough to expose the external connection terminals P +, CF, and P-.
  • FIG. 7 illustrates an arrangement structure of a package module of a battery protection circuit according to a second embodiment of the present invention, wherein a first internal connection terminal region A1 and an external connection terminal region (A1) are connected to a base substrate such as a PCB substrate or a ceramic substrate.
  • a case where A2), the protection circuit area of the element area A3 and the chip area A4, and the second internal connection terminal area A5 are arranged is shown.
  • FIG. 7A illustrates the substrate structure before the stacked chip 100 and the passive devices are arranged
  • FIG. 7B illustrates the substrate structure after the stacked chip 100 and the passive devices are arranged.
  • the package module of the battery protection circuit includes a first internal connection terminal region A1, an external connection terminal region A2, an element region A3, and a chip region.
  • the protective circuit area (A4) and the second internal connection terminal area A5 are sequentially arranged.
  • the protective circuit region is disposed between the external connection terminal region A2 and the second internal connection terminal region A5, and the arrangement order of the device region A3 and the chip region A4 may be changed in various ways. .
  • the first internal connection terminal area A1 and the second external terminal area A5 are respectively provided at both edge portions of the package module, and the first internal connection terminal B + connected to a battery can having a bare cell built therein. ) And the second internal connection terminal B- are disposed through pattern formation (see FIG. 8).
  • the external connection terminal region A2 is adjacent to the first internal connection terminal region A1, and the first to third external connection terminals P +, CF, and P ⁇ , which are a plurality of external connection terminals, are sequentially disposed. do.
  • the arrangement order of the first to third external connection terminals P +, CF, and P- may vary.
  • the first external connection terminal P + and the first internal connection terminal B + are connected to each other. That is, the first internal connection terminal B + is configured to extend from the first external connection terminal P +, or the first external connection terminal P + is configured to extend from the first internal connection terminal B +. Can be.
  • the device region A3 is for arranging a plurality of passive elements R1, R2, R3, C1, C2, and V1 constituting the battery protection circuit, and the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, CR6) are patterned and appropriately arranged.
  • First to third conductive lines CR1, CR2, and CR3 of the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 may be formed on the upper side of the device region A3 (the upper side in the drawing). ), And the fourth to sixth conductive lines CR4, CR5, and CR6 may have a structure disposed under the device region A3.
  • the first conductive line CR1 of the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 is disposed to have a predetermined size in the device region A3 adjacent to the external connection terminal region A2. It extends to the external connection terminal area A2 and is arranged to be electrically connected to the first external connection terminal P +.
  • a second conductive line CR2 of the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 may be disposed in the device region A3 to have a predetermined size and extend to the chip region A4. Can be.
  • the chip region A4 may be insulated from the chip region A4 and extend to the periphery of the chip region A4. This is to facilitate electrical connection such as wire bonding with the voltage applying terminal VDD to which the charge voltage and the discharge voltage are applied in the protection IC 120.
  • the third conductive line CR3 may be disposed adjacent to the second conductive line CR2, may be arranged in a predetermined size in the device region A3, and may extend to the chip region A4. For example, it may extend to the periphery of the chip region A4 and have a terminal connection region.
  • the third conductive line CR3 may extend to the second internal connection terminal region to have an electrical connection structure with the second external connection terminal B-.
  • the second internal connection terminal area A5 is disposed in the second internal connection terminal area A5.
  • a seventh conductive line CR7 having an electrical connection structure with a connection terminal B ⁇ is further disposed so that the PTC device or fuse is disposed between the third conductive line CR3 and the seventh conductive line CR7. Can be deployed.
  • the fourth conductive line CR4 is disposed in a predetermined size in the element region A3 adjacent to the external connection terminal region A2 and extends to the external connection terminal region A2 to extend the second external connection terminal CF. Is arranged to be electrically connected with the.
  • the fifth conductive line CR5 is disposed to have a predetermined size in the device region A3 and extends to the external connection terminal region A2 to be electrically connected to the third external connection terminal P-.
  • the fifth conductive line CR5 may extend to the periphery of the chip region A4.
  • the sixth conductive line CR6 may be disposed in the device region A3 to have a predetermined size and extend to the chip region A4.
  • a plurality of passive elements R1, R2, R3, C1, C2, and V1 are disposed on a base substrate on which the conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 of FIG. 7A are disposed.
  • the stacked chip 100 are disposed, and the equivalent circuit shown in FIG. 1 is configured through device mounting or wire bonding.
  • the stacked chip 100 is mounted in the chip region A4, and the reference voltage terminal VSS of the protection IC 120 constituting the stacked chip 100 is a source terminal or a third terminal of the first FET. Wire bonding is performed with the conductive line CR3 to be electrically connected thereto.
  • the voltage applying terminal VDD to which the charge voltage and the discharge voltage are applied by the protection IC 120 is electrically connected to the second conductive line CR2 through wire bonding, and charged by the protection IC 120.
  • a sensing terminal V- for detecting a discharge state is electrically connected to the sixth conductive line CR6 through wire bonding.
  • the source terminal S1 of the first FET is electrically connected to the third conductive line CR3 through wire bonding, and the source terminal S2 of the second FET is wire bonded to the fifth conductive line CR5. Electrical connections through the back.
  • the first resistor R1 of the plurality of passive elements is disposed between the first conductive line CR1 and the second conductive line CR2, and the second resistor R2 of the plurality of passive elements. ) Is disposed between the fifth conductive line CR5 and the sixth conductive line CR6.
  • a third resistor R3 constituting a surge protection circuit among the plurality of passive elements is disposed between the fourth conductive line CR4 and the fifth conductive line CR5, and the third resistor R3 includes a first resistor among the plurality of passive elements.
  • One capacitor C1 is disposed between the second conductive line CR2 and the third conductive line CR3, and the second capacitor C2 of the plurality of passive elements is the third conductive line CR3.
  • Varistor (V1) constituting the surge protection circuit of the plurality of passive elements is configured in parallel with the third resistor (R3) so that the fourth conductive line (CR4) and the fifth conductive line (CR5) ) Will be placed between
  • the battery protection circuit having the above-described arrangement structure is packaged as shown in FIG. 8 through molding such as EMC molding to configure the module P2.
  • molding such as EMC molding
  • a packaging process including a process of partially molding or encapsulating a chip region A4 on which the stacked chip 100 is mounted and a conductive line portion wire-bonded with the stacked chip 100 may be performed. have.
  • the package has the same structure as the bottom surface of the package module P2 of FIG. 8B. That is, in the drawing, the upper surface of the base substrate of FIGS. 7A and 7B corresponds to the lower surface of the package module P2 shown in FIG. 8B, and the lower surface of the base substrate of FIGS. 7A and 7B is illustrated in FIG. 8A. It may correspond to the upper surface of the package module (P2).
  • FIG. 8A illustrates an upper surface of the package module P2 of the battery protection circuit according to the second embodiment of the present invention
  • FIG. 8B illustrates a lower surface of the package module P2.
  • the package module P2 of the battery protection circuit according to the second embodiment of the present invention is exposed to the external connection terminals P +, CF, and P ⁇ on its upper surface.
  • the lower surface is configured to expose the first internal connection terminal B + and the second internal connection terminal B-.
  • FIG. 9 is a diagram illustrating a process of mounting a package module of a battery protection circuit according to a second embodiment of the present invention to a battery pack.
  • the package module of the battery protection circuit having the structure as described above is inserted between the upper surface and the upper case VP of the battery can VC in which the bare cell is built, and is illustrated in FIG. 6.
  • the upper case VP is made of a plastic material and has a corresponding portion therethrough to expose the external connection terminals P +, CF, and P-.
  • FIG. 10 illustrates an arrangement structure of a package module of a battery protection circuit according to a third embodiment of the present invention, wherein a first internal connection terminal region A1, an external connection terminal region A2, and an element region are formed on a plastic base substrate. A case where the protective circuit area of the A3) and the chip area A4 and the second internal connection terminal area A5 are arranged is shown.
  • FIG. 10A illustrates the substrate structure before the stacked chip 100 and the passive devices are arranged
  • FIG. 10B illustrates the substrate structure after the stacked chip 100 and the plurality of passive devices are arranged.
  • the package module of the battery protection circuit includes a first internal connection terminal region A1, an external connection terminal region A2, an element region A3, and a chip region.
  • the protective circuit area (A4) and the second internal connection terminal area A5 are sequentially arranged.
  • the protective circuit region is disposed between the external connection terminal region A2 and the second internal connection terminal region A5, and the arrangement order of the device region A3 and the chip region A4 may be changed in various ways. .
  • the first internal connection terminal area A1 and the second external terminal area A5 are respectively provided at both edge portions of the package module, and the first internal connection terminal B + connected to a battery can having a bare cell built therein. ) And the second internal connection terminal B- are disposed through pattern formation (see FIG. 11).
  • the external connection terminal region A2 is adjacent to the first internal connection terminal region A1, and the first to third external connection terminals P +, CF, and P ⁇ , which are a plurality of external connection terminals, are sequentially disposed. do.
  • the arrangement order of the first to third external connection terminals P +, CF, and P- may vary.
  • the first external connection terminal P + and the first internal connection terminal B + are connected to each other. That is, the first internal connection terminal B + is configured to extend from the first external connection terminal P +, or the first external connection terminal P + is configured to extend from the first internal connection terminal B +. Can be.
  • the device region A3 is for arranging a plurality of passive elements R1, R2, R3, C1, C2, and V1 constituting the battery protection circuit, and the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, CR6) are patterned and appropriately arranged.
  • First to third conductive lines CR1, CR2, and CR3 of the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 may be formed on the upper side of the device region A3 (the upper side in the drawing). ), And the fourth to sixth conductive lines CR4, CR5, and CR6 may have a structure disposed under the device region A3.
  • the first conductive line CR1 of the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 is disposed to have a predetermined size in the device region A3 adjacent to the external connection terminal region A2. It extends to the external connection terminal area A2 and is arranged to be electrically connected to the first external connection terminal P +.
  • a second conductive line CR2 of the plurality of conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 may be disposed in the device region A3 to have a predetermined size and extend to the chip region A4. Can be.
  • the chip region A4 may be insulated from the chip region A4 and extend to the periphery of the chip region A4. This is to facilitate electrical connection such as wire bonding with the voltage applying terminal VDD to which the charge voltage and the discharge voltage are applied in the protection IC 120.
  • the third conductive line CR3 may be disposed adjacent to the second conductive line CR2, may be arranged in a predetermined size in the device region A3, and may extend to the chip region A4. For example, it may extend to the periphery of the chip region A4 and have a terminal connection region.
  • the third conductive line CR3 may extend to the second internal connection terminal region to have an electrical connection structure with the second external connection terminal B-.
  • the second internal connection terminal (A5) may be disposed in the second internal connection terminal area A5.
  • a seventh conductive line CR7 having an electrical connection structure with B-) so that the PTC element or fuse is disposed between the third conductive line CR3 and the seventh conductive line CR7. Can be.
  • the fourth conductive line CR4 is disposed in a predetermined size in the element region A3 adjacent to the external connection terminal region A2 and extends to the external connection terminal region A2 to extend the second external connection terminal CF. Is arranged to be electrically connected with the.
  • the fifth conductive line CR5 is disposed to have a predetermined size in the device region A3 and extends to the external connection terminal region A2 to be electrically connected to the third external connection terminal P-.
  • the fifth conductive line CR5 may extend to the periphery of the chip region A4.
  • the sixth conductive line CR6 may be disposed in the device region A3 to have a predetermined size and extend to the chip region A4.
  • a plurality of passive elements R1, R2, R3, C1, C2, and V1 are disposed on a base substrate on which the conductive lines CR1, CR2, CR3, CR4, CR5, and CR6 of FIG. 10A are disposed.
  • the stacked chip 100 are disposed, and the equivalent circuit shown in FIG. 1 is configured through device mounting or wire bonding.
  • the stacked chip 100 is mounted in the chip region A4, and the reference voltage terminal VSS of the protection IC 120 constituting the stacked chip 100 is a source terminal or a third terminal of the first FET. Wire bonding is performed with the conductive line CR3 to be electrically connected thereto.
  • the voltage applying terminal VDD to which the charge voltage and the discharge voltage are applied by the protection IC 120 is electrically connected to the second conductive line CR2 through wire bonding, and charged by the protection IC 120.
  • a sensing terminal V- for detecting a discharge state is electrically connected to the sixth conductive line CR6 through wire bonding.
  • the source terminal S1 of the first FET is electrically connected to the third conductive line CR3 through wire bonding, and the source terminal S2 of the second FET is wire bonded to the fifth conductive line CR5. Electrical connections through the back.
  • the first resistor R1 of the plurality of passive elements is disposed between the first conductive line CR1 and the second conductive line CR2, and the second resistor R2 of the plurality of passive elements. ) Is disposed between the fifth conductive line CR5 and the sixth conductive line CR6.
  • a third resistor R3 constituting a surge protection circuit among the plurality of passive elements is disposed between the fourth conductive line CR4 and the fifth conductive line CR5, and the third resistor R3 includes a first resistor among the plurality of passive elements.
  • One capacitor C1 is disposed between the second conductive line CR2 and the third conductive line CR3, and the second capacitor C2 of the plurality of passive elements is the third conductive line CR3.
  • Varistor (V1) constituting the surge protection circuit of the plurality of passive elements is configured in parallel with the third resistor (R3) so that the fourth conductive line (CR4) and the fifth conductive line (CR5) ) Will be placed between
  • the package module P3 is configured by packaging the battery protection circuit having the above-described arrangement structure as shown in FIG. 11 through molding such as EMC molding.
  • a packaging process including a process of partially molding or encapsulating a chip region A4 on which the stacked chip 100 is mounted and a conductive line portion wire-bonded with the stacked chip 100 may be performed. have.
  • 10A and 10B may be formed in a pattern and arrangement of elements as shown in FIGS. 10A and 10B while being penetrated through a portion corresponding to the external connection terminals P +, CF, and P-.
  • the external connection terminals P +, CF, and P ⁇ may be exposed to the outside in a packaging process.
  • the upper surface of the base substrate of FIGS. 10A and 10B corresponds to the lower surface of the package module P3 shown in FIG. 11B, and the lower surface of the base substrate of FIGS. 10A and 10B is illustrated in FIG. 11A. It may correspond to an upper surface of the package module P3.
  • FIG. 11A illustrates the top surface of the package module P3 of the battery protection circuit according to the third embodiment of the present invention
  • FIG. 11B illustrates the bottom surface of the package module P3.
  • 10A and 10B may be formed in a pattern and arrangement of elements as shown in FIGS. 10A and 10B while being penetrated through a portion corresponding to the external connection terminals P +, CF, and P-.
  • the external connection terminals P +, CF, and P ⁇ may be exposed to the outside in a packaging process.
  • the package module P3 of the battery protection circuit according to the third embodiment of the present invention has the external connection terminals P +, CF, and P ⁇ exposed on its upper surface.
  • the lower surface is configured to expose the first internal connection terminal B + and the second internal connection terminal B-.
  • the second internal connection terminal area A5 may be the same as that of the battery pack or battery can VC. It can be extended or extended to be the same.
  • the package module P3 may be formed to have an upper case structure that is combined with the battery can VC to form a battery pack.
  • the battery pack is completed by simply mounting the package module P3 to the battery can VC without having a separate upper case.
  • FIG. 12 is a diagram illustrating a process of mounting a package module P3 of a battery protection circuit according to a third embodiment of the present invention to a battery pack.
  • the package module P3 is mounted on an upper surface of a battery can VC in which a bare cell is built, thereby configuring a battery pack as shown in FIG. 6 without a separate upper case.
  • Second node A1 First internal connection terminal area
  • A2 External connection terminal area
  • A3 Device area
  • A4 chip area A5: second internal connection terminal area

Abstract

본 발명은 배터리 보호회로의 패키지 모듈에 관한 것으로, 본 발명에 따른 배터리 보호회로의 패키지모듈은, 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과; 상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자 영역과; 상기 배터리 보호회로를 구성하는 복수의 수동소자들이 배치되는 소자영역과, 상기 소자영역에 인접되며 상기 배터리 보호회로를 구성하는 프로텍션(protection) IC 및 듀얼FET칩이 배치되는 칩영역이, 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되는 보호회로영역을 구비하여, 상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가진다. 본 발명에 따르면, 별도의 모듈제조공정이 필요하였던 기존 방법보다 제조공정이 최소화 되며, 배터리 팩의 구성이 용이하고 소형화 및 집적화가 가능하다.

Description

배터리 보호회로의 패키지 모듈
본 발명은 배터리 보호회로의 패키지 모듈에 관한 것으로, 보다 구체적으로는, 소형화가 가능하고, 배터리 팩 또는 배터리 캔에 용이하게 장착가능한 배터리 보호회로의 패키지 모듈에 관한 것이다.
일반적으로 휴대폰, PDA 등의 휴대단말기 등에 배터리가 사용되고 있다.
리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.
따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
이러한 종래의 보호회로는 인쇄회로기판(PCB)에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지는 것이 일반적이다. 그러나 이러한 종래의 보호회로는 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있다는 문제점이 있다.
또한, 상기 보호회로의 배터리 팩에의 장착시 별도의 작업이 필요하고, 보호회로를 장착 후에, 별도의 배선이나 와이어 본딩 또는 PCB 기판의 패턴 또는 PCB 기판의 노출된 단자를 통해 외부 연결단자나 내부연결단자들과 연결시켜 줘야 하는 등 작업이 복잡하다는 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
본 발명의 다른 목적은 집적화 및 소형화에 유리한 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
본 발명의 또 다른 목적은 배터리 팩이나 배터리 캔에의 장착이 용이한 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로의 패키지모듈은, 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과; 상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자 영역과; 상기 배터리 보호회로를 구성하는 복수의 수동소자들이 배치되는 소자영역과, 상기 소자영역에 인접되며 상기 배터리 보호회로를 구성하는 프로텍션(protection) IC 및 듀얼FET칩이 배치되는 칩영역이, 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되는 보호회로영역을 구비하여, 상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가진다.
상기 칩영역에는 공통드레인구조의 제1FET 및 제2FET를 내장한 상기 듀얼 FET칩과, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 상하 적층되거나 서로 인접되어 배치되고, 상기 소자영역에는 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 복수의 수동소자들이, 복수의 도전성 라인들 중 적어도 두 개의 도전성 라인들 사이를 서로 연결하는 구조로 각각 배치될 수 있다.
상기 배터리 보호회로의 패키지 모듈은, 상기 칩영역에 구비되어 상기 프로텍션(protection) IC 및 상기 듀얼FET칩이 장착되는 다이패드와; 상기 소자영역에 구비되어 상기 복수의 도전성 라인들을 구성하는 제1 내지 제6 수동소자용 리드와; 상기 외부연결단자 영역에 구비되어 상기 복수의 외부연결단자들을 구성하는 제1 내지 제3외부연결단자용 리드와; 상기 복수의 외부연결단자용 리드들 중 제1외부연결단자용 리드에서 연장되어 구성되며, 상기 제1내부연결단자 영역에 구비되어 상기 제1내부연결단자를 구성하는 제1내부연결단자용 리드와; 상기 제2내부연결단자 영역에 구비되어 상기 제2내부연결단자를 구성하는 제2내부연결단자용 리드를 구비하는 리드프레임 구조를 가질 수 있다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 상기 제2FET의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET의 소오스단자 또는 제3수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제2수동소자용 리드는 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 제3수동소자용 리드는 상기 제1FET의 소오스단자 및 상기 제2내부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제5수동소자용 리드는 상기 제2FET의 소오스단자 및 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치될 수 있다.
상기 배터리 보호회로의 패키지모듈은, PCB 기판, 세라믹 기판 및 플라스틱 기판 중에서 선택된 어느 하나의 베이스 기판 상에 상기 칩영역, 상기 소자영역, 상기 외부연결단자영역, 상기 제1내부연결단자영역 및 제2내부연결단자영역이 배치되는 구조를 가지며, 상기 외부연결단자영역에는 제1 내지 제3 외부연결단자가 배치되고, 상기 제1내부연결단자영역에는 제1외부연결단자에서 연장되어 구성되는 제1내부연결단자가 배치되고, 상기 제2내부연결단자영역에는 제2내부연결단자가 배치되고, 상기 소자영역에는 상기 외부연결단자영역, 상기 칩영역 및 상기 제2내부연결단자영역 중에서 선택된 적어도 하나의 영역까지 연장되도록 형성된 제1 내지 제6의 도전성 라인이 배치되는 구조를 가질 수 있다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 상기 제2FET의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET의 소오스단자 또는 제3 도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고, 제1도전성 라인은 상기 소자영역에서 상기 외부연결단자영역까지 연장 배치되어 상기 제1외부연결단자와 전기적으로 연결되고, 제2도전성 라인은 상기 소자영역에서 상기 칩영역까지 연장 배치되어 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 제3도전성 라인은 상기 소자영역에서 상기 칩영역 및 상기 제2내부연결단자영역까지 연장배치되어, 상기 제1FET의 소오스단자 및 상기 제2내부연결단자와 전기적으로 연결되고, 제4도전성 라인은 상기 소자영역에서 상기 외부연결단자영역까지 연장 배치되어 제2외부연결단자와 전기적으로 연결되고, 제5도전성 라인은 상기 소자영역에서 상기 외부연결단자영역까지 연장 배치되어, 상기 제2FET의 소오스단자 및 제3외부연결단자와 전기적으로 연결되고, 제6도전성 라인은 상기 소자영역에서 상기 칩영역까지 연장되어 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고, 상기 복수의 수동소자들 중 제1저항은 상기 제1도전성 라인과 상기 제2도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항은 상기 제5도전성 라인과 상기 제6도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터는 상기 제2도전성 라인과 상기 제3도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터는 상기 제3도전성 라인과 상기 제5도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치될 수 있다.
상기 제3도전성 라인과 상기 제2내부연결단자 사이에는 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor)) 또는 FUSE 소자가 더 배치될 수 있다.
상기 배터리 보호회로의 패키지 모듈은 상기 배터리 캔에 장착되어 배터리 팩을 구성할 수도 있고, 상기 배터리 캔과 결합되어 배터리 팩을 구성하는 상부케이스 구조를 가질 수 있다.
본 발명에 따르면, 리드프레임구조나, PCB, 세라믹 및 플라스틱 등의 베이스 기판을 이용하여 배터리 보호회로를 구성하는 복수의 수동소자들, 칩들, 외부연결단자들, 내부연결단자들을 하나의 패키지 모듈로 구성이 가능하므로, 별도의 모듈제조공정이 필요하였던 기존 방법보다 제조공정이 최소화 되며, 배터리 캔에의 장착이 편리하고, 소형화에 유리한 장점이 있다.
도 1은 본 발명에 따른 배터리 보호회로의 패키지 모듈 구성을 위한 배터리 보호회로의 회로도이다.
도 2는 본 발명의 패키지 모듈 구성을 위한 적층칩의 배치구조를 나타낸 것이다.
도 3은 본 발명의 제1실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 4는 도 3의 패키지 모듈의 외형을 나타낸 것이다.
도 5는 도 4의 패키지 모듈의 배터리 캔과의 결합과정을 나타낸 것이다.
도 6은 본 발명의 실시예들에 따른 패키지 모듈이 장착된 배터리 팩의 외형을 나타낸 것이다.
도 7은 본 발명의 제2실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 8은 도 7의 패키지 모듈의 외형을 나타낸 것이다.
도 9는 도 8의 패키지 모듈의 배터리 캔과의 결합과정을 나타낸 것이다.
도 10은 본 발명의 제3실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 11은 도 10의 패키지 모듈의 외형을 나타낸 것이다.
도 12는 도 11의 패키지 모듈의 배터리 캔과의 결합과정을 나타낸 것이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 본 발명에 따른 배터리 보호회로의 패키지 모듈 구성을 위한 배터리 보호회로의 회로도를 나타낸 것이다.
도 1에 도시된 바와 같이, 본 발명에 따른 배터리 보호회로(500)는 배터리 셀에 연결되기 위한 제1 및 제2내부연결단자(B+,B-), 충전시에는 충전기에 연결되고, 방전시에는 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)와 연결되기 위한 제1 내지 제3 외부연결단자들(P+,CF,P-)을 구비한다. 여기서 제1 내지 제3 외부연결단자들(P+,CF,P-) 중 제1외부연결단자(P+) 및 제3외부연결단자(P-)는 전원공급을 위한 것이고 나머지 하나의 외부연결단자인 제2외부연결단자(CF)는 배터리 셀 용량 측정 및 ESD(Electrostatic Discharge), 서지(surge) 보호를 위한 보호단자로서 기능한다.
그리고 상기 배터리 보호회로(500)는 듀얼 FET칩(110), 프로텍션 IC(120), 저항(R1,R2,R3), 배리스터(varistor)(V1), 및 커패시터(C1,C2)의 연결구조를 가진다.
상기 듀얼 FET칩(110)은 드레인 공통 구조를 가지는 제1FET(FET1)와 제2FET(FET2)로 구성된다.
프로텍션 IC(120)는 저항(R1)을 통하여 배터리의 (+)단자인 제1내부연결단자(B+)와 연결되고 제1노드(n1)를 통해 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 및 과전류 상태를 감지하기 위한 감지단자(V-단자), 과방전 상태에서 제1FET(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 제2FET(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)를 갖는다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 유저가 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2FET(FET2), 방전시에는 제1FET(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드(n1)와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다.
여기서 제1노드(n1)는 제1내부연결단자(B+)와 제1외부연결단자(P+)에 연결되어 있다.
저항(R1)을 크게 하면 전압 검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정된 동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2FET(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
커패시터(C2)는 상기 제2노드(n2)(또는 제3외부연결단자(P-))와 상기 제1FET(FET1)의 소오스 단자(S1)(또는 VSS 단자, 제2내부연결단자(B-)) 사이에 연결되는 구조를 가진다. 커패시터(C2)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C2)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화 시키는 효과를 위한 것이다.
그리고 저항(R3) 및 배리스터(V1)는 ESD(Electrostatic Discharge), 서지(surge) 보호를 위한 소자들로써, 서로 병렬연결되는 구조로 제2외부연결단자(CF)와 상기 제2노드(n2)(또는 제3외부연결단자(P-)) 사이에 연결 배치된다. 상기 배리스터(V1)는 과전압 발생시 저항이 낮아지는 소자로, 과전압이 발생되는 경우 저항이 낮아져 과전압으로 인한 회로손상 등을 최소화할 수 있다.
본 발명에서는 외부연결단자들(P+,P-,CF), 내부연결단자(B+,B-)를 포함하여 도 1의 배터리 보호회로(500)를 패키징하여 구성한 배터리 보호회로의 패키지 모듈을 구현하고 있다. 이하 설명한다.
도 2는 본 발명의 실시예들에 따른 배터리 보호회로에서 듀얼FET칩(110)과 상기 프로텍션(protection) IC(120)의 배치구조를 나타낸 도면이다.
도 2에 도시된 바와 같이, 듀얼 FET칩(110)과 상기 프로텍션(protection) IC(120)의 배치는 상기 듀얼 FET칩(110)과 상기 프로텍션(protection) IC(120)가 상하 적층된 구조를 가지거나 서로 인접 배치되는 구조를 가진다. 예를 들어, 상기 듀얼 FET칩(110)의 상부면에 상기 프로텍션(protection) IC(120)가 적층된 구조를 가지거나, 상기 프로텍션(protection) IC(120)의 좌측 또는 우측에 인접되어 상기 듀얼 FET칩(110)이 배치될 수 있다.
상기 듀얼 FET 칩(110)은 공통드레인 구조의 제1FET 및 제2FET, 즉 2개의 FET를 내장하고 있으며, 외부연결단자는 제1FET의 제1게이트단자(G1) 및 제1소오스 단자(S1)와 제2FET의 제2게이트 단자(G2) 및 제2소오스 단자(S1)를 상기 듀얼 FET칩(110)의 상부면에 구비하는 구조를 가진다. 또한, 공통드레인 단자(D)가 상기 듀얼 FET 칩(110)의 하부면에 구비되는 구조를 가질 수 있다.
상기 프로텍션 IC(120)는 상기 듀얼 FET칩(110)의 상부면에 적층 배치되는 구조를 가진다. 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 외부연결단자들이 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. 이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있고, 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)은 절연성 재질의 접착제로 접착될 수 있다.
통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다.
상기 프로텍션 IC(120)가 상기 듀얼 FET칩(110)의 상부면에 적층 배치된 이후에 상기 프로텍션 IC(120)의 DO 단자(DO)는, 상기 제1게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 CO단자(CO)는, 상기 제2게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되게 된다. 나머지 단자들의 연결구조는 추후 설명한다.
상술한 바와 같은 적층구조를 가지는 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)을 '적층칩(100)'이라 통칭하기로 한다.
도 3은 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, 리드프레임 구조를 가지는 경우를 도시한 것이다.
도 3a는 상기 적층칩(100) 및 수동소자들이 배치되기 전의 리드프레임 구조를 나타낸 것이고, 도 3b는 상기 적층칩(100) 및 수동소자들이 배치된 이후의 리드프레임 구조를 나타낸 것이다.
도 3a에 도시된 바와 같이, 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 소자영역(A3) 및 칩영역(A4)의 보호회로영역, 제2내부연결단자영역(A5)이 순차적으로 배치되는 구조를 가진다. 상기 보호회로영역은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A5)사이에 배치되는 것으로, 소자영역(A3) 및 칩영역(A4)의 배치순서는 다양하게 변경가능하다.
상기 제1내부연결단자영역(A1) 및 상기 제2외부단자영역(A5)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자로서 기능하는 제1내부연결단자용 리드(B+)와 제2내부연결단자로서 기능하는 제2내부연결단자용 리드(B-)가 각각 배치된다.
상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들로서 기능하는 복수의 외부연결단자용 리드들인 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치된다. 상기 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다. 여기서 제1외부연결단자용 리드(P+)와 상기 제1내부연결단자용 리드(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자용 리드(B+)는 상기 제1외부연결단자용 리드(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자용 리드(P+)가 상기 제1내부연결단자용 리드(B+)에서 연장되어 구성될 수 있다.
상기 소자영역(A3)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1,R2,R3,C1,C2,V1)이 배치되기 위한 것으로, 복수의 도전성 라인들로 구성된 제1 내지 제6 수동소자용 리드(L1,L2,L3,L4,L5,L6)가 배치된다.
제1 내지 제3수동소자용 리드(L1,L2,L3)는 상기 소자영역(A3)의 상부쪽에 순차적 배치구조를 가질 수 있고, 제4 내지 제6수동소자용 리드(L4,L5,L6)는 상기 소자영역(A3)의 하부쪽에 배치되는 구조를 가질 수 있다.
제1수동소자용 리드(L1)는 상기 외부연결단자영역(A2)에 인접된 소자영역(A3)에 일정크기로 배치되고, 제2수동소자용 리드(L2)는 상기 제1수동소자용 리드(L1)에 인접하여 일정크기로 배치된다. 제3수동소자용 리드(L3)는 상기 칩영역(A4)에 인접된 소자영역(A3)에 상기 제2수동소자용 리드(L2)에 인접하여 일정크기로 배치된다.
제4수동소자용 리드(L4)는 상기 외부연결단자영역(A2)에 인접된 소자영역(A3)에 일정크기로 배치되고, 제5수동소자용 리드(L5)와 제6수동소자용 리드(L6)는 상기 제5수동소자용 리드(L5)가 상기 제6수동소자용 리드(L6)를 둘러싸는 형태로 상기 제4수동소자용 리드(L1)에 인접되어 배치된다.
상기 칩영역(A4)은 상기 소자영역(A3)에 인접되며 상기 배터리 보호회로를 구성하는 프로텍션(protection) IC 및 듀얼FET칩이 배치되기 위한 영역으로, 상기 적층칩(100)이 장착되기 위한 다이패드(DP)가 배치될 수 있다. 상기 다이패드(DP)는 상기 적층칩(100)을 구성하는 상기 듀얼 FET칩(110)의 공통드레인 단자와 전기적으로 연결될 수 있으며, 후속공정의 패키징시 노출되도록 하여 외부연결단자로써 기능함과 동시에 방열특성을 개선하도록 할 수 있다.
도 3b에 도시된 바와 같이, 도 3a의 리드프레임에 복수의 수동소자들(R1,R2,R3,C1,C2,V1) 및 상기 적층칩(100)이 배치되고, 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다.
우선 상기 칩영역(A4)의 상기 다이패드(DP) 상에 상기 적층칩(100)을 장착하고, 상기 적층칩(100)을 구성하는 상기 프로텍션 IC(120)의 기준전압단자(VSS)는 상기 제1FET의 소오스단자 또는 제3수동소자용 리드(L3)와 와이어 본딩을 수행하여 전기적으로 연결한다.
그리고 상기 프로텍션 IC(120)에서 충전전압 및 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 단자(VDD)는 상기 제2수동소자용 리드(L2)와 와이어 본딩 등을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)에서 충방전 및 과전류 상태를 감지하기 위한 감지단자(V-)를 상기 제6수동소자용 리드(L6)에 와이어 본딩을 통해 전기적으로 연결한다.
상기 제1FET의 소오스단자(S1)는 상기 제3수동소자용 리드(L3)와 와이어 본딩 등을 통해 전기적으로 연결하고, 상기 제2FET의 소오스단자(S2)는 상기 제5수동소자용 리드(L5)와 와이어 본딩 등을 통해 전기적으로 연결하게 된다.
다음으로, 상기 제1수동소자용 리드(L1)와 상기 제1외부연결단자용 리드(P+)를 와이어 본딩 등을 통해 전기적으로 연결하고, 상기 제3수동소자용 리드(L3)와 상기 제2내부연결단자용 리드(B-)를 와이어 본딩 등을 통해 전기적으로 연결한다.
상기 제4수동소자용 리드(L4)는 상기 제2외부연결단자용 리드(CF)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제5수동소자용 리드(L5)는 상기 제3외부연결단자용 리드(L3)와 와이어 본딩 등을 통해 전기적으로 연결된다.
그리고, 상기 복수의 수동소자들 중 제1저항(R1)은 상기 제1수동소자용 리드(L1)와 상기 제2수동소자용 리드(L2) 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항(R2)은 상기 제5수동소자용 리드(L5)와 상기 제6수동소자용 리드(L6) 사이에 배치된다.
상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항(R3)은 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터(C1)는 상기 제2수동소자용 리드(L2)와 상기 제3수동소자용 리드(L3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터(C2)는 상기 제3수동소자용 리드(L3)와 상기 제5수동소자용 리드(L5) 사이에 배치된다.
상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)(V1)는 상기 제3저항(R3)과 병렬로 구성되어 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치되게 된다.
상술한 배치구조를 가지는 배터리 보호회로를 몰딩하는 등의 공정을 통해 도 4에 도시된 바와 같이 패키징하여 패키지 모듈(P1)을 구성하게 된다.
도 4a는 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈(P1)의 상부면을 나타낸 것이고, 도 4b는 패키지 모듈(P1)의 하부면을 나타낸 것이다.
도 4a 및 도 4b에 도시된 바와 같이, 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈(P1)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다. 여기서 패키지 모듈(P1)의 상부면에는 방열이나 기타 필요에 따라 상기 다이패드(DP)의 하부면(상기 적층칩(100)이 장착된 면의 반대면)이 노출되도록 패키징될 수 있다.
도 5는 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈(P1)을 배터리 팩에 장착하는 과정을 나타낸 도면이다.
도 5에 도시된 바와 같이, 상술한 바와 같은 구조를 가지는 배터리 보호회로의 패키지 모듈(P1)은 베어셀이 내장된 배터리 캔(VC)의 상부면과 상부케이스(VP) 사이에 삽입되어 도 6에 도시된 바와 같은 배터리 팩을 구성하게 된다.
상기 상부케이스(VP)는 플라스틱 재질로 상기 외부연결단자들(P+,CF,P-)이 노출될 수 있도록 대응되는 부분이 관통되어 있다.
도 7은 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, PCB 기판 또는 세라믹 기판 등의 베이스 기판에 제1내부연결단자영역(A1), 외부연결단자영역(A2), 소자영역(A3) 및 칩영역(A4)의 보호회로영역, 제2내부연결단자영역(A5)을 배치한 경우를 도시한 것이다.
도 7a는 상기 적층칩(100) 및 수동소자들이 배치되기 전의 기판 구조를 나타낸 것이고, 도 7b는 상기 적층칩(100) 및 복수의 수동소자들이 배치된 이후의 기판 구조를 나타낸 것이다.
도 7a에 도시된 바와 같이, 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 소자영역(A3) 및 칩영역(A4)의 보호회로영역, 제2내부연결단자영역(A5)이 순차적으로 배치되는 구조를 가진다. 상기 보호회로영역은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A5)사이에 배치되는 것으로, 소자영역(A3) 및 칩영역(A4)의 배치순서는 다양하게 변경가능하다.
상기 제1내부연결단자영역(A1) 및 상기 제2외부단자영역(A5)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자(B+)와 제2내부연결단자(B-)가 패턴형성을 통해 각각 배치된다(도 8참조).
상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들인 제1 내지 제3 외부연결단자(P+,CF,P-)가 각각 순차적으로 배치된다. 상기 제1 내지 제3 외부연결단자(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다. 여기서 제1외부연결단자(P+)와 상기 제1내부연결단자(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자(B+)는 상기 제1외부연결단자(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자(P+)가 상기 제1내부연결단자(B+)에서 연장되어 구성될 수 있다.
상기 소자영역(A3)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1,R2,R3,C1,C2,V1)이 배치되기 위한 것으로, 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6)이 패턴형성되어 적절히 배치된다.
상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제1 내지 제3도전성 라인들(CR1,CR2,CR3)은 상기 소자영역(A3)의 상부쪽(도면상에서 상부쪽)에 배치되는 구조를 가질 수 있고, 제4 내지 제6도전성 라인들(CR4,CR5,CR6)은 상기 소자영역(A3)의 하부쪽에 배치되는 구조를 가질 수 있다.
상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제1도전성 라인(CR1)은 상기 외부연결단자영역(A2)에 인접된 소자영역(A3)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제1외부연결단자(P+)와 전기적으로 연결되도록 배치된다.
상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제2도전성 라인(CR2)은 상기 소자영역(A3)에 일정크기로 배치되고 상기 칩영역(A4)까지 연장배치될 수 있다. 예를 들어, 상기 칩영역(A4)과는 절연되면서 상기 칩영역(A4)의 바닥쪽을 관통하여 상기 칩영역(A4)의 주변까지 연장 배치되도록 할 수 있다. 이는 상기 프로텍션 IC(120)에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와의 와이어 본딩 등의 전기적 연결을 용이하게 하기 위함이다.
제3도전성 라인(CR3)은 상기 제2도전성 라인(CR2)에 인접하여 배치되며, 상기 소자영역(A3)에 일정크기로 배치되고 상기 칩영역(A4)까지 연장배치될 수 있다. 예를 들어, 상기 칩영역(A4)의 주변까지 연장되어 단자연결영역을 가질 수 있다. 그리고 상기 제3도전성 라인(CR3)은 상기 제2내부연결단자영역까지 연장배치되어 상기 제2외부연결단자(B-)와 전기적 연결구조를 가질 수 있다. 이때 상기 배터리 보호회로에 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)가 더 배치되는 경우에는 상기 제2내부연결단자영역(A5)에 상기 제2내부연결단자(B-)와 전기적 연결구조를 가지는 제7도전성 라인(CR7)을 추가로 배치하여, 상기 제3도전성 라인(CR3)와 상기 제7도전성 라인(CR7) 사이에 상기 PTC 소자 또는 퓨즈가 배치되도록 할 수 있다.
제4도전성 라인(CR4)은 상기 외부연결단자영역(A2)에 인접된 소자영역(A3)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제2외부연결단자(CF)와 전기적으로 연결되도록 배치된다.
제5도전성 라인(CR5)은 상기 소자영역(A3)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제3외부연결단자(P-)와 전기적으로 연결되도록 배치된다. 그리고 상기 제5도전성 라인(CR5)은 상기 칩영역(A4)의 주변까지 연장 배치될 수 있다.
제6도전성 라인(CR6)은 상기 소자영역(A3)에 일정크기로 배치되고 상기 칩영역(A4)까지 연장되어 배치될 수 있다.
도 7b에 도시된 바와 같이, 도 7a의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6)이 배치된 베이스 기판에 복수의 수동소자들(R1,R2,R3,C1,C2,V1) 및 상기 적층칩(100)이 배치되고, 소자 장착이나 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다.
우선 상기 칩영역(A4)에 상기 적층칩(100)을 장착하고, 상기 적층칩(100)을 구성하는 상기 프로텍션 IC(120)의 기준전압단자(VSS)는 상기 제1FET의 소오스단자 또는 제3도전성 라인(CR3)와 와이어 본딩을 수행하여 전기적으로 연결한다.
그리고 상기 프로텍션 IC(120)에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)는 상기 제2도전성라인(CR2)과 와이어 본딩 등을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)를 상기 제6도전성 라인(CR6)에 와이어 본딩을 통해 전기적으로 연결한다.
상기 제1FET의 소오스단자(S1)는 상기 제3도전성라인(CR3)과 와이어 본딩 등을 통해 전기적으로 연결하고, 상기 제2FET의 소오스단자(S2)는 상기 제5도전성 라인(CR5)과 와이어 본딩 등을 통해 전기적으로 연결하게 된다.
그리고, 상기 복수의 수동소자들 중 제1저항(R1)은 상기 제1도전성라인(CR1)과 상기 제2도전성라인(CR2) 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항(R2)은 상기 제5도전성라인(CR5)과 상기 제6도전성라인(CR6) 사이에 배치된다.
상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항(R3)은 상기 제4도전성라인(CR4)과 상기 제5도전성라인(CR5) 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터(C1)는 상기 제2도전성라인(CR2)과 상기 제3도전성라인(CR3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터(C2)는 상기 제3도전성라인(CR3)과 상기 제5도전성라인(CR5) 사이에 배치된다.
상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)(V1)는 상기 제3저항(R3)과 병렬로 구성되어 상기 제4도전성라인(CR4)과 상기 제5도전성라인(CR5) 사이에 배치되게 된다.
상술한 배치구조를 가지는 배터리 보호회로를 EMC 몰딩 등의 몰딩하는 등의 공정을 통해 도 8에 도시된 바와 같이 패키징하여 모듈(P2)을 구성하게 된다. 이때 상기 적층칩(100)이 장착되는 칩영역(A4) 및 상기 적층칩(100)과 와이어 본딩되는 도전성 라인부분을 포함하여 부분 몰딩 또는 캡슐화(encapsulation) 하는 공정을 포함하는 패키징 공정이 수행될 수 있다.
도 7b의 상태에서 패키징 공정이 이루어지면, 도 8b의 패키지 모듈(P2)의 하부면과 동일한 구조를 가지게 된다. 즉 도면상에서 도 7a 및 도 7b의 베이스 기판의 상부면은 상기 도 8b에 도시된 패키지 모듈(P2)의 하부면에 대응되고, 도 7a 및 도 7b의 베이스 기판의 하부면은 상기 도 8a에 도시된 패키지 모듈(P2)의 상부면에 대응될 수 있다.
도 8a는 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈(P2)의 상부면을 나타낸 것이고, 도 8b는 패키지 모듈(P2)의 하부면을 나타낸 것이다.
도 8a 및 도 8b에 도시된 바와 같이, 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈(P2)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다. 이때 상기 수동소자들(R1,R2,R3,C1,C2,V1)의 상부면이 노출되도록 패키징하는 것도 가능하다.
도 9는 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈을 배터리 팩에 장착하는 과정을 나타낸 도면이다.
도 9에 도시된 바와 같이, 상술한 바와 같은 구조를 가지는 배터리 보호회로의 패키지 모듈은 베어셀이 내장된 배터리 캔(VC)의 상부면과 상부케이스(VP) 사이에 삽입되어 도 6에 도시된 바와 같은 배터리 팩을 구성하게 된다. 상기 상부케이스(VP)는 플라스틱 재질로 상기 외부연결단자들(P+,CF,P-)이 노출될 수 있도록 대응되는 부분이 관통되어 있다.
도 10은 본 발명의 제3실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, 플라스틱 베이스 기판에 제1내부연결단자영역(A1), 외부연결단자영역(A2), 소자영역(A3) 및 칩영역(A4)의 보호회로영역, 제2내부연결단자영역(A5)을 배치한 경우를 도시한 것이다.
도 10a는 상기 적층칩(100) 및 수동소자들이 배치되기 전의 기판 구조를 나타낸 것이고, 도 10b는 상기 적층칩(100) 및 복수의 수동소자들이 배치된 이후의 기판 구조를 나타낸 것이다.
도 10a에 도시된 바와 같이, 본 발명의 제3실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 소자영역(A3) 및 칩영역(A4)의 보호회로영역, 제2내부연결단자영역(A5)이 순차적으로 배치되는 구조를 가진다. 상기 보호회로영역은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A5)사이에 배치되는 것으로, 소자영역(A3) 및 칩영역(A4)의 배치순서는 다양하게 변경가능하다.
상기 제1내부연결단자영역(A1) 및 상기 제2외부단자영역(A5)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자(B+)와 제2내부연결단자(B-)가 패턴형성을 통해 각각 배치된다(도 11참조).
상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들인 제1 내지 제3 외부연결단자(P+,CF,P-)가 각각 순차적으로 배치된다. 상기 제1 내지 제3 외부연결단자(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다. 여기서 제1외부연결단자(P+)와 상기 제1내부연결단자(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자(B+)는 상기 제1외부연결단자(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자(P+)가 상기 제1내부연결단자(B+)에서 연장되어 구성될 수 있다.
상기 소자영역(A3)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1,R2,R3,C1,C2,V1)이 배치되기 위한 것으로, 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6)이 패턴형성되어 적절히 배치된다.
상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제1 내지 제3도전성 라인들(CR1,CR2,CR3)은 상기 소자영역(A3)의 상부쪽(도면상에서 상부쪽)에 배치되는 구조를 가질 수 있고, 제4 내지 제6도전성 라인들(CR4,CR5,CR6)은 상기 소자영역(A3)의 하부쪽에 배치되는 구조를 가질 수 있다.
상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제1도전성 라인(CR1)은 상기 외부연결단자영역(A2)에 인접된 소자영역(A3)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제1외부연결단자(P+)와 전기적으로 연결되도록 배치된다.
상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제2도전성 라인(CR2)은 상기 소자영역(A3)에 일정크기로 배치되고 상기 칩영역(A4)까지 연장배치될 수 있다. 예를 들어, 상기 칩영역(A4)과는 절연되면서 상기 칩영역(A4)의 바닥쪽을 관통하여 상기 칩영역(A4)의 주변까지 연장 배치되도록 할 수 있다. 이는 상기 프로텍션 IC(120)에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와의 와이어 본딩 등의 전기적 연결을 용이하게 하기 위함이다.
제3도전성 라인(CR3)은 상기 제2도전성 라인(CR2)에 인접하여 배치되며, 상기 소자영역(A3)에 일정크기로 배치되고 상기 칩영역(A4)까지 연장배치될 수 있다. 예를 들어, 상기 칩영역(A4)의 주변까지 연장되어 단자연결영역을 가질 수 있다. 그리고 상기 제3도전성 라인(CR3)은 상기 제2내부연결단자영역까지 연장배치되어 상기 제2외부연결단자(B-)와 전기적 연결구조를 가질 수 있다. 이때 상기 배터리 보호회로에 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈가 더 배치되는 경우에는 상기 제2내부연결단자영역(A5)에 상기 제2내부연결단자(B-)와 전기적 연결구조를 가지는 제7도전성 라인(CR7)을 추가로 배치하여, 상기 제3도전성 라인(CR3)와 상기 제7도전성 라인(CR7) 사이에 상기 PTC 소자 또는 퓨즈가 배치되도록 할 수 있다.
제4도전성 라인(CR4)은 상기 외부연결단자영역(A2)에 인접된 소자영역(A3)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제2외부연결단자(CF)와 전기적으로 연결되도록 배치된다.
제5도전성 라인(CR5)은 상기 소자영역(A3)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제3외부연결단자(P-)와 전기적으로 연결되도록 배치된다. 그리고 상기 제5도전성 라인(CR5)은 상기 칩영역(A4)의 주변까지 연장 배치될 수 있다.
제6도전성 라인(CR6)은 상기 소자영역(A3)에 일정크기로 배치되고 상기 칩영역(A4)까지 연장되어 배치될 수 있다.
도 10b에 도시된 바와 같이, 도 10a의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6)이 배치된 베이스 기판에 복수의 수동소자들(R1,R2,R3,C1,C2,V1) 및 상기 적층칩(100)이 배치되고, 소자 장착이나 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다.
우선 상기 칩영역(A4)에 상기 적층칩(100)을 장착하고, 상기 적층칩(100)을 구성하는 상기 프로텍션 IC(120)의 기준전압단자(VSS)는 상기 제1FET의 소오스단자 또는 제3도전성 라인(CR3)와 와이어 본딩을 수행하여 전기적으로 연결한다.
그리고 상기 프로텍션 IC(120)에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)는 상기 제2도전성라인(CR2)과 와이어 본딩 등을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)를 상기 제6도전성 라인(CR6)에 와이어 본딩을 통해 전기적으로 연결한다.
상기 제1FET의 소오스단자(S1)는 상기 제3도전성라인(CR3)과 와이어 본딩 등을 통해 전기적으로 연결하고, 상기 제2FET의 소오스단자(S2)는 상기 제5도전성 라인(CR5)과 와이어 본딩 등을 통해 전기적으로 연결하게 된다.
그리고, 상기 복수의 수동소자들 중 제1저항(R1)은 상기 제1도전성라인(CR1)과 상기 제2도전성라인(CR2) 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항(R2)은 상기 제5도전성라인(CR5)과 상기 제6도전성라인(CR6) 사이에 배치된다.
상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항(R3)은 상기 제4도전성라인(CR4)과 상기 제5도전성라인(CR5) 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터(C1)는 상기 제2도전성라인(CR2)과 상기 제3도전성라인(CR3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터(C2)는 상기 제3도전성라인(CR3)와 상기 제5도전성라인(CR5) 사이에 배치된다.
상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)(V1)는 상기 제3저항(R3)과 병렬로 구성되어 상기 제4도전성라인(CR4)과 상기 제5도전성라인(CR5) 사이에 배치되게 된다.
상술한 배치구조를 가지는 배터리 보호회로를 EMC 몰딩 등의 몰딩하는 등의 공정을 통해 도 11에 도시된 바와 같이 패키징하여 패키지모듈(P3)을 구성하게 된다. 이때 상기 적층칩(100)이 장착되는 칩영역(A4) 및 상기 적층칩(100)과 와이어 본딩되는 도전성 라인부분을 포함하여 부분 몰딩 또는 캡슐화(encapsulation) 하는 공정을 포함하는 패키징 공정이 수행될 수 있다.
도 10a 및 도 10b에 도시된 베이스 기판은 상기 외부연결단자들(P+,CF,P-)에 대응되는 부분에 관통되어 있는 상태에서 도 10a 및 도 10b와 같은 패턴 형성 및 소자 배치 등이 이루어지거나, 상기 외부연결단자들(P+,CF,P-)에 패키지 공정에서 외부로 노출되도록 하는 것이 가능하다.
도면상에서 도 10a 및 도 10b의 베이스 기판의 상부면은 상기 도 11b에 도시된 패키지 모듈(P3)의 하부면에 대응되고, 도 10a 및 도 10b의 베이스 기판의 하부면은 상기 도 11a에 도시된 패키지 모듈(P3)의 상부면에 대응될 수 있다.
도 11a는 본 발명의 제3실시예에 따른 배터리 보호회로의 패키지 모듈(P3)의 상부면을 나타낸 것이고, 도 11b는 패키지 모듈(P3)의 하부면을 나타낸 것이다.
도 10a 및 도 10b에 도시된 베이스 기판은 상기 외부연결단자들(P+,CF,P-)에 대응되는 부분에 관통되어 있는 상태에서 도 10a 및 도 10b와 같은 패턴 형성 및 소자 배치 등이 이루어지거나, 상기 외부연결단자들(P+,CF,P-)에 패키지 공정에서 외부로 노출되도록 하는 것이 가능하다.
도 11a 및 도 11b에 도시된 바와 같이, 본 발명의 제3실시예에 따른 배터리 보호회로의 패키지 모듈(P3)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다. 이때 상기 수동소자들(R1,R2,R3,C1,C2,V1)의 상부면이 노출되도록 패키징하는 것도 가능하다.
그리고 상기 패키지 모듈(P3)이 장착되는 배터리 팩이나 배터리 캔(VC)의 사이즈와 동일하게 구성되도록 하기 위해, 상기 제2내부연결단자영역(A5)는 배터리 팩이나 배터리 캔(VC)의 사이즈와 동일하도록 연장 또는 확장될 수 있다.
이에 따라 상기 패키지 모듈(P3)은 상기 배터리 캔(VC)과 결합되어 배터리 팩을 구성하는 상부케이스 구조를 가지도록 형성될 수 있다. 이 경우 별도의 상부케이스를 구비함이 없이 상기 패키지 모듈(P3)을 상기 배터리 캔(VC)에 장착하는 것 만으로 배터리 팩이 완성되게 된다.
도 12는 본 발명의 제3실시예에 따른 배터리 보호회로의 패키지 모듈(P3)을 배터리 팩에 장착하는 과정을 나타낸 도면이다.
도 12에 도시된 바와 같이, 상기 패키지 모듈(P3)은 베어셀이 내장된 배터리 캔(VC)의 상부면에 장착되어 별도의 상부케이스 없이 도 6에 도시된 바와 같은 배터리 팩을 구성하게 된다.
상술한 바와 같이, 본 발명에 따르면, 리드프레임구조나, PCB, 세라믹 및 플라스틱 등의 베이스 기판을 이용하여 배터리 보호회로를 구성하는 복수의 수동소자들, 칩들, 외부연결단자들, 내부연결단자들을 하나의 패키지 모듈로 구성이 가능하므로, 배터리 캔에의 장착이 편리하고, 소형화에 유리한 장점이 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
[부호의 설명]
110 : 듀얼 FET 칩 120 : 프로텍션 IC
100 : 적층칩 n1 : 제1노드
n2 : 제2노드 A1 : 제1내부연결단자영역
A2 : 외부연결단자영역 A3 : 소자영역
A4 : 칩영역 A5 : 제2내부연결단자영역

Claims (9)

  1. 배터리 보호회로의 패키지모듈에 있어서:
    양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과;
    상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자 영역과;
    상기 배터리 보호회로를 구성하는 복수의 수동소자들이 배치되는 소자영역과, 상기 소자영역에 인접되며 상기 배터리 보호회로를 구성하는 프로텍션(protection) IC 및 듀얼FET칩이 배치되는 칩영역이, 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되는 보호회로영역을 구비하여,
    상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가지는 배터리 보호회로의 패키지모듈.
  2. 청구항 1에 있어서,
    상기 칩영역에는 공통드레인구조의 제1FET 및 제2FET를 내장한 상기 듀얼 FET칩과, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 상하 적층되거나 서로 인접되어 배치되고,
    상기 소자영역에는 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 복수의 수동소자들이, 복수의 도전성 라인들 중 적어도 두 개의 도전성 라인들 사이를 서로 연결하는 구조로 각각 배치됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
  3. 청구항 2에 있어서, 상기 배터리 보호회로의 패키지 모듈은,
    상기 칩영역에 구비되어 상기 프로텍션(protection) IC 및 상기 듀얼FET칩이 장착되는 다이패드와;
    상기 소자영역에 구비되어 상기 복수의 도전성 라인들을 구성하는 제1 내지 제6 수동소자용 리드와;
    상기 외부연결단자 영역에 구비되어 상기 복수의 외부연결단자들을 구성하는 제1 내지 제3외부연결단자용 리드와;
    상기 복수의 외부연결단자용 리드들 중 제1외부연결단자용 리드에서 연장되어 구성되며, 상기 제1내부연결단자 영역에 구비되어 상기 제1내부연결단자를 구성하는 제1내부연결단자용 리드와;
    상기 제2내부연결단자 영역에 구비되어 상기 제2내부연결단자를 구성하는 제2내부연결단자용 리드를 구비하는 리드프레임 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지모듈.
  4. 청구항 3에 있어서,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 상기 제2FET의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET의 소오스단자 또는 제3수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    제2수동소자용 리드는 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고,
    제3수동소자용 리드는 상기 제1FET의 소오스단자 및 상기 제2내부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    제5수동소자용 리드는 상기 제2FET의 소오스단자 및 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
  5. 청구항 2에 있어서, 상기 배터리 보호회로의 패키지모듈은,
    PCB 기판, 세라믹 기판 및 플라스틱 기판 중에서 선택된 어느 하나의 베이스 기판 상에 상기 칩영역, 상기 소자영역, 상기 외부연결단자영역, 상기 제1내부연결단자영역 및 제2내부연결단자 영역이 배치되는 구조를 가지며,
    상기 외부연결단자영역에는 제1 내지 제3 외부연결단자가 배치되고,
    상기 제1내부연결단자영역에는 제1외부연결단자에서 연장되어 구성되는 제1내부연결단자가 배치되고,
    상기 제2내부연결단자영역에는 제2내부연결단자가 배치되고,
    상기 소자영역에는 상기 외부연결단자영역, 상기 칩영역 및 상기 제2내부연결단자영역 중에서 선택된 적어도 하나의 영역까지 연장되도록 형성된 제1 내지 제6의 도전성 라인이 배치되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지모듈.
  6. 청구항 5에 있어서,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 상기 제2FET의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET의 소오스단자 또는 제3 도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고,
    제1도전성 라인은 상기 소자영역에서 상기 외부연결단자영역까지 연장 배치되어 상기 제1외부연결단자와 전기적으로 연결되고,
    제2도전성 라인은 상기 소자영역에서 상기 칩영역까지 연장 배치되어 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고,
    제3도전성 라인은 상기 소자영역에서 상기 칩영역 및 상기 제2내부연결단자영역까지 연장배치되어, 상기 제1FET의 소오스단자 및 상기 제2내부연결단자와 전기적으로 연결되고,
    제4도전성 라인은 상기 소자영역에서 상기 외부연결단자영역까지 연장 배치되어 제2외부연결단자와 전기적으로 연결되고,
    제5도전성 라인은 상기 소자영역에서 상기 외부연결단자영역까지 연장 배치되어, 상기 제2FET의 소오스단자 및 제3외부연결단자와 전기적으로 연결되고,
    제6도전성 라인은 상기 소자영역에서 상기 칩영역까지 연장되어 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고,
    상기 복수의 수동소자들 중 제1저항은 상기 제1도전성 라인과 상기 제2도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 제2저항은 상기 제5도전성 라인과 상기 제6도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 제1커패시터는 상기 제2도전성 라인과 상기 제3도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 제2커패시터는 상기 제3도전성 라인과 상기 제5도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
  7. 청구항 6에 있어서,
    상기 제3도전성 라인과 상기 제2내부연결단자 사이에는 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)가 더 배치됨을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  8. 청구항 5 또는 청구항 6에 있어서,
    상기 배터리 보호회로의 패키지 모듈은 상기 배터리 캔에 장착되어 배터리 팩을 구성함을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  9. 청구항 5 또는 청구항 6에 있어서,
    상기 배터리 보호회로의 패키지 모듈은 상기 배터리 캔과 결합되어 배터리 팩을 구성하는 상부케이스 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지 모듈.
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