JP6095674B2 - バッテリ保護回路のパッケージモジュール - Google Patents

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Description

本発明は、バッテリ保護回路のパッケージモジュールに係り、より具体的には、小型化が可能であり、バッテリパックまたはバッテリカンに容易に装着可能なバッテリ保護回路のパッケージモジュールに関する。
一般的に、携帯電話、PDAなどの携帯端末機などにバッテリが使われている。
リチウムイオンバッテリは、携帯端末機などに最も広く使われるバッテリであって、過充電、過電流時に発熱し、発熱が持続して温度が上昇すれば、性能劣化はもとより、爆発の危険性までもある。
したがって、通常のバッテリには、過充電、過放電及び過電流を感知し、遮断する保護回路モジュールが実装されているか、バッテリの外部で過充電、過放電、発熱を感知し、バッテリの動作を遮断する保護回路を設置して使う。
このような従来の保護回路は、印刷回路基板(PCB)にプロテクション(prtection)ICと2つのFET、抵抗、及びキャパシタなどを半田付けで接合させてなされることが一般的である。しかし、このような従来の保護回路は、プロテクションICと2つのFET及び抵抗、キャパシタなどが占める空間があまりにも大きくて、小型化に限界があるという問題点がある。
また、前記保護回路のバッテリパックへの装着時に、別途の作業が必要であり、保護回路を装着した後に、別途の配線やワイヤボンディングまたはPCB基板のパターンまたはPCB基板の露出された端子を通じて、外部連結端子や内部連結端子と連結させなければならないなど、作業が複雑になるという問題点があった。
本発明の目的は、前記従来の問題点を解消することができるバッテリ保護回路のパッケージモジュールを提供することである。
本発明の他の目的は、集積化及び小型化に有利なバッテリ保護回路のパッケージモジュールを提供することである。
本発明のさらに他の目的は、バッテリパックやバッテリカンへの装着が容易なバッテリ保護回路のパッケージモジュールを提供することである。
前記技術的課題の一部を果たすための本発明の具体化によって、本発明によるバッテリ保護回路のパッケージモジュールは、両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第1内部連結端子及び第2内部連結端子がそれぞれ配される第1内部連結端子領域及び第2内部連結端子領域と、前記第1内部連結端子領域に隣接し、複数の外部連結端子が配される外部連結端子領域と、前記バッテリ保護回路を構成する複数の受動素子が配される素子領域と、前記素子領域に隣接し、前記バッテリ保護回路を構成するプロテクションIC及びデュアルFETチップが配されるチップ領域とが、前記外部連結端子領域と前記第2内部連結端子領域との間に配される保護回路領域と、を備えて、上部面には、前記複数の外部連結端子が露出され、下部面には、前記第1内部連結端子及び前記第2内部連結端子が露出されるようにパッケージングされた構造を有する。
前記チップ領域には、共通ドレイン構造の第1FET及び第2FETを内蔵した前記デュアルFETチップと、過放電及び過充電の動作を制御する前記プロテクションICとが上下積層されるか、互いに隣接して配され、前記素子領域には、少なくとも1つの抵抗及び少なくとも1つのキャパシタを含む複数の受動素子が、複数の導電性ラインのうち少なくとも2本の導電性ラインを互いに連結する構造でそれぞれ配置される。
前記バッテリ保護回路のパッケージモジュールは、前記チップ領域に備えられて、前記プロテクションIC及び前記デュアルFETチップが装着されるダイパッドと、前記素子領域に備えられて、前記複数の導電性ラインを構成する第1ないし第6受動素子用リードと、前記外部連結端子領域に備えられて、前記複数の外部連結端子を構成する第1ないし第3外部連結端子用リードと、前記複数の外部連結端子用リードのうち、第1外部連結端子用リードから延びて構成され、前記第1内部連結端子領域に備えられて、前記第1内部連結端子を構成する第1内部連結端子用リードと、前記第2内部連結端子領域に備えられて、前記第2内部連結端子を構成する第2内部連結端子用リードと、を備えるリードフレーム構造を有しうる。
前記プロテクションICで過放電状態で前記第1FETをオフさせるための放電遮断信号を出力する放電遮断信号出力端子DOは、前記第1FETのゲート端子とワイヤボンディングを通じて電気的に連結され、前記プロテクションICで過充電状態で前記第2FETをオフさせるための充電遮断信号を出力する充電遮断信号出力端子COは、前記第2FETのゲート端子とワイヤボンディングを通じて電気的に連結され、前記プロテクションICの基準電圧端子VSSは、前記第1FETのソース端子または第3受動素子用リードとワイヤボンディングを通じて電気的に連結され、第1受動素子用リードは、前記第1外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、第2受動素子用リードは、前記プロテクションICで充電電圧及び放電電圧が印加される電圧印加端子VDDとワイヤボンディングを通じて電気的に連結され、第3受動素子用リードは、前記第1FETのソース端子及び前記第2内部連結端子用リードとワイヤボンディングを通じて電気的に連結され、第4受動素子用リードは、第2外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、第5受動素子用リードは、前記第2FETのソース端子及び第3外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、第6受動素子用リードは、前記プロテクションICで充放電状態を感知するための感知端子V−とワイヤボンディングを通じて電気的に連結され、前記複数の受動素子のうち、第1抵抗は、前記第1受動素子用リードと前記第2受動素子用リードとの間に配され、前記複数の受動素子のうち、第2抵抗は、前記第5受動素子用リードと前記第6受動素子用リードとの間に配され、前記複数の受動素子のうち、サージ保護回路を構成する第3抵抗は、前記第4受動素子用リードと前記第5受動素子用リードとの間に配され、前記複数の受動素子のうち、第1キャパシタは、前記第2受動素子用リードと前記第3受動素子用リードとの間に配され、前記複数の受動素子のうち、第2キャパシタは、前記第3受動素子用リードと前記第5受動素子用リードとの間に配され、前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタ(varistor)は、前記第3抵抗と並列に構成されて、前記第4受動素子用リードと前記第5受動素子用リードとの間に配置される。
前記バッテリ保護回路のパッケージモジュールは、PCB基板、セラミック基板及びプラスチック基板のうちから選択された何れか1つのベース基板上に、前記チップ領域、前記素子領域、前記外部連結端子領域、前記第1内部連結端子領域及び第2内部連結端子領域が配される構造を有し、前記外部連結端子領域には、第1ないし第3外部連結端子が配され、前記第1内部連結端子領域には、第1外部連結端子から延びて構成される第1内部連結端子が配され、前記第2内部連結端子領域には、第2内部連結端子が配され、前記素子領域には、前記外部連結端子領域、前記チップ領域及び前記第2内部連結端子領域のうちから選択された少なくとも1つの領域まで延設された第1ないし第6の導電性ラインが配される構造を有しうる。
前記プロテクションICで過放電状態で前記第1FETをオフさせるための放電遮断信号を出力する放電遮断信号出力端子DOは、前記第1FETのゲート端子とワイヤボンディングを通じて電気的に連結され、前記プロテクションICで過充電状態で前記第2FETをオフさせるための充電遮断信号を出力する充電遮断信号出力端子COは、前記第2FETのゲート端子とワイヤボンディングを通じて電気的に連結され、前記プロテクションICの基準電圧端子VSSは、前記第1FETのソース端子または第3導電性ラインとワイヤボンディングを通じて電気的に連結され、第1導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、前記第1外部連結端子と電気的に連結され、第2導電性ラインは、前記素子領域から前記チップ領域まで延設されて、前記プロテクションICで充電電圧及び放電電圧が印加される電圧印加端子VDDとワイヤボンディングを通じて電気的に連結され、第3導電性ラインは、前記素子領域から前記チップ領域及び前記第2内部連結端子領域まで延設されて、前記第1FETのソース端子及び前記第2内部連結端子と電気的に連結され、第4導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、第2外部連結端子と電気的に連結され、第5導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、前記第2FETのソース端子及び第3外部連結端子と電気的に連結され、第6導電性ラインは、前記素子領域から前記チップ領域まで延びて、前記プロテクションICで充放電状態を感知するための感知端子V−と電気的に連結され、前記複数の受動素子のうち、第1抵抗は、前記第1導電性ラインと前記第2導電性ラインとの間に配され、前記複数の受動素子のうち、第2抵抗は、前記第5導電性ラインと前記第6導電性ラインとの間に配され、前記複数の受動素子のうち、サージ保護回路を構成する第3抵抗は、前記第4導電性ラインと前記第5導電性ラインとの間に配され、前記複数の受動素子のうち、第1キャパシタは、前記第2導電性ラインと前記第3導電性ラインとの間に配され、前記複数の受動素子のうち、第2キャパシタは、前記第3導電性ラインと前記第5導電性ラインとの間に配され、前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタは、前記第3抵抗と並列に構成されて、前記第4導電性ラインと前記第5導電性ラインとの間に配置される。
前記第3導電性ラインと前記第2内部連結端子との間には、バッテリパックの過電流を抑制するためのPTC(Positive Temperature Coefficient thermistor(resistor))またはヒューズ(fuse)素子がさらに配置される。
前記バッテリ保護回路のパッケージモジュールは、前記バッテリカンに装着されてバッテリパックを構成することもでき、前記バッテリカンと結合されてバッテリパックを構成する上部ケース構造を有しうる。
本発明によれば、リードフレーム構造や、PCB、セラミック及びプラスチックなどのベース基板を用いてバッテリ保護回路を構成する複数の受動素子、チップ、外部連結端子、内部連結端子を1つのパッケージモジュールで構成が可能なので、別途のモジュール製造工程が必要であった既存の方法よりも製造工程が最小化され、バッテリカンへの装着が便利であり、小型化に有利である。
本発明によるバッテリ保護回路のパッケージモジュールの構成のためのバッテリ保護回路の回路図である。 本発明のパッケージモジュールの構成のための積層チップの配置構造を示した図面である。 本発明の第1実施形態によるパッケージモジュールの内部配置構造を示した図面である。 図3のパッケージモジュールの外形を示した図面である。 図4のパッケージモジュールのバッテリカンとの結合過程を示した図面である。 本発明の実施形態によるパッケージモジュールが装着されたバッテリパックの外形を示した図面である。 本発明の第2実施形態によるパッケージモジュールの内部配置構造を示した図面である。 図7のパッケージモジュールの外形を示した図面である。 図8のパッケージモジュールのバッテリカンとの結合過程を示した図面である。 本発明の第3実施形態によるパッケージモジュールの内部配置構造を示した図面である。 図10のパッケージモジュールの外形を示した図面である。 図11のパッケージモジュールのバッテリカンとの結合過程を示した図面である。
以下、本発明の望ましい実施形態が、当業者に本発明の徹底的な理解を提供する意図以外には、他の意図なしに、添付した図面を参照にして詳しく説明される。
図1は、本発明によるバッテリ保護回路のパッケージモジュールの構成のためのバッテリ保護回路の回路図を示した図面である。
図1に示したように、本発明によるバッテリ保護回路500は、バッテリセルに連結されるための第1及び第2内部連結端子B+、B−、充電時には充電器に連結され、放電時にはバッテリ電源によって動作する電子機器(例、携帯端末機など)と連結されるための第1ないし第3外部連結端子P+、CF、P−を備える。ここで、第1ないし第3外部連結端子P+、CF、P−のうち、第1外部連結端子P+及び第3外部連結端子P−は、電源供給のためのものであり、残りの1つの外部連結端子である第2外部連結端子CFは、バッテリセル容量測定及びESD(Electrostatic Discharge)、サージ(surge)保護のための保護端子として機能する。
そして、前記バッテリ保護回路500は、デュアルFETチップ110、プロテクションIC120、抵抗R1、R2、R3、バリスタV1、及びキャパシタC1、C2の連結構造を有する。
前記デュアルFETチップ110は、ドレイン共通構造を有する第1FET(FET1)と第2FET(FET2)とで構成される。
プロテクションIC120は、抵抗R1を通じてバッテリの(+)端子である第1内部連結端子B+と連結され、第1ノードn1を通じて充電電圧または放電電圧が印加される電圧印加とバッテリ電圧を感知する端子(VDD端子)、プロテクションIC120の内部の動作電圧に対する基準となる基準端子(VSS端子)、充放電及び過電流状態を感知するための感知端子(V−端子)、過放電状態で第1FET(FET1)をオフさせるための放電遮断信号出力端子(DO端子)、過充電状態で第2FET(FET2)をオフさせるための充電遮断信号出力端子(C0端子)を有する。
この際、プロテクションIC120の内部は、基準電圧設定部、基準電圧と充放電電圧とを比較するための比較部、過電流検出部、充放電検出部を備えている。ここで、充電及び放電状態の判断基準は、ユーザが要求するスペック(SPEC)に変更が可能であり、その定めれた基準によってプロテクションIC120の各端子別の電圧差を認知して、充電・放電状態を判定する。
前記プロテクションIC120は、放電時に過放電状態に至れば、DO端子は、ロー(LOW)になって第1FET(FET1)をオフさせ、過充電状態に至れば、CO端子がローになって第2FET(FET2)をオフさせ、過電流が流れる場合には、充電時には第2FET(FET2)、放電時には第1FET(FET1)をオフさせるように構成されている。
前記抵抗R1と前記キャパシタC1は、前記プロテクションIC120の供給電源の変動を安定させる役割を果たす。抵抗R1は、バッテリの電源V1供給ノードである第1ノードn1と前記プロテクションIC120のVDD端子との間に連結され、前記キャパシタC1は、前記プロテクションICのVDD端子とVSS端子との間に連結される。
ここで、第1ノードn1は、第1内部連結端子B+と第1外部連結端子P+とに連結されている。
抵抗R1を大きくすれば、電圧検出時にプロテクションIC120の内部に浸透される電流によって検出電圧が高くなるために、抵抗R1の値は、1KΩ以下の適当な値で設定される。また、安定した動作のために、前記キャパシタC1の値は、0.01μF以上の適当な値を有する。
そして、抵抗R1と抵抗R2は、プロテクションIC120の絶対最大定格を超過する高電圧充電器または充電器が逆に連結される場合、電流制限抵抗になる。抵抗R2は、前記プロテクションIC120のV−端子と前記第2FET(FET2)のソース端子S2が連結された第2ノードn2との間に連結される。抵抗R1と抵抗R2は、電源消費の原因になりうるので、通常、抵抗R1と抵抗R2との抵抗値の和は、1KΩよりも大きく設定される。そして、抵抗R2があまりにも大きければ、過充電遮断後に復帰が起こらないこともあるので、抵抗R2の値は、10KΩまたはそれ以下の値で設定される。
キャパシタC2は、前記第2ノードn2(または、第3外部連結端子P−)と前記第1FET(FET1)のソース端子S1(または、VSS端子、第2内部連結端子B−)との間に連結される構造を有する。キャパシタC2は、前記バッテリ保護回路製品の特性に大きく影響を与えないが、ユーザの要請や安定性のために追加されている。前記キャパシタC2は、電圧変動や外部ノイズに対する耐性を向上させて、システムを安定化させる効果のためのものである。
そして、抵抗R3及びバリスタV1は、ESD、サージ保護のための素子であって、互いに並列連結される構造で第2外部連結端子CFと前記第2ノードn2(または、第3外部連結端子P−)との間に連設される。前記バリスタV1は、過電圧発生時に抵抗が低くなる素子であって、過電圧が発生する場合、抵抗が低くなって過電圧による回路損傷などを最小化することができる。
本発明では、外部連結端子P+、P−、CF、内部連結端子B+、B−を含んで、図1のバッテリ保護回路500をパッケージングして構成したバッテリ保護回路のパッケージモジュールを具現している。これについては、後術する。
図2は、本発明の実施形態によるバッテリ保護回路でデュアルFETチップ110と前記プロテクションIC120との配置構造を示す図である。
図2に示したように、デュアルFETチップ110と前記プロテクションIC120の配置は、前記デュアルFETチップ110と前記プロテクションIC120とが上下積層された構造を有するか、互いに隣接して配される構造を有する。例えば、前記デュアルFETチップ110の上部面に、前記プロテクションIC120が積層された構造を有するか、前記プロテクションIC120の左側または右側に隣接して、前記デュアルFETチップ110が配置される。
前記デュアルFETチップ110は、共通ドレイン構造の第1FET及び第2FET、すなわち、2つのFETを内蔵しており、外部連結端子は、第1FETの第1ゲート端子G1及び第1ソース端子S1と第2FETの第2ゲート端子G2及び第2ソース端子S1とを前記デュアルFETチップ110の上部面に備える構造を有する。また、共通ドレイン端子(D)が、前記デュアルFETチップ110の下部面に備えられる構造を有しうる。
前記プロテクションIC120は、前記デュアルFETチップ110の上部面に積層配置される構造を有する。前記プロテクションIC120は、前記デュアルFETチップ110上の外部連結端子が配された部分を除いた領域(例えば、中央部位)に積層配置される。この際、前記プロテクションIC120と前記デュアルFETチップ110との間には、絶縁のための絶縁膜が配され、前記プロテクションIC120と前記デュアルFETチップ110は、絶縁性材の接着剤で接着されうる。
通常、前記デュアルFETチップ110のサイズが、前記プロテクションIC120よりは大きいために、前記デュアルFETチップ110の上部に、前記プロテクションIC120を積層する配置構造を採択する。
前記プロテクションIC120が、前記デュアルFETチップ110の上部面に積層配置された以後に、前記プロテクションIC120のDO端子DOは、前記第1ゲート端子G1とワイヤまたは配線を通じて電気的に連結され、前記プロテクションIC120のCO端子COは、前記第2ゲート端子G2とワイヤまたは配線を通じて電気的に連結される。残りの端子の連結構造は、後述する。
前述したような積層構造を有する前記プロテクションIC120と前記デュアルFETチップ110とを‘積層チップ100’と通称する。
図3は、本発明の第1実施形態によるバッテリ保護回路のパッケージモジュールの配置構造を示したものであって、リードフレーム構造を有する場合を示した図面である。
図3の(a)は、前記積層チップ100及び受動素子が配される前のリードフレーム構造を、図3の(b)は、前記積層チップ100及び受動素子が配された以後のリードフレーム構造を示した図面である。
図3の(a)に示したように、本発明の第1実施形態によるバッテリ保護回路のパッケージモジュールは、第1内部連結端子領域(A1)、外部連結端子領域(A2)、素子領域(A3)及びチップ領域(A4)の保護回路領域、第2内部連結端子領域(A5)が順次に配される構造を有する。前記保護回路領域は、前記外部連結端子領域(A2)と前記第2内部連結端子領域(A5)との間に配されるものであって、素子領域(A3)及びチップ領域(A4)の配置順序は、多様に変更可能である。
前記第1内部連結端子領域(A1)及び前記第2外部端子領域(A5)は、前記パッケージモジュールの両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第1内部連結端子として機能する第1内部連結端子用リードB+と第2内部連結端子として機能する第2内部連結端子用リードB−とがそれぞれ配される。
前記外部連結端子領域(A2)は、前記第1内部連結端子領域(A1)に隣接し、複数の外部連結端子として機能する複数の外部連結端子用リードである第1ないし第3外部連結端子用リードP+、CF、P−が、それぞれ順次に配される。前記第1ないし第3外部連結端子用リードP+、CF、P−の配置順序は、多様に変わりうる。ここで、第1外部連結端子用リードP+と前記第1内部連結端子用リードB+は、互いに連結されている。すなわち、前記第1内部連結端子用リードB+は、前記第1外部連結端子用リードP+から延びて構成されるか、前記第1外部連結端子用リードP+が、前記第1内部連結端子用リードB+から延びて構成することができる。
前記素子領域(A3)は、前記バッテリ保護回路を構成する複数の受動素子R1、R2、R3、C1、C2、V1が配されるためのものであって、複数の導電性ラインで構成された第1ないし第6受動素子用リードL1、L2、L3、L4、L5、L6が配される。
第1ないし第3受動素子用リードL1、L2、L3は、前記素子領域(A3)の上部側に順次的な配置構造を有し、第4ないし第6受動素子用リードL4、L5、L6は、前記素子領域(A3)の下部側に配される構造を有しうる。
第1受動素子用リードL1は、前記外部連結端子領域(A2)に隣接した素子領域(A3)に一定サイズに配され、第2受動素子用リードL2は、前記第1受動素子用リードL1に隣接して一定サイズに配される。第3受動素子用リードL3は、前記チップ領域(A4)に隣接した素子領域(A3)に前記第2受動素子用リードL2に隣接して一定サイズに配される。
第4受動素子用リードL4は、前記外部連結端子領域(A2)に隣接した素子領域(A3)に一定サイズに配され、第5受動素子用リードL5と第6受動素子用リードL6は、前記第5受動素子用リードL5が前記第6受動素子用リードL6を取り囲む形態で前記第4受動素子用リードL1に隣接して配される。
前記チップ領域(A4)は、前記素子領域(A3)に隣接し、前記バッテリ保護回路を構成するプロテクションIC及びデュアルFETチップが配されるための領域であって、前記積層チップ100が装着されるためのダイパッドDPが配置される。前記ダイパッドDPは、前記積層チップ100を構成する前記デュアルFETチップ110の共通ドレイン端子と電気的に連結され、後続工程のパッケージング時に露出させて、外部連結端子として機能すると同時に、放熱特性を改善させうる。
図3の(b)に示したように、図3の(a)のリードフレームに複数の受動素子R1、R2、R3、C1、C2、V1及び前記積層チップ100が配され、ワイヤボンディングなどを通じて、図1に示された等価回路を構成する。
まず、前記チップ領域(A4)の前記ダイパッドDP上に、前記積層チップ100を装着し、前記積層チップ100を構成する前記プロテクションIC120の基準電圧端子VSSは、前記第1FETのソース端子または第3受動素子用リードL3とワイヤボンディングを行って、電気的に連結する。
そして、前記プロテクションIC120で充電電圧及び放電電圧が印加される電圧印加とバッテリ電圧を感知する端子VDDは、前記第2受動素子用リードL2とワイヤボンディングなどを通じて電気的に連結し、前記プロテクションIC120で充放電及び過電流状態を感知するための感知端子V−を前記第6受動素子用リードL6にワイヤボンディングを通じて電気的に連結する。
前記第1FETのソース端子S1は、前記第3受動素子用リードL3とワイヤボンディングなどを通じて電気的に連結し、前記第2FETのソース端子S2は、前記第5受動素子用リードL5とワイヤボンディングなどを通じて電気的に連結する。
次いで、前記第1受動素子用リードL1と前記第1外部連結端子用リードP+とをワイヤボンディングなどを通じて電気的に連結し、前記第3受動素子用リードL3と前記第2内部連結端子用リードB−とをワイヤボンディングなどを通じて電気的に連結する。
前記第4受動素子用リードL4は、前記第2外部連結端子用リードCFとワイヤボンディングを通じて電気的に連結され、前記第5受動素子用リードL5は、前記第3外部連結端子用リードL3とワイヤボンディングなどを通じて電気的に連結される。
そして、前記複数の受動素子のうち、第1抵抗R1は、前記第1受動素子用リードL1と前記第2受動素子用リードL2との間に配され、前記複数の受動素子のうち、第2抵抗R2は、前記第5受動素子用リードL5と前記第6受動素子用リードL6との間に配される。
前記複数の受動素子のうち、サージ保護回路を構成する第3抵抗R3は、前記第4受動素子用リードL4と前記第5受動素子用リードL5との間に配され、前記複数の受動素子のうち、第1キャパシタC1は、前記第2受動素子用リードL2と前記第3受動素子用リードL3との間に配され、前記複数の受動素子のうち、第2キャパシタC2は、前記第3受動素子用リードL3と前記第5受動素子用リードL5との間に配される。
前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタV1は、前記第3抵抗R3と並列に構成されて、前記第4受動素子用リードL4と前記第5受動素子用リードL5との間に配される。
前述した配置構造を有するバッテリ保護回路をモールディングするなどの工程を通じて、図4に示したように、パッケージングしてパッケージモジュールP1を構成する。
図4の(a)は、本発明の第1実施形態によるバッテリ保護回路のパッケージモジュールP1の上部面を、図4の(b)は、パッケージモジュールP1の下部面を示した図面である。
図4の(a)及び図4の(b)に示したように、本発明の第1実施形態によるバッテリ保護回路のパッケージモジュールP1は、上部面には、前記外部連結端子P+、CF、P−が露出され、下部面には、前記第1内部連結端子B+及び前記第2内部連結端子B−が露出されるように構成される。ここで、パッケージモジュールP1の上部面には、放熱やその他の必要に応じて前記ダイパッドDPの下部面(前記積層チップ100が装着された面の反対面)が露出されるようにパッケージングされうる。
図5は、本発明の第1実施形態によるバッテリ保護回路のパッケージモジュールP1をバッテリパックに装着する過程を示す図である。
図5に示したように、前述したような構造を有するバッテリ保護回路のパッケージモジュールP1は、ベアセルが内蔵されたバッテリカンVCの上部面と上部ケースVPとの間に挿入されて、図6に示したようなバッテリパックを構成する。
前記上部ケースVPは、プラスチック材で前記外部連結端子P+、CF、P−が露出されるように対応する部分が貫通されている。
図7は、本発明の第2実施形態によるバッテリ保護回路のパッケージモジュールの配置構造を示したものであって、PCB基板またはセラミック基板などのベース基板に、第1内部連結端子領域(A1)、外部連結端子領域(A2)、素子領域(A3)及びチップ領域(A4)の保護回路領域、第2内部連結端子領域(A5)を配置した場合を示した図面である。
図7の(a)は、前記積層チップ100及び受動素子が配される前の基板構造を、図7の(b)は、前記積層チップ100及び複数の受動素子が配された以後の基板構造を示した図面である。
図7の(a)に示したように、本発明の第2実施形態によるバッテリ保護回路のパッケージモジュールは、第1内部連結端子領域(A1)、外部連結端子領域(A2)、素子領域(A3)及びチップ領域(A4)の保護回路領域、第2内部連結端子領域(A5)が順次に配される構造を有する。前記保護回路領域は、前記外部連結端子領域(A2)と前記第2内部連結端子領域(A5)との間に配されるものであって、素子領域(A3)及びチップ領域(A4)の配置順序は、多様に変更可能である。
前記第1内部連結端子領域(A1)及び前記第2外部端子領域(A5)は、前記パッケージモジュールの両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第1内部連結端子B+と第2内部連結端子B−とがパターン形成を通じてそれぞれ配される(図8参照)。
前記外部連結端子領域(A2)は、前記第1内部連結端子領域(A1)に隣接し、複数の外部連結端子である第1ないし第3外部連結端子P+、CF、P−が、それぞれ順次に配される。前記第1ないし第3外部連結端子P+、CF、P−の配置順序は、多様に変わりうる。ここで、第1外部連結端子P+と前記第1内部連結端子B+は、互いに連結されている。すなわち、前記第1内部連結端子B+は、前記第1外部連結端子P+から延びて構成されるか、前記第1外部連結端子P+が、前記第1内部連結端子B+から延びて構成することができる。
前記素子領域(A3)は、前記バッテリ保護回路を構成する複数の受動素子R1、R2、R3、C1、C2、V1が配されるためのものであって、複数の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6がパターン形成されて適切に配される。
前記複数の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6のうち、第1ないし第3導電性ラインCR1、CR2、CR3は、前記素子領域(A3)の上部側(図面上で上部側)に配される構造を有し、第4ないし第6導電性ラインCR4、CR5、CR6は、前記素子領域(A3)の下部側に配される構造を有しうる。
前記複数の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6のうち、第1導電性ラインCR1は、前記外部連結端子領域(A2)に隣接した素子領域(A3)に一定サイズに配され、前記外部連結端子領域(A2)まで延びて、前記第1外部連結端子P+と電気的に連結されるように配される。
前記複数の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6のうち、第2導電性ラインCR2は、前記素子領域(A3)に一定サイズに配され、前記チップ領域(A4)まで延設されうる。例えば、前記チップ領域(A4)とは絶縁されながら、前記チップ領域(A4)の底側を貫通して、前記チップ領域(A4)の周辺まで延設させうる。これは、前記プロテクションIC120で充電電圧及び放電電圧が印加される電圧印加端子VDDとのワイヤボンディングなどの電気的連結を容易にするためである。
第3導電性ラインCR3は、前記第2導電性ラインCR2に隣接して配され、前記素子領域(A3)に一定サイズに配され、前記チップ領域(A4)まで延設されうる。例えば、前記チップ領域(A4)の周辺まで延びて、端子連結領域を有しうる。そして、前記第3導電性ラインCR3は、前記第2内部連結端子領域まで延設されて、前記第2外部連結端子B−と電気的連結構造を有しうる。この際、前記バッテリ保護回路にバッテリパックの過電流を抑制するためのPTC素子またはヒューズがさらに配される場合には、前記第2内部連結端子領域(A5)に前記第2内部連結端子B−と電気的連結構造を有する第7導電性ラインCR7をさらに配置して、前記第3導電性ラインCR3と前記第7導電性ラインCR7との間に、前記PTC素子またはヒューズを配置させうる。
第4導電性ラインCR4は、前記外部連結端子領域(A2)に隣接した素子領域(A3)に一定サイズに配され、前記外部連結端子領域(A2)まで延びて、前記第2外部連結端子CFと電気的に連結されるように配される。
第5導電性ラインCR5は、前記素子領域(A3)に一定サイズに配され、前記外部連結端子領域(A2)まで延びて、前記第3外部連結端子P−と電気的に連結されるように配される。そして、前記第5導電性ラインCR5は、前記チップ領域(A4)の周辺まで延設されうる。
第6導電性ラインCR6は、前記素子領域(A3)に一定サイズに配され、前記チップ領域(A4)まで延設されうる。
図7の(b)に示したように、図7の(a)の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6が配されたベース基板に複数の受動素子R1、R2、R3、C1、C2、V1及び前記積層チップ100が配され、素子装着やワイヤボンディングなどを通じて、図1に示された等価回路を構成する。
まず、前記チップ領域(A4)に前記積層チップ100を装着し、前記積層チップ100を構成する前記プロテクションIC120の基準電圧端子VSSは、前記第1FETのソース端子または第3導電性ラインCR3とワイヤボンディングを行って、電気的に連結する。
そして、前記プロテクションIC120で充電電圧及び放電電圧が印加される電圧印加端子VDDは、前記第2導電性ラインCR2とワイヤボンディングなどを通じて電気的に連結し、前記プロテクションIC120で充放電状態を感知するための感知端子V−を前記第6導電性ラインCR6にワイヤボンディングを通じて電気的に連結する。
前記第1FETのソース端子S1は、前記第3導電性ラインCR3とワイヤボンディングなどを通じて電気的に連結し、前記第2FETのソース端子S2は、前記第5導電性ラインCR5とワイヤボンディングなどを通じて電気的に連結する。
そして、前記複数の受動素子のうち、第1抵抗R1は、前記第1導電性ラインCR1と前記第2導電性ラインCR2との間に配され、前記複数の受動素子のうち、第2抵抗R2は、前記第5導電性ラインCR5と前記第6導電性ラインCR6との間に配される。
前記複数の受動素子のうち、サージ保護回路を構成する第3抵抗R3は、前記第4導電性ラインCR4と前記第5導電性ラインCR5との間に配され、前記複数の受動素子のうち、第1キャパシタC1は、前記第2導電性ラインCR2と前記第3導電性ラインCR3との間に配され、前記複数の受動素子のうち、第2キャパシタC2は、前記第3導電性ラインCR3と前記第5導電性ラインCR5との間に配される。
前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタV1は、前記第3抵抗R3と並列に構成されて、前記第4導電性ラインCR4と前記第5導電性ラインCR5との間に配される。
前述した配置構造を有するバッテリ保護回路をEMCモールディングなどのモールディングするなどの工程を通じて、図8に示したように、パッケージングしてモジュールP2を構成する。この際、前記積層チップ100が装着されるチップ領域(A4)及び前記積層チップ100とワイヤボンディングされる導電性ライン部分を含んで部分モールディングまたはカプセル化(encapsulation)する工程を含むパッケージング工程が行われる。
図7の(b)の状態でパッケージング工程がなされば、図8の(b)のパッケージモジュールP2の下部面と同じ構造を有する。すなわち、図面上で、図7の(a)及び図7の(b)のベース基板の上部面は、前記図8の(b)に示されたパッケージモジュールP2の下部面に対応し、図7の(a)及び図7の(b)のベース基板の下部面は、前記図8の(a)に示されたパッケージモジュールP2の上部面に対応する。
図8の(a)は、本発明の第2実施形態によるバッテリ保護回路のパッケージモジュールP2の上部面を、図8の(b)は、パッケージモジュールP2の下部面を示した図面である。
図8の(a)及び図8の(b)に示したように、本発明の第2実施形態によるバッテリ保護回路のパッケージモジュールP2は、上部面には、前記外部連結端子P+、CF、P−が露出され、下部面には、前記第1内部連結端子B+及び前記第2内部連結端子B−が露出されるように構成される。この際、前記受動素子R1、R2、R3、C1、C2、V1の上部面が露出されるようにパッケージングすることも可能である。
図9は、本発明の第2実施形態によるバッテリ保護回路のパッケージモジュールをバッテリパックに装着する過程を示す図である。
図9に示したように、前述したような構造を有するバッテリ保護回路のパッケージモジュールは、ベアセルが内蔵されたバッテリカンVCの上部面と上部ケースVPとの間に挿入されて、図6に示したようなバッテリパックを構成する。前記上部ケースVPは、プラスチック材で前記外部連結端子P+、CF、P−が露出されるように対応する部分が貫通されている。
図10は、本発明の第3実施形態によるバッテリ保護回路のパッケージモジュールの配置構造を示したものであって、プラスチックベース基板に第1内部連結端子領域(A1)、外部連結端子領域(A2)、素子領域(A3)及びチップ領域(A4)の保護回路領域、第2内部連結端子領域(A5)を配置した場合を示した図面である。
図10の(a)は、前記積層チップ100及び受動素子が配される前の基板構造を、図10の(b)は、前記積層チップ100及び複数の受動素子が配された以後の基板構造を示した図面である。
図10の(a)に示したように、本発明の第3実施形態によるバッテリ保護回路のパッケージモジュールは、第1内部連結端子領域(A1)、外部連結端子領域(A2)、素子領域(A3)及びチップ領域(A4)の保護回路領域、第2内部連結端子領域(A5)が順次に配される構造を有する。前記保護回路領域は、前記外部連結端子領域(A2)と前記第2内部連結端子領域(A5)との間に配されるものであって、素子領域(A3)及びチップ領域(A4)の配置順序は、多様に変更可能である。
前記第1内部連結端子領域(A1)及び前記第2外部端子領域(A5)は、前記パッケージモジュールの両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第1内部連結端子B+と第2内部連結端子B−とがパターン形成を通じてそれぞれ配される(図11参照)。
前記外部連結端子領域(A2)は、前記第1内部連結端子領域(A1)に隣接し、複数の外部連結端子である第1ないし第3外部連結端子P+、CF、P−が、それぞれ順次に配される。前記第1ないし第3外部連結端子P+、CF、P−の配置順序は、多様に変わりうる。ここで、第1外部連結端子P+と前記第1内部連結端子B+は、互いに連結されている。すなわち、前記第1内部連結端子B+は、前記第1外部連結端子P+から延びて構成されるか、前記第1外部連結端子P+が、前記第1内部連結端子B+から延びて構成することができる。
前記素子領域(A3)は、前記バッテリ保護回路を構成する複数の受動素子R1、R2、R3、C1、C2、V1が配されるためのものであって、複数の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6がパターン形成されて適切に配される。
前記複数の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6のうち、第1ないし第3導電性ラインCR1、CR2、CR3は、前記素子領域(A3)の上部側(図面上で上部側)に配される構造を有し、第4ないし第6導電性ラインCR4、CR5、CR6は、前記素子領域(A3)の下部側に配される構造を有しうる。
前記複数の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6のうち、第1導電性ラインCR1は、前記外部連結端子領域(A2)に隣接した素子領域(A3)に一定サイズに配され、前記外部連結端子領域(A2)まで延びて、前記第1外部連結端子P+と電気的に連結されるように配される。
前記複数の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6のうち、第2導電性ラインCR2は、前記素子領域(A3)に一定サイズに配され、前記チップ領域(A4)まで延設されうる。例えば、前記チップ領域(A4)とは絶縁されながら、前記チップ領域(A4)の底側を貫通して、前記チップ領域(A4)の周辺まで延設させうる。これは、前記プロテクションIC120で充電電圧及び放電電圧が印加される電圧印加端子VDDとのワイヤボンディングなどの電気的連結を容易にするためである。
第3導電性ラインCR3は、前記第2導電性ラインCR2に隣接して配され、前記素子領域(A3)に一定サイズに配され、前記チップ領域(A4)まで延設されうる。例えば、前記チップ領域(A4)の周辺まで延びて、端子連結領域を有しうる。そして、前記第3導電性ラインCR3は、前記第2内部連結端子領域まで延設されて、前記第2外部連結端子B−と電気的連結構造を有しうる。この際、前記バッテリ保護回路にバッテリパックの過電流を抑制するためのPTC素子またはヒューズがさらに配される場合には、前記第2内部連結端子領域(A5)に前記第2内部連結端子B−と電気的連結構造を有する第7導電性ラインCR7をさらに配置して、前記第3導電性ラインCR3と前記第7導電性ラインCR7との間に、前記PTC素子またはヒューズを配置させうる。
第4導電性ラインCR4は、前記外部連結端子領域(A2)に隣接した素子領域(A3)に一定サイズに配され、前記外部連結端子領域(A2)まで延びて、前記第2外部連結端子CFと電気的に連結されるように配される。
第5導電性ラインCR5は、前記素子領域(A3)に一定サイズに配され、前記外部連結端子領域(A2)まで延びて、前記第3外部連結端子P−と電気的に連結されるように配される。そして、前記第5導電性ラインCR5は、前記チップ領域(A4)の周辺まで延設されうる。
第6導電性ラインCR6は、前記素子領域(A3)に一定サイズに配され、前記チップ領域(A4)まで連設されうる。
図10の(b)に示したように、図10の(a)の導電性ラインCR1、CR2、CR3、CR4、CR5、CR6が配されたベース基板に複数の受動素子R1、R2、R3、C1、C2、V1及び前記積層チップ100が配され、素子装着やワイヤボンディングなどを通じて、図1に示された等価回路を構成する。
まず、前記チップ領域(A4)に前記積層チップ100を装着し、前記積層チップ100を構成する前記プロテクションIC120の基準電圧端子VSSは、前記第1FETのソース端子または第3導電性ラインCR3とワイヤボンディングを行って、電気的に連結する。
そして、前記プロテクションIC120で充電電圧及び放電電圧が印加される電圧印加端子VDDは、前記第2導電性ラインCR2とワイヤボンディングなどを通じて電気的に連結し、前記プロテクションIC120で充放電状態を感知するための感知端子V−を前記第6導電性ラインCR6にワイヤボンディングを通じて電気的に連結する。
前記第1FETのソース端子S1は、前記第3導電性ラインCR3とワイヤボンディングなどを通じて電気的に連結し、前記第2FETのソース端子S2は、前記第5導電性ラインCR5とワイヤボンディングなどを通じて電気的に連結する。
そして、前記複数の受動素子のうち、第1抵抗R1は、前記第1導電性ラインCR1と前記第2導電性ラインCR2との間に配され、前記複数の受動素子のうち、第2抵抗R2は、前記第5導電性ラインCR5と前記第6導電性ラインCR6との間に配される。
前記複数の受動素子のうち、サージ保護回路を構成する第3抵抗R3は、前記第4導電性ラインCR4と前記第5導電性ラインCR5との間に配され、前記複数の受動素子のうち、第1キャパシタC1は、前記第2導電性ラインCR2と前記第3導電性ラインCR3との間に配され、前記複数の受動素子のうち、第2キャパシタC2は、前記第3導電性ラインCR3と前記第5導電性ラインCR5との間に配される。
前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタV1は、前記第3抵抗R3と並列に構成されて、前記第4導電性ラインCR4と前記第5導電性ラインCR5との間に配される。
前述した配置構造を有するバッテリ保護回路をEMCモールディングなどのモールディングするなどの工程を通じて、図11に示したように、パッケージングしてパッケージモジュールP3を構成する。この際、前記積層チップ100が装着されるチップ領域(A4)及び前記積層チップ100とワイヤボンディングされる導電性ライン部分を含んで部分モールディングまたはカプセル化する工程を含むパッケージング工程が行われる。
図10の(a)及び図10の(b)に示されたベース基板は、前記外部連結端子P+、CF、P−に対応する部分に貫通されている状態で、図10の(a)及び図10の(b)のようなパターン形成及び素子配置などがなされるか、前記外部連結端子P+、CF、P−にパッケージ工程で外部に露出させることが可能である。
図面上で、図10の(a)及び図10の(b)のベース基板の上部面は、前記図11の(b)に示されたパッケージモジュールP3の下部面に対応し、図10の(a)及び図10の(b)のベース基板の下部面は、前記図11の(a)に示されたパッケージモジュールP3の上部面に対応する。
図11の(a)は、本発明の第3実施形態によるバッテリ保護回路のパッケージモジュールP3の上部面を、図11の(b)は、パッケージモジュールP3の下部面を示した図面である。
図10の(a)及び図10の(b)に示されたベース基板は、前記外部連結端子P+、CF、P−に対応する部分に貫通されている状態で、図10の(a)及び図10の(b)のようなパターン形成及び素子配置などがなされるか、前記外部連結端子P+、CF、P−にパッケージ工程で外部に露出させることが可能である。
図11の(a)及び図11の(b)に示したように、本発明の第3実施形態によるバッテリ保護回路のパッケージモジュールP3は、上部面には、前記外部連結端子P+、CF、P−が露出され、下部面には、前記第1内部連結端子B+及び前記第2内部連結端子B−が露出されるように構成される。この際、前記受動素子R1、R2、R3、C1、C2、V1の上部面が露出されるようにパッケージングすることも可能である。
そして、前記パッケージモジュールP3が装着されるバッテリパックやバッテリカンVCのサイズと同様に構成させるために、前記第2内部連結端子領域(A5)は、バッテリパックやバッテリカンVCのサイズと同一になるように延長または拡張されうる。
これにより、前記パッケージモジュールP3は、前記バッテリカンVCと結合されてバッテリパックを構成する上部ケース構造を有するように形成されうる。この場合、別途の上部ケースを備えることがなしに、前記パッケージモジュールP3を前記バッテリカンVCに装着することのみでバッテリパックが完成される。
図12は、本発明の第3実施形態によるバッテリ保護回路のパッケージモジュールP3をバッテリパックに装着する過程を示す図である。
図12に示したように、前記パッケージモジュールP3は、ベアセルが内蔵されたバッテリカンVCの上部面に装着されて、別途の上部ケースなしに、図6に示したようなバッテリパックを構成する。
前述したように、本発明によれば、リードフレーム構造や、PCB、セラミック及びプラスチックなどのベース基板を用いてバッテリ保護回路を構成する複数の受動素子、チップ、外部連結端子、内部連結端子を1つのパッケージモジュールで構成が可能なので、バッテリカンへの装着が便利であり、小型化に有利な長所がある。
前記実施形態の説明は、本発明のさらに徹底的な理解のために、図面を参照して例を挙げたものに過ぎないので、本発明を限定する意味として解釈されてはならない。また、当業者にとって、本発明の基本的原理を外れない範囲内で多様な変化と変更とが可能であるということは明白である。
本発明は、バッテリ保護回路のパッケージモジュール関連の技術分野に適用可能である。
110:デュアルFETチップ
120:プロテクションIC
100:積層チップ
n1:第1ノード
n2:第2ノード
A1:第1内部連結端子領域
A2:外部連結端子領域
A3:素子領域
A4:チップ領域
A5:第2内部連結端子領域

Claims (6)

  1. バッテリ保護回路のパッケージモジュールにおいて、
    両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第1内部連結端子及び第2内部連結端子がそれぞれ配される第1内部連結端子領域及び第2内部連結端子領域と、
    前記第1内部連結端子領域に隣接し、複数の外部連結端子が配される外部連結端子領域と、
    前記バッテリ保護回路を構成する複数の受動素子が配される素子領域と、前記素子領域に隣接し、前記バッテリ保護回路を構成するプロテクション(protection)IC及びデュアルFETチップが配されるチップ領域とが、前記外部連結端子領域と前記第2内部連結端子領域との間に配される保護回路領域と、を備えて、
    上部面には、前記複数の外部連結端子が露出され、下部面には、前記第1内部連結端子及び前記第2内部連結端子が露出されるようにパッケージングされた構造を有し、
    前記チップ領域には、共通ドレイン構造の第1FET及び第2FETを内蔵した前記デュアルFETチップと、過放電及び過充電の動作を制御する前記プロテクションICとが上下積層されるか、互いに隣接して配され、
    前記素子領域には、少なくとも1つの抵抗及び少なくとも1つのキャパシタを含む複数の受動素子が、複数の導電性ラインのうち少なくとも2本の導電性ラインを互いに連結する構造でそれぞれ配され、
    前記バッテリ保護回路のパッケージモジュールは、前記チップ領域に備えられて、前記プロテクションIC及び前記デュアルFETチップが装着されるダイパッドと、
    前記素子領域に備えられて、前記複数の導電性ラインを構成する第1ないし第6受動素子用リードと、
    前記外部連結端子領域に備えられて、前記複数の外部連結端子を構成する第1ないし第3外部連結端子用リードと、
    前記複数の外部連結端子用リードのうち、第1外部連結端子用リードから延びて構成され、前記第1内部連結端子領域に備えられて、前記第1内部連結端子を構成する第1内部連結端子用リードと、
    前記第2内部連結端子領域に備えられて、前記第2内部連結端子を構成する第2内部連結端子用リードと、を備えるリードフレーム構造を有することを特徴とする、バッテリ保護回路のパッケージモジュール
  2. 前記プロテクションICで過放電状態で前記第1FETをオフさせるための放電遮断信号を出力する放電遮断信号出力端子DOは、前記第1FETのゲート端子とワイヤボンディングを通じて電気的に連結され、
    前記プロテクションICで過充電状態で前記第2FETをオフさせるための充電遮断信号を出力する充電遮断信号出力端子COは、前記第2FETのゲート端子とワイヤボンディングを通じて電気的に連結され、
    前記プロテクションICの基準電圧端子VSSは、前記第1FETのソース端子または第3受動素子用リードとワイヤボンディングを通じて電気的に連結され、
    第1受動素子用リードは、前記第1外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、
    第2受動素子用リードは、前記プロテクションICで充電電圧及び放電電圧が印加される電圧印加端子VDDとワイヤボンディングを通じて電気的に連結され、
    第3受動素子用リードは、前記第1FETのソース端子及び前記第2内部連結端子用リードとワイヤボンディングを通じて電気的に連結され、
    第4受動素子用リードは、第2外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、
    第5受動素子用リードは、前記第2FETのソース端子及び第3外部連結端子用リードとワイヤボンディングを通じて電気的に連結され、
    第6受動素子用リードは、前記プロテクションICで充放電状態を感知するための感知端子V−とワイヤボンディングを通じて電気的に連結され、
    前記複数の受動素子のうち、第1抵抗は、前記第1受動素子用リードと前記第2受動素子用リードとの間に配され、
    前記複数の受動素子のうち、第2抵抗は、前記第5受動素子用リードと前記第6受動素子用リードとの間に配され、
    前記複数の受動素子のうち、サージ保護回路を構成する第3抵抗は、前記第4受動素子用リードと前記第5受動素子用リードとの間に配され、
    前記複数の受動素子のうち、第1キャパシタは、前記第2受動素子用リードと前記第3受動素子用リードとの間に配され、
    前記複数の受動素子のうち、第2キャパシタは、前記第3受動素子用リードと前記第5受動素子用リードとの間に配され、
    前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタ(varistor)は、前記第3抵抗と並列に構成されて、前記第4受動素子用リードと前記第5受動素子用リードとの間に配されることを特徴とする請求項に記載のバッテリ保護回路のパッケージモジュール。
  3. バッテリ保護回路のパッケージモジュールにおいて、
    両縁部にそれぞれ備えられ、ベアセルが内蔵されたバッテリカンと連結される第1内部連結端子及び第2内部連結端子がそれぞれ配される第1内部連結端子領域及び第2内部連結端子領域と、
    前記第1内部連結端子領域に隣接し、複数の外部連結端子が配される外部連結端子領域と、
    前記バッテリ保護回路を構成する複数の受動素子が配される素子領域と、前記素子領域に隣接し、前記バッテリ保護回路を構成するプロテクション(protection)IC及びデュアルFETチップが配されるチップ領域とが、前記外部連結端子領域と前記第2内部連結端子領域との間に配される保護回路領域と、を備えて、
    上部面には、前記複数の外部連結端子が露出され、下部面には、前記第1内部連結端子及び前記第2内部連結端子が露出されるようにパッケージングされた構造を有し、
    前記チップ領域には、共通ドレイン構造の第1FET及び第2FETを内蔵した前記デュアルFETチップと、過放電及び過充電の動作を制御する前記プロテクションICとが上下積層されるか、互いに隣接して配され、
    前記素子領域には、少なくとも1つの抵抗及び少なくとも1つのキャパシタを含む複数の受動素子が、複数の導電性ラインのうち少なくとも2本の導電性ラインを互いに連結する構造でそれぞれ配され、
    前記バッテリ保護回路のパッケージモジュールは、PCB基板、セラミック基板及びプラスチック基板のうちから選択された何れか1つのベース基板上に、前記チップ領域、前記素子領域、前記外部連結端子領域、前記第1内部連結端子領域及び第2内部連結端子領域が配される構造を有し、
    前記外部連結端子領域には、第1ないし第3外部連結端子が配され、
    前記第1内部連結端子領域には、第1外部連結端子から延びて構成される第1内部連結端子が配され、
    前記第2内部連結端子領域には、第2内部連結端子が配され、
    前記素子領域には、前記外部連結端子領域、前記チップ領域及び前記第2内部連結端子領域のうちから選択された少なくとも1つの領域まで延設された第1ないし第6の導電性ラインが配される構造を有し、
    前記プロテクションICで過放電状態で前記第1FETをオフさせるための放電遮断信号を出力する放電遮断信号出力端子DOは、前記第1FETのゲート端子とワイヤボンディングを通じて電気的に連結され、
    前記プロテクションICで過充電状態で前記第2FETをオフさせるための充電遮断信号を出力する充電遮断信号出力端子COは、前記第2FETのゲート端子とワイヤボンディングを通じて電気的に連結され、
    前記プロテクションICの基準電圧端子VSSは、前記第1FETのソース端子または第3導電性ラインとワイヤボンディングを通じて電気的に連結され、
    第1導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、前記第1外部連結端子と電気的に連結され、
    第2導電性ラインは、前記素子領域から前記チップ領域まで延設されて、前記プロテクションICで充電電圧及び放電電圧が印加される電圧印加端子VDDとワイヤボンディングを通じて電気的に連結され、
    第3導電性ラインは、前記素子領域から前記チップ領域及び前記第2内部連結端子領域まで延設されて、前記第1FETのソース端子及び前記第2内部連結端子と電気的に連結され、
    第4導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、第2外部連結端子と電気的に連結され、
    第5導電性ラインは、前記素子領域から前記外部連結端子領域まで延設されて、前記第2FETのソース端子及び第3外部連結端子と電気的に連結され、
    第6導電性ラインは、前記素子領域から前記チップ領域まで延びて、前記プロテクションICで充放電状態を感知するための感知端子V−と電気的に連結され、
    前記複数の受動素子のうち、第1抵抗は、前記第1導電性ラインと前記第2導電性ラインとの間に配され、
    前記複数の受動素子のうち、第2抵抗は、前記第5導電性ラインと前記第6導電性ラインとの間に配され、
    前記複数の受動素子のうち、サージ保護回路を構成する第3抵抗は、前記第4導電性ラインと前記第5導電性ラインとの間に配され、
    前記複数の受動素子のうち、第1キャパシタは、前記第2導電性ラインと前記第3導電性ラインとの間に配され、
    前記複数の受動素子のうち、第2キャパシタは、前記第3導電性ラインと前記第5導電性ラインとの間に配され、
    前記複数の受動素子のうち、前記サージ保護回路を構成するバリスタは、前記第3抵抗と並列に構成されて、前記第4導電性ラインと前記第5導電性ラインとの間に配されることを特徴とする、バッテリ保護回路のパッケージモジュール。
  4. 前記第3導電性ラインと前記第2内部連結端子との間には、バッテリパックの過電流を抑制するためのPTC(Positive Temperature Coefficient thermistor(resistor))素子またはヒューズ(fuse)がさらに配されることを特徴とする請求項に記載のバッテリ保護回路のパッケージモジュール。
  5. 前記バッテリ保護回路のパッケージモジュールは、前記バッテリカンに装着されてバッテリパックを構成することを特徴とする請求項に記載のバッテリ保護回路のパッケージモジュール。
  6. 前記バッテリ保護回路のパッケージモジュールは、前記バッテリカンと結合されてバッテリパックを構成する上部ケース構造を有することを特徴とする請求項に記載のバッテリ保護回路のパッケージモジュール。
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