CN109545767A - 封装器件结构和封装器件 - Google Patents
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Abstract
本发明提供一种封装器件结构和封装器件，该封装器件结构包括基板，围设于该基板上的墙体，墙体与基板形成一端开口的容置腔；间隔设置在墙体远离基板的一侧的两个第一电极层；与第一电极层相对的位置间隔设置的两个第二电极层；以及分别与两个第一电极层连接的第一引线以及分别与两个第二电极层连接的第二引线；其中，每个第一引线包括分别沿两个相交的不同方向延伸的第一引线段以及第二引线段，该第一引线段位于所述第一电极层上方并与该第一电极层接触；两个第一引线段的之间的中心间距小于或等于两个第二引线段之间的间距。本发明能够解决现有技术中引线间距过小的问题，并提高其适用性，满足不同的电路设计需求。
Description
技术领域
本发明涉及微电子技术领域，具体而言，涉及一种封装器件结构和封装器件。
背景技术
随着目前集成电路的不断发展，其密集程度越来越大，但由于现有的封装器件结构中的引线间距之间没有足够的空间放置匹配元件导致电路设计受限，其中，若增加外壳尺寸来满足间距的要求，则会增加管壳的成本。与此同时，由于引线间距过小而引起的系统的记忆效应可能导致互调分量幅度增加或左右互调分量不对称，进而造成标准线性化技术(DPD)效率低下，因此，如何在不增加封装器件结构尺寸的前提下，增大引线间距已成为本领域技术人员的研究热点。
发明内容
有鉴于此，本发明提供了一种封装器件结构和封装器件，能够有效解决上述问题。
避免灌封胶外溢现象，保证封装的成品率。
本发明较佳实施例提供一种器件封装结构，包括：
基板；
围设于该基板上的墙体，所述墙体与所述基板形成一端开口的容置腔；
间隔设置在所述墙体远离所述基板的一侧的两个第一电极层；
与所述第一电极层相对的位置间隔设置的两个第二电极层；以及
分别与两个所述第一电极层连接的第一引线以及分别与两个所述第二电极层连接的第二引线；其中：
每个所述第一引线包括分别沿两个相交的不同方向延伸的第一引线段以及第二引线段，该第一引线段位于所述第一电极层上方并与该第一电极层接触；其中，两个所述第一引线段之间的中心间距小于或等于两个所述第二引线段之间的间距。
在本发明较佳实施例的选择中，每个所述第二引线包括分别沿两个相交的不同方向延伸的第三引线段以及第四引线段，该第三引线段位于所述第二电极层上方并与该第二电极层接触；其中，两个所述第三引线段之间的中心间距小于或等于两个所述第四引线段之间的间距。
在本发明较佳实施例的选择中，所述第二引线段垂直于所述第一引线段，使得所述第一引线段和所述第二引线段呈“T”型结构，所述第四引线段垂直于所述第三引线段，使得所述第三引线段和所述第四引线段呈“T”型结构。
在本发明较佳实施例的选择中，所述第二引线段垂直于所述第一引线段，使得所述第一引线段和所述第二引线段呈“L”型结构，所述第四引线段垂直于所述第三引线段，使得所述第三引线段和所述第四引线段呈“L”型结构。
在本发明较佳实施例的选择中，两个所述第二引线段之间的间距及/或两个所述第四引线段之间的间距为5.2mm-10mm。
在本发明较佳实施例的选择中，所述第二引线段的自度范围为第一引线段长度的20％-90％；所述第四引线段的宽度范围为第三引线段长度的20％-90％。
在本发明较佳实施例的选择中，所述墙体为陶瓷墙体。
在本发明较佳实施例的选择中，所述第二引线段或所述第四引线段的自由端设置有倒角。
在本发明较佳实施例的选择中，所述第一电极层为输入电极层，所述第二电极层为输出电极层，所述第一引线为输入引线，所述第二引线为输出引线；或者，所述第一电极层为输出电极层，所述第二电极层为输入电极层，所述第一引线为输出引线，所述第二引线为输入引线。
本发明较佳实施例一种封装器件，包括芯片、键合引线和上述的器件封装结构，所述芯片设置于所述器件封装结构中的容置腔，所述芯片通过所述键合引线与所述器件封装结构的第一引线和第二引线分别连接。
在本发明较佳实施例的选择中，所述封装器件结构还包括灌封胶，所述灌封胶覆盖所述芯片和所述键合引线的至少部分面积。
与现有技术相比，本发明提供的封装器件结构和封装器件，通过对该封装器件结构的巧妙设计，能够避免现有技术中因引线间距过小而造成的外部电路无法合理布局的问题，提高该封装器件结构的适用性。同时，本发明实现简单，制造成本低，适用于大规模推广。
另外，本实施例给出的封装器件结构中的引线设置方式，能够使得引线设置更加稳固，不易脱落，进而提高该封装器件结构的使用性能。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1(a)和图1(b)为本发明实施例提供的封装器件结构的平面投影示意图。
图2为本发明实施例提供的封装器件结构的剖面结构示意图。
图3为本发明实施例提供的封装器件结构的又一平面投影示意图。
图4(a)-图4(c)为图1(a)和图1(b)中所示的基板的结构示意图。
图5为本发明实施例提供的封装器件结构的另一平面投影示意图。
图6为本发明实施例提供的封装器件的剖面结构示意图。
图7为对现有的封装器件结构中未进行引线间距扩展的性能验证结果示意图。
图8为对本发明实施例提供的封装器件结构的性能验证结果示意图。
图标：10-封装器件；20-封装器件结构；200-基板；210-墙体；220-第一电极层；230-第二电极层；240-第一引线；241-第一引线段；242-第二引线段；250-第二引线；251-第三引线段；252-第四引线段；260-容置腔；270-倒角；30-芯片；40-键合引线；50-灌封胶。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例只是本发明的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本发明的描述中，术语“第一、第二、第三、第四等仅用于区分描述，而不能理解为只是或暗示相对重要性。
在本发明的描述中，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
请结合参阅图1(a)、图1(b)和图2，本发明实施例提供一种封装器件结构20，其包括基板200，围设于该基板200上的墙体210，所述墙体210与所述基板200形成一端开口的容置腔260；间隔设置在所述墙体210远离所述基板200的一侧的两个第一电极层220；与所述第一电极层220相对的位置间隔设置的两个第二电极层230；以及分别与两个所述第一电极层220连接的第一引线240以及分别与两个所述第二电极层230连接的第二引线250。
具体地，每个所述第一引线240包括分别沿两个相交的不同方向延伸的第一引线段241以及第二引线段242，该第一引线段241位于所述第一电极层220上方并与该第一电极层220接触，优选的，所述第一引线段241和第二引线段242一体成型。其中，两个所述第一引线段241之间的中心间距小于或等于两个所述第二引线段242之间的间距。本实施例中，两个所述第一引线段241之间的中心间距可以是该两个第一引线段241的线段中点之间的距离，也可以是该两个第一引线段241的几何中心之间的距离，例如，两个第一引线段241的几何中心之间的距离可以是其中一个第一引线段241的几何中心位置与另一个所述第一引线段241的几何中心位置之间的距离(如图1所示的距离x)。两个第二引线段242之间的间距可以是该两个第二引线段242内侧边缘之间的距离(如图1(a)所示的距离y)，也可以是该两个第二引线段242的中心线之间的距离(如图1(b)所示的距离y)。在实际电路应用过程中,为了保证器件性能不受影响,且提高射频系统能力,需要满足所述第二引线段242的宽度(在x方向上)范围为第一引线段241长度的20％-90％,优选的,该第二引线段242的宽度为第一引线段241长度的40％-80％。
其中，假设所述两个第一引线段241之间的中心间距为x，所述两个第二引线段242之间的间距为y，那么x≤y。应注意，在x≤y的条件下，所述两个第二引线段242之间的间距y的大小可根据实际情况进行适当调整。例如，若所述第二引线段242与所述第一引线段241的连接点位于所述第一引线段241的端部并与所述第一引线段241垂直，则可有如图1(a)和图1(b)所示的第一引线段241与所述第二引线段242之间呈“L”型结构，从而尽可能扩展引线间距，满足实际电路需求，提高射频系统的线性校正能力。
又如，请参阅图3，在x≤y的条件下，若减小所述两个第二引线段242之间的间距y，且分别垂直连接于所述第一引线段241，但连接点不在所述第一引线段241的端部，则可使所述第一引线段241和所述第二引线段242呈“T”型结构。在此应理解，所述第一引线段241与所述第二引线段242之间也可为其他不规则结构，具体地，本实施例不做限制。
除此之外，每个所述第二引线250包括分别沿两个相交的不同方向延伸的第三引线段251以及第四引线段252，该第三引线段251位于所述第二电极层230上方并与该第二电极层230接触；其中，两个第三引线段251之间的中心间距小于或等于两个第四引线段252之间的间距。本实施例中，两个所述第三引线段251之间的中心间距可以是该两个第三引线段251的线段中点之间的距离，也可以是该两个第三引线段251的几何中心之间的距离，例如，两个第三引线段251的几何中心之间的距离可以是其中一个第三引线段251的几何中心位置与另一个所述第三引线段251的几何中心位置之间的距离。两个第四引线段252之间的间距可以是该两个第四引线段252内侧边缘之间的距离，也可以是该两个第四引线段252的中心线之间的距离。例如，请参阅图1(a)，假设两个第三引线段251的中心间距为m，所述两个第四引线段252之间的间距为n，那么有m≤n。应注意，实际实施时，在m≤n的条件下，所述两个第四引线段252之间的间距n的大小可根据实际情况进行适当调整。在实际电路应用过程中,为了保证器件性能不受影响,且提高射频系统能力,需要满足所述第四引线段252的宽度(在m方向上)范围为第三引线段251长度的20％-90％，优选的，该第四引线段252的宽度为第三引线段251长度的40％-80％。
应理解，在本实施例中，所述第二引线250与所述第一引线240的结构类似或相同，因此，本实施例在此不再赘述。例如，在实际实施时，当x≤y且m≤n时，m和x大小可相同，也可不同，n和y的大小可相同，也可不同。可选地，两个所述第二引线段242或两个所述第四引线段252之间的间距可以为5.2mm-10mm。另外，两个所述第一引线240或两个所述第二引线250各自的内侧间距可以不等间距或者等间距的不对称分布，本实施例对此不做限制。
除此之外，所述第一引线240和所述第二引线250可采用金属材料制成，或在各引线的表面镀金，以减少射频微波信号传输时的损耗。
进一步地，所述基板200作为所述封装器件结构20的载体，可采用金属基板，例如，该基板200可由铜、钼、钨、钨铜、钼铜或铜钼铜等金属材料制成。实际实施时，如图4所示，所述基板200的两端可开设有圆孔、圆弧形沟槽等，本实施例对此不做限制。
进一步地，所述墙体210用于实现所述第一引线240和所述基板200之间的电气隔离，可采用绝缘材料制成。例如，本实施例中，所述墙体210为陶瓷材料制成，其中，该陶瓷材料可以为三氧化二铝(Al2O3)、氮化铝(AlN)、氧化铍(BeO)、氮化硼(BN)或碳化硅(SiC)等，同时，所述墙体210可以为矩形、椭圆形等，本实例不做具体限制。
应理解。由所述墙体210和所述基板200形成的容置腔260用于放置芯片30等，因此，该容置腔260的大小、形状等均可根据实际情况进行灵活设计。
进一步地，如图5所示，位于所述墙体210远离所述基板200一侧的两个第一电极层220之间的距离或两个第二电极层230之间的距离可以为0.2mm-1mm。应注意，所述单个电极层在所述墙体210上的覆盖范围为所述墙体210的中心线到边缘距离，且优选的，该覆盖范围可为所述墙体210长度的1/4-1/2。其中，所述第一电极层220和所述第二电极层230可采用金属电极层。
根据实际需求，所述第一引线240通过所述第一引线段241焊接在所述第一电极层220，所述第二引线段242通所述第三引线段251焊接在所述第二电极层230，进而保证各引线之间相互独立，避免使用过程中发生短路。其中，所述第一引线段241或/和所述第三引线段251的长度可以决定所述第一引线240或所述第二引线250焊接后的稳固程度，因此，本实施例中，在满足引线焊接稳定、保证第二引线段242和第四引线段252的间距以及自身宽度符合双供电臂电路要求的前提下，缩小所述第一引线段241或/和所述第三引线段251的长度；所述第一引线段241或/和所述第三引线段251的长度可以为所述墙体210长度的1/8-1/2。应注意，在焊接过程中，焊盘面积应小于等于该第一电极层220或第二电极层230的面积。
进一步地，在所述封装器件结构20的实际应用中，可根据不同器件的不同需求，调整所述第一引线240在所述第一电极层220上的位置或/和所述第二引线250在所述第二电极层230上的位置以获得不同的引线形状或引线间距，进而为外部电路提供足够的电路设置空间，实现双供电臂的效果。
基于上述描述，本实施例给出的封装器件结构20中的第一引线240或第二引线250均可作为输入或输出端，例如，本实施例中，所述第一电极层220为输入电极层，所述第二电极层230为输出电极层，所述第一引线240为输入引线，所述第二引线250为输出引线；或者，所述第一电极层220为输出电极层，所述第二电极层230为输入电极层，所述第一引线240为输出引线，所述第二引线250为输入引线。
进一步地，在所述封装器件结构20的实际应用过程中，为了快速区分输入引线或输出引线，以避免引线连接错误等现象出现，可在所述输入引线或输出引线上添加标记，例如，本实施例中，在所述第二引线段242或所述第四引线段252的自由端设置倒角270。
进一步地，为了验证本实施例提供的封装器件结构20通过扩展引线间距能够获得更好的性能，如图7和图8所示，分别为现有技术中的谐振频率测量图和本发明提供的改变引线位置结构后的谐振频率的测量图。其中，虚线上的点1(波谷点)是谐振点，从谐振点到原点的频率宽度便是视频带宽(Video Band Width,VBW)，从中可以看出，图7的谐振点在351.04MHz处，其VBW为351.04MHZ，图8的谐振点在570.34处，其VBW为570.34MHz。
因此，从图7与图8的对比可以看出，在VBW值的测量上，本实施例提供的封装器件结构20是现有技术中没有扩展引线间距结构的1.6倍。同时，本发明通过改变引线的位置结构，可以使得外部电路形式发生变化，实现双供电臂，且双供电臂可以实现电路电感的并联形式。其中，由可知，本发明提供的封装器件结构20能够减少电感的影响，提高谐振频率，此外，电路电感的下降可以减小视频阻抗，从而进一步扩展VBW值，以改善射频系统的线性校正能力。
基于对上述封装器件结构20的描述，如图6所示，本实施例还提供一种封装器件10，该封装器件10包括芯片30、键合引线40和上述的封装器件结构20，所述芯片30设置于所述封装器件结构20中的容置腔260，所述芯片30通过所述键合引线40与所述封装器件结构20的第一引线240、第二引线250分别连接。
可选地，所述芯片30可通过焊接、粘接等方式设置于所述容置腔260中。其中，所述芯片30的材质可以是，但不限于GaN、SiO2、GaAs等，以及所述芯片30可以为多个，具体地，本实施例不做限制。
需要说明的是，当所述芯片30通过焊接的方式设置于所述容置腔260时，为了使得该芯片30与所述容置腔260之间连接的更加牢固，可在所述芯片30与所述容置腔260接触的一面镀金，从而实现更好地焊接。可选地，实际实施时，也可采用其他同等性质的材料代替金。
实际实施时，所述芯片30通过所述键合引线40与所述封装器件结构20实现电连接，因此，所述键合引线40的材料可采用，但不限于金、银、铜或其他合金材料等，且所述键合引线40的横截面直径可以为25um和50um。应注意，在实际应用过程中，所述键合引线40的形状、材质、横截面直径等均可根据实际需求进行灵活设计。
进一步地，所述封装器件结构20还包括灌封胶50，所述灌封胶50覆盖所述芯片30和所述键合引线40的至少部分面积。其中，所述灌封胶50的成型材料可以是，但不限于玻璃材料、陶瓷材料或其他聚合物材料。在通过该灌封胶50对位于所述容置腔260中的所述芯片30进行封装时，所述灌封胶50可以完全覆盖芯片30，包括芯片30的表面、侧面和部分键合引线40，也可以仅仅覆盖芯片30的上表面和部分键合引线40，以达到减缓水汽侵入芯片30内部的速度，提高可靠性的目的。优选的实施方式，可以将流体状的灌封胶50滴加在所述芯片30上方并将该芯片30完全包覆，使得水汽等无法侵入所述芯片30，以提高封装后的成品率。
综上所述，本发明提供一种封装器件结构20和封装器件10。其中，本发明通过调整封装器件结构20中的引线位置来满足不同的外部电路需求，提高该封装器件结构20的适用性，从而针对性的改善射频系统的线性校正能力。同时，本发明提供的封装器件结构20更加稳固，且制作简单，成本低，适用于大规模推广及应用。
显然，本领域的技术人员应该明白，上述的本发明实施例的功能可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的现有程序代码或算法来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明的功能实现不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种器件封装结构，其特征在于，包括：
基板；
围设于该基板上的墙体，所述墙体与所述基板形成一端开口的容置腔；
间隔设置在所述墙体远离所述基板的一侧的两个第一电极层；
与所述第一电极层相对的位置间隔设置的两个第二电极层；以及
分别与两个所述第一电极层连接的第一引线以及分别与两个所述第二电极层连接的第二引线；其中：
每个所述第一引线包括分别沿两个相交的不同方向延伸的第一引线段以及第二引线段，该第一引线段位于所述第一电极层上方并与该第一电极层接触；其中，两个所述第一引线段之间的中心间距小于或等于两个所述第二引线段之间的间距。
2.根据权利要求1所述的器件封装结构，其特征在于，每个所述第二引线包括分别沿两个相交的不同方向延伸的第三引线段以及第四引线段，该第三引线段位于所述第二电极层上方并与该第二电极层接触；其中，两个所述第三引线段之间的中心间距小于或等于两个所述第四引线段之间的间距。
3.根据权利要求2所述的器件封装结构，其特征在于，所述第二引线段垂直于所述第一引线段，使得所述第一引线段和所述第二引线段呈“T”型结构，所述第四引线段垂直于所述第三引线段，使得所述第三引线段和所述第四引线段呈“T”型结构。
4.根据权利要求2所述的器件封装结构，其特征在于，所述第二引线段垂直于所述第一引线段，使得所述第一引线段和所述第二引线段呈“L”型结构，所述第四引线段垂直于所述第三引线段，使得所述第三引线段和所述第四引线段呈“L”型结构。
5.根据权利要求2-4中任意一项所述的器件封装结构，其特征在于，两个所述第二引线段之间的间距及/或两个所述第四引线段之间的间距为5.2mm-10mm。
6.根据权利要求2-4中任意一项所述的器件封装结构，其特征在于，所述第二引线段的宽度范围为第一引线段长度的20％-90％；所述第四引线段的宽度范围为第三引线段长度的20％-90％。
7.根据权利要求1-4任意一项所述的器件封装结构，其特征在于，所述墙体为陶瓷墙体。
8.根据权利要求2-4中任意一项所述的器件封装结构，其特征在于，所述第二引线段或所述第四引线段的自由端设置有倒角。
9.根据权利要求1所述的器件封装结构，其特征在于，所述第一电极层为输入电极层，所述第二电极层为输出电极层，所述第一引线为输入引线，所述第二引线为输出引线；或者，所述第一电极层为输出电极层，所述第二电极层为输入电极层，所述第一引线为输出引线，所述第二引线为输入引线。
10.一种封装器件，其特征在于，包括芯片、键合引线和上述权利要求1-8中任一项所述的器件封装结构，所述芯片设置于所述器件封装结构中的容置腔，所述芯片通过所述键合引线与所述器件封装结构的第一引线和第二引线分别连接。
11.根据权利要求10所述的封装器件，其特征在于，所述封装器件结构还包括灌封胶，所述灌封胶覆盖所述芯片和所述键合引线的至少部分面积。
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