CN109935561A - 一种氮化镓器件及氮化镓器件的封装方法 - Google Patents

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Abstract

本发明提供一种氮化镓器件及氮化镓器件的封装方法，所述氮化镓器件包括：设计好走线的覆铜PCB板(陶瓷或铝基的覆铜PCB板)和焊接在覆铜PCB板上的硅芯片和氮化镓芯片，硅芯片和氮化镓芯片之间采用Cascode的方式连接，其中，所述硅芯片正装在覆铜PCB板上，氮化镓芯片倒装在覆铜PCB板上。氮化镓器件主要使用覆铜PCB板上的走线实现所述氮化镓芯片和所述硅芯片之间的电气连接；其中，所述硅芯片的漏极直接与覆铜PCB板内走线上的焊盘焊接；所述氮化镓芯片的源极、栅极和漏极位于朝向覆铜PCB板的面上，且所述氮化镓芯片的源极、栅极和漏极均直接与覆铜PCB板内走线上的焊盘焊接。上述氮化镓器件的制备工艺简单，散热效果好。

Description

一种氮化镓器件及氮化镓器件的封装方法
技术领域
本发明涉及半导体技术领域，特别是一种氮化镓器件及氮化镓器件的封装方法。
背景技术
GaN HEMT(高电子迁移率晶体管)被称为是第三代功率半导体器件。由于硅物理特征的局限性，GaN HEMT将逐渐取代硅器件在电力电子领域中的多数应用，进一步提高电力电子系统的效率及减小体积、降低制造成本。
在硅基晶圆上生成的硅半导体PN结为“垂直结构”，所以MOSFET晶体管的三个极“垂直结构”般地分布在晶体管半导体芯片的上下两个平面上。
在晶圆上面的氮化镓材料上生成的半导体PN结可以为“平面结构”，所以GaN HEMT的三个极分布在晶体管半导体芯片的同一个平面上。
目前，晶体管有D-Mode(耗尽型)和E-Mode(增强型)两种。D-Mode的晶体管其漏极D和源极S之间平时处于常开的低阻态，而E-Mode的晶体管其漏极D和源极S之间平时处于常闭的高阻态。电力电子的电路拓扑中，为有效控制和方便使用，通常需要开关器件处于常闭的高阻态，所以常用的都是E-Mode的晶体管。所以D-Mode的氮化镓芯片(GAN HEMT)必须通过Cascode(级联)的连接方式变成常闭的高阻态，才能方便有效地直接应用在电力电子的电路拓扑中。Cascode的连接方式如图1A所示，图1A中左侧为低压场效应管(LVMOS)的硅芯片，右侧为耗尽型的氮化镓芯片(D-Mode GAN HEMT)。
现有技术中提供一种Cascode连接方式的D-Mode器件，该D-Mode器件是采取将低压硅芯片和氮化镓芯片分别贴在不同材料的底板上，或将低压硅芯片正装在封装支架或金属底板上，将氮化镓芯片正装在封装支架或金属底板上，然后在两芯片之间，以及芯片与封装支架引脚之间用打线的方式进行Cascode连接。
结合图1B对现有技术方案的详细描述如下：
底座A1是一整块金属(金属顶层导电，底层是绝缘的)，其上附接有硅芯片A3和氮化镓芯片A2。在封装过程中，将硅芯片A3的源极(Source，S)和氮化镓芯片A2的栅极(Gate，G)连接到一起，作为氮化镓器件级联管的源极电极B3引出。由于硅芯片A3的漏极(Drain，D)在底部，而底座A1是一整块金属，需要将硅芯片A3的漏极与氮化镓A2的源极附接在一起，如图1B中的B1所示。将硅芯片A3的栅极作为氮化镓器件级联管的栅极电极引出，如图1B中的B2所示。将氮化镓芯片A2的漏极作为氮化镓器件级联管的漏极电极引出，如图1B中的B4所示。
现有技术完成封装后的氮化镓器件级联管的俯视图如图2所示。图2中封装后的氮化镓器件级联管的电极的排列顺序依次为栅极(G端)、源极(S端)和漏极(D端)。
现有技术的缺点如下：
(1)硅芯片A3底面是硅材料；而氮化镓芯片A2的底面可能是硅、碳化硅或蓝宝石晶圆基，将硅芯片和氮化镓芯片贴焊或粘贴在同一材料或不同材料的支架或底板上，其制备工艺和散热存在问题；
(2)封装上述Cascode连接的器件，其工艺复杂和成本较高；
(3)作为同样过载电流的功率器件，氮化镓芯片A2面积比硅芯片面积小很多，即A2芯片上供连线用的焊盘面积也是小很多，过载电流能力与连接点的有效焊接面积和连线线径和条数有关。所以图1B中器件在制备过程中考虑打线工艺要求，A2芯片上供连接用的焊盘面积比实际打线线接触面积要大好几倍。
(4)A3和A2的两个芯片之间只能采用打线的方式进行连接，工艺复杂，成本高，过载电流越大打线线径越粗、条数越多。
为此，提供一种能够解决上述问题的氮化镓器件成为当前亟需解决的问题。
发明内容
针对现有技术中的问题，本发明提供一种氮化镓器件及氮化镓器件的封装方法。
第一方面，本发明提供一种氮化镓器件，包括基板和Cascode级联在所述基板上的硅芯片和氮化镓芯片，所述硅芯片正装在所述基板上，所述氮化镓芯片倒装在所述基板上。即，氮化镓器件包括：基板和正装焊接在基板上的硅芯片、倒装焊接在基板上的氮化镓芯片，硅芯片和氮化镓芯片之间采用Cascode的方式连接。
可选地，所述硅芯片和所述氮化镓芯片安装在所述基板的同一面上。
可选地，氮化镓器件主要使用所述基板上的走线实现所述氮化镓芯片和所述硅芯片之间的电气连接；
例如，所述硅芯片的漏极直接与所述基板内走线上的焊盘焊接；
所述氮化镓芯片的源极、栅极和漏极位于朝向所述基板的面上，且所述氮化镓芯片的源极、栅极和漏极均直接与所述基板内走线上的焊盘焊接。
可选地，所述硅芯片的漏极的焊盘、以及所述氮化镓芯片的源极、栅极和漏极的焊盘均与各自对应的所述基板内的走线上焊盘的面积相近。
具体地，基板上的焊盘也可以比氮化镓芯片、硅芯片上的焊盘适当大一些，根据实际需要调整。
可选地，所述硅芯片的漏极和所述氮化镓芯片的源极分别与基板内一第一走线上的焊盘焊接；
及/或，
所述氮化镓芯片的栅极与基板内一第二走线的一端焊盘焊接，所述第二走线的另一端焊盘焊接一源极封装引脚，从所述硅芯片的源极引出一第一引线并使所述第一引线的末端焊接于所述第二走线的另一端焊盘；
及/或,
所述氮化镓芯片的漏极与基板内一第三走线的一端焊盘焊接，所述第三走线的另一端焊盘焊接一漏极封装引脚；
及/或
所述硅芯片的栅极引出一第二引线并以所述第二引线的末端作为栅极封装引脚。
可选地，所述基板为单层、双层或多层PCB电路板。
第二方面，本发明还提供一种氮化镓器件的封装方法，包括：
将硅芯片正装在基板上，
将氮化镓芯片倒装在所述基板上，
对所述硅芯片和所述氮化镓芯片采用Cascode的方式级联。
可选地，所述硅芯片和所述氮化镓芯片安装在所述基板的同一面上。
可选地，使用所述基板上的走线实现所述氮化镓芯片和所述硅芯片之间的电气连接；
其中，所述硅芯片的漏极直接与所述基板内走线上的焊盘焊接；
所述氮化镓芯片的源极、栅极和漏极位于朝向所述基板的面上，且所述氮化镓芯片的源极、栅极和漏极均直接与所述基板内走线上的焊盘焊接。
本发明具有的有益效果：
1)本发明的氮化镓器件，在Cascode级联时，硅芯片正装在基板上，氮化镓芯片倒装在基板上，进而主要通过基板上的走线实现氮化镓芯片和硅芯片之间的电气连接，进而氮化镓器件的制备工艺简单，散热效果好。
2)由于氮化镓芯片倒装在基板上，氮化镓芯片上供连接用的焊盘面能全部有效地焊接在基板如PCB板的走线上的焊盘上，实现过载电流的有效连接面积最大化。
3)由于氮化镓器件主要使用基板上的走线实现氮化镓芯片和硅芯片之间的电气连接，减少现有技术的Cascode封装中的大部分打线，解决了氮化镓器件在做成TO封装时空间上打线交叉的问题。同时，还可以实现除TO(Transistor Outline，晶体管外壳)封装之外的SOT(Small Outline Transistor，小外形晶体管)、QFN(Quad Flat Package，小型方块平面封装)等形式的封装。
附图说明
图1A为现有技术中Cascode级联的原理图；
图1B为现有技术中氮化镓器件的Cascode级联的示意图；
图2为现有技术Cascode级联封装后的示意图；
图3为本发明实施例1中氮化镓器件的示意图；
图4为本发明实施例1中基板内部走线的示意图；
图5为本发明实施例2中氮化镓器件封装方法的示意图。
具体实施方式
为了更好的解释本发明，以便于理解，下面结合附图，通过具体实施方式，对本发明作详细描述。
为更好的理解本发明的内容，对本发明中使用的部分词语解释如下：
正装：将芯片的正面(包含电极的面)朝上，底部直接焊接在封装支架或基板上；
倒装：将芯片上下面翻转，正面(包含电极的面)朝下，正面上的电极直接焊接在设计好连接走线的PCB板上；
GaN HEMT：氮化镓高电子迁移率晶体管；
耗尽型(D-MODE)Gan HEMT芯片，其D和S之间平时处于常开的低阻态，以下统称氮化镓芯片；
低压场效应管(LVMOS)的硅芯片，以下称为硅芯片或LVMOS芯片。
需要说明的是，本发明实施例中打线是指通过引线方式将两个电极连接的。本发明实施例中的焊盘焊接具体是指不采用打线的方式将两个焊盘电连接的，例如，可以通过焊料方式实现焊接，或粘合剂方式实现焊盘焊接。
实施例1
如图3所示，本实施例的氮化镓器件包括：基板、硅芯片和氮化镓芯片，以及包括源极封装引脚、栅极封装引脚和漏极封装引脚；其中，硅芯片正装在基板上，氮化镓芯片倒装在基板上，实现硅芯片和氮化镓芯片之间采用的Cascode级联方式。图4中示出了硅芯片正装焊接在基板上的位置A1，以及氮化镓芯片倒装焊接在基板上的位置A2。
本实施例中，氮化镓芯片的漏极D、源极S和栅极G均位于芯片的同一面。在图3和图4中，氮化镓芯片的漏极D、源极S和栅极G位于朝向基板的面上。硅芯片的漏极D位于朝向基板的面上。图3和图4中示出的是氮化镓芯片和硅芯片位于基板的同一面。
具体地，氮化镓器件中，主要使用基板上的走线实现氮化镓芯片和硅芯片之间的电气连接；例如，硅芯片的漏极直接与基板内走线上的焊盘焊接；氮化镓芯片的源极、栅极和漏极位于朝向基板的面上，且氮化镓芯片的源极、栅极和漏极均直接与基板内走线上的焊盘焊接。
图3中虚线区域是芯片上的焊盘，硅芯片和氮化镓芯片位置的实线区域分别是硅芯片和氮化镓芯片的外形示意，图4中实线区域均是基板上走线的焊盘，虚线区域表示的是芯片的位置区域。
参照图4所示，硅芯片的漏极D焊接在基板的第一走线C1一端的焊盘D1，氮化镓芯片的源极S焊接在基板内第一走线C1另一端的焊盘D2；
氮化镓芯片的栅极G焊接在基板的第二走线C2一端的焊盘D3，第二走线C2的另一端焊盘D6用于焊接上述的源极封装引脚；
氮化镓芯片的漏极D焊接在基板的第三走线C3一端的焊盘D4，第三走线C3的另一端焊盘D7用于焊接上述的漏极封装引脚。
基于上述的结构，本实施例的通过三根基板内走线(如C1、C2、C3)和两根引线(如第一引线B1、第二引线B2)实现硅芯片和氮化镓芯片之间的Cascode级联。如图3所示，硅芯片的源极S引出第二引线B2，该第二引线B2的末端焊接基板上的焊盘D6(如图4所示，即第二走线C2的一端焊盘D6)；
如图4所示，硅芯片的栅极G引出第一引线B1，该第一引线B1的末端焊接基板上的焊盘D5，该焊盘D5用于焊接上述的栅极封装引脚。
由此，在图3和图4中，D1至D7均采用的是基板上的焊盘，C1、C2、C3是基本内的走线，B1为第一引线，B2为第二引线。
本实施例中的硅芯片正装、氮化镓芯片倒装，且使得硅芯片的D极直接焊接在基板上，氮化镓芯片的三个电极直接焊接在基板上，进而使得氮化镓器件主要使用基板内走线进行连接，减少现有技术中较多采用打线方式连接的缺陷。即，上述氮化镓器件的封装结构能够有效减少现有的Cascode级联中采用较多打线的问题，进而使得工艺简单。
另外，在实际应用中，硅芯片的漏极的焊盘以及氮化镓芯片的源极、栅极和漏极的焊盘均与各自对应的基板内的走线上焊盘的面积相近，为此，本实施例的氮化镓器件的散热效果好，且能够承受更大电流，解决了现有技术中存在打线的接触面积限制过载电流的缺陷。
另外，本实施例中的基板是内部具有金属走线的基板，在基板上呈现内部走线的焊盘。在实际应用中，基板就是PCB板。该PCB板可以是单面PCB板或双面PCB板。或者，PCB板可以是单层、双层或多层的结构。优选地，基板可为设计好走线的覆铜PCB板(陶瓷或铝基的覆铜PCB板)。
实施例2
如图5所示，本实施例提供一种氮化镓器件的封装方法，该方法包括的步骤如下：
步骤M1、将硅芯片正装在基板上，
步骤M2、将氮化镓芯片倒装在基板上，
步骤M3、对硅芯片和氮化镓芯片进行Cascode级联，进而使得氮化镓器件中氮化镓芯片和硅芯片之间的主要使用基板内走线进行Cascode级联。
应说明的是，本实施例中步骤M1和步骤M2的顺序不限定，可先执行步骤M2，在执行步骤M1，根据实际需要调整。
本实施例的封装方法中硅芯片和氮化镓芯片均可安装在同一基板的同一面上。
当基板为多个时，本实施例的硅芯片和氮化镓芯片可安装在不同基板的同一面或不同面，例如硅芯片可安装在第一基板的正面，氮化镓芯片可安装在第二基板的正面等，本实施例不对其限定，根据实际需要调整。
本实施例中的氮化镓器件的封装方法中，可使用基板上的走线实现氮化镓芯片和硅芯片之间的电气连接。
对应图3和图4的氮化镓器件，硅芯片的漏极直接与基板内走线上的焊盘焊接；氮化镓芯片的源极、栅极和漏极位于朝向基板的面上，且氮化镓芯片的源极、栅极和漏极均直接与基板内走线上的焊盘焊接。
上述任意实施例中的氮化镓芯片可为耗尽型结构的芯片，氮化镓器件为增强型结构的器件。上述实施例通过特定的拓扑结构连接方式将LVMOS与D-Mode Gan HEMT变成E-Mode。上述任意实施例中在基板为PCB板时，基板内走线可以使用基板内的顶层走线或底层走线，在实际中优选基板内的顶层走线实现。
还需要说明的是，本发明中提及的示例性实施例，基于一系列的步骤或者装置描述一些方法或系统。但是，本发明不局限于上述步骤的顺序，也就是说，可以按照实施例中提及的顺序执行步骤，也可以不同于实施例中的顺序，或者若干步骤同时执行。
上述各个实施例可以相互参照，本实施例不对各个实施例进行限定。
最后应说明的是：以上所述的各实施例仅用于说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或全部技术特征进行等同替换；而这些修改或替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种氮化镓器件，包括基板和Cascode级联在所述基板上的硅芯片和氮化镓芯片，其特征在于，
所述硅芯片正装在所述基板上，所述氮化镓芯片倒装在所述基板上。
2.根据权利要求1所述的氮化镓器件，其特征在于，所述硅芯片和所述氮化镓芯片安装在所述基板的同一面上。
3.根据权利要求1所述的氮化镓器件，其特征在于，
使用所述基板上的走线实现所述氮化镓芯片和所述硅芯片之间的电气连接；
其中，所述硅芯片的漏极直接与所述基板内走线上的焊盘焊接；
所述氮化镓芯片的源极、栅极和漏极位于朝向所述基板的面上，且所述氮化镓芯片的源极、栅极和漏极均直接与所述基板内走线上的焊盘焊接。
4.根据权利要求3所述的氮化镓器件，其特征在于，
所述硅芯片的漏极的焊盘、以及所述氮化镓芯片的源极、栅极和漏极的焊盘均与各自对应的所述基板内的走线上焊盘的面积相近。
5.根据权利要求1-4任一项所述的氮化镓器件，其特征在于，所述硅芯片的漏极和所述氮化镓芯片的源极分别与基板内一第一走线上的焊盘焊接；
及/或，
所述氮化镓芯片的栅极与基板内一第二走线的一端焊盘焊接，所述第二走线的另一端焊盘焊接一源极封装引脚，从所述硅芯片的源极引出一第一引线并使所述第一引线的末端焊接于所述第二走线的另一端焊盘；
及/或，
所述氮化镓芯片的漏极与基板内一第三走线的一端焊盘焊接，所述第三走线的另一端焊盘焊接一漏极封装引脚；
及/或
所述硅芯片的栅极引出一第二引线并以所述第二引线的末端作为栅极封装引脚。
6.根据权利要求1-5任一项所述的氮化镓器件，其特征在于，所述基板为单层、双层或多层PCB电路板。
7.一种氮化镓器件的封装方法，其特征在于，包括：
将硅芯片正装在基板上，
将氮化镓芯片倒装在所述基板上，
对所述硅芯片和所述氮化镓芯片采用Cascode的方式级联。
8.根据权利要求7所述的方法，其特征在于，所述硅芯片和所述氮化镓芯片安装在所述基板的同一面上。
9.根据权利要求7或8所述的方法，其特征在于，
使用所述基板上的走线实现所述氮化镓芯片和所述硅芯片之间的电气连接；
其中，所述硅芯片的漏极直接与所述基板内走线上的焊盘焊接；
所述氮化镓芯片的源极、栅极和漏极位于朝向所述基板的面上，且所述氮化镓芯片的源极、栅极和漏极均直接与所述基板内走线上的焊盘焊接。
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