CN109994456A - 一种氮化镓器件及氮化镓封装结构 - Google Patents

一种氮化镓器件及氮化镓封装结构 Download PDF

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Abstract

本发明提供一种氮化镓器件及氮化镓封装结构，所述氮化镓器件包括：硅芯片正装在所述PCB双面基板的顶面上，氮化镓芯片倒装在所述PCB双面基板的顶面上，并借助于Cascode级联方式在所述PCB双面基板的顶面形成氮化镓器件的至少一个焊盘电极；其中，焊盘电极中的任一个，借助导通孔延伸至所述PCB双面基板的底面，在PCB双面基板的顶面上，导通孔的投影区域被焊盘电极的投影区域完全覆盖或与之交叠。上述氮化镓器件的制备工艺简单，散热效果好，同时能够实现把D－Mode的Gan HEMT通过Cascode级联转变成常关型的器件，推广方便，使用范围广。

Description

一种氮化镓器件及氮化镓封装结构
技术领域
本发明涉及半导体技术领域，特别是一种氮化镓器件及氮化镓封装 结构。
背景技术
GaN HEMT(高电子迁移率晶体管)被称为是第三代功率半导体器件。 由于硅物理特征的局限性，GaN HEMT将逐渐取代硅器件在电力电子领 域中的多数应用，进一步提高电力电子系统的效率及减小体积、降低制 造成本。
在硅基晶圆上生成的硅半导体PN结为“垂直结构”，所以MOSFET 晶体管的三个极“垂直结构”般地分布在晶体管半导体芯片的上下两个平 面上。
在晶圆上面的氮化镓材料上生成的半导体PN结可以为“平面结构”， 所以GaNHEMT的三个极分布在晶体管半导体芯片的同一个平面上。
目前，晶体管有D-Mode(耗尽型)和E-Mode(增强型)两种。D-Mode 的晶体管其漏极D和源极S之间平时处于常开的低阻态，而E-Mode的 晶体管其漏极D和源极S之间平时处于常闭的高阻态。电力电子的电路 拓扑中，为有效控制和方便使用，通常需要开关器件处于常闭的高阻态， 所以常用的都是E-Mode的晶体管。所以D-Mode的氮化镓芯片(GAN HEMT)必须通过Cascode(级联)的连接方式变成常闭的高阻态，才能 方便有效地直接应用在电力电子的电路拓扑中。Cascode的连接方式如图 1A所示，图1A中左侧为低压场效应管(LVMOS)的硅芯片，右侧为耗 尽型的氮化镓芯片(D-Mode GAN HEMT)。
现有技术中提供一种Cascode连接方式的氮化镓器件，该器件是采取 将低压硅芯片和氮化镓芯片分别贴在不同材料的底板上，或将低压硅芯 片正装在封装支架或金属底板上，将氮化镓芯片正装在封装支架或金属 底板上，然后在两芯片之间，以及芯片与封装支架引脚之间用打线的方 式进行Cascode连接。
结合图1B对现有技术方案的详细描述如下：
底座A1是一整块金属(金属顶层导电，底层是绝缘的)，其上附接 有硅芯片A3和氮化镓芯片A2。在封装过程中，将硅芯片A3的源极
(Source，S)和氮化镓芯片A2的栅极(Gate，G)连接到一起，作为氮化镓 器件级联管的源极电极B3引出。由于硅芯片A3的漏极(Drain，D)在底 部，而底座A1是一整块金属，需要将硅芯片A3的漏极与氮化镓A2的 源极附接在一起，如图1B中的B1所示。将硅芯片A3的栅极作为氮化 镓器件级联管的栅极电极引出，如图1B中的B2所示。将氮化镓芯片A2 的漏极作为氮化镓器件级联管的漏极电极引出，如图1B中的B4所示。
现有技术完成封装后的氮化镓器件级联管的俯视图如图2所示。图2 中封装后的氮化镓器件级联管的电极的排列顺序依次为栅极(G端)、 源极(S端)和漏极(D端)。
现有技术的缺点如下：
(1)硅芯片A3底面是硅材料；而氮化镓芯片A2的底面可能是硅、 碳化硅或蓝宝石晶圆基，将硅芯片和氮化镓芯片贴焊或粘贴在同一材料 或不同材料的支架或底板上，其制备工艺和散热存在问题；
(2)封装上述Cascode连接的器件，其工艺复杂和成本较高；
(3)作为同样过载电流的功率器件，氮化镓芯片A2面积比硅芯片 面积小很多，即A2芯片上供连线用的焊盘面积也是小很多，过载电流能 力与连接点的有效焊接面积和连线线径和条数有关。所以图1B中器件在 制备过程中考虑打线工艺要求，A2芯片上供连接用的焊盘面积比实际打 线线接触面积要大好几倍。
(4)A3和A2的两个芯片之间只能采用打线的方式进行连接，工艺 复杂，成本高，过载电流越大打线线径越粗、条数越多。
(5)上述图1B所示的Cascode连接的器件，由于Cascode封装打线 问题，最后图2所示的成品的氮化镓器件的三个电极管脚的排列顺序固 定为栅极(G极)，源极(S极)，漏极(D极)，除了与现有普通封装 器件电极管脚顺序不同，容易出现使用上的不兼容问题。
(6)封装上述图1B所示的Cascode连接的器件，由于底座A1是一 块顶层是金属，底层是绝缘的金属块，导热性能极低。若焊接到框架中 去，器件就不能直接通过框架进行导热，容易造成氮化镓器件的损坏。
(7)封装上述图1B所示的Cascode连接的器件，底座A1的底层是 绝缘非金属层，跟金属类框架进行焊接时，由于两种不同的材料，容易 出现不能焊接或者焊接的成本高的情况。
为此，提供一种能够解决上述问题的氮化镓器件及氮化镓封装结构 成为当前亟需解决的问题。
发明内容
针对现有技术中的问题，本发明提供一种氮化镓器件及氮化镓封装 结构。
第一方面，本发明提供一种氮化镓器件，包括：设有导通孔的PCB 双面基板、硅芯片和氮化镓芯片，
所述硅芯片正装在所述PCB双面基板的顶面上，所述氮化镓芯片倒 装在所述PCB双面基板的顶面上，并借助于Cascode级联方式在所述PCB 双面基板的顶面形成氮化镓器件的至少一个焊盘电极；
其中，所述焊盘电极中的任一个，借助导通孔延伸至所述PCB双面 基板的底面，
在所述PCB双面基板的顶面上，所述导通孔的投影区域被所述焊盘 电极的投影区域完全覆盖或与之交叠。
可选地，所述导通孔的导电金属与设置在所述底面上的焊盘电极电 连接，所述底面上的焊盘电极覆盖所述底面的整体或部分区域。
可选地，所述导通孔的导电金属通过所述底面内的走线，与底面上 的焊盘电极电气连接。
可选地，同一焊盘电极的投影区域内包括一个或一个以上的所述导 通孔。
可选地，延伸至所述底面的所述焊盘电极包括氮化镓器件的焊盘漏 极、焊盘源极或焊盘栅极。
可选地，所述硅芯片的漏极和所述氮化镓芯片的源极分别与所述 PCB双面基板顶面内一第一走线上的焊盘焊接；
及/或，
所述氮化镓芯片的栅极与所述PCB双面基板顶面内一第二走线的一 端焊盘焊接，所述第二走线的另一端焊盘焊接一所述焊盘源极，从所述 硅芯片的源极引出一第一引线并使所述第一引线的末端焊接于所述第二 走线的另一端焊盘；
及/或，
所述氮化镓芯片的漏极与PCB双面基板顶面内一第三走线的一端焊 盘焊接，所述第三走线的另一端焊盘焊接一所述焊盘漏极；
及/或
所述硅芯片的栅极引出一第二引线并以所述第二引线的末端作为所 述氮化镓器件的栅极。
可选地，所述PCB双面基板顶面的焊盘漏极通过第一导通孔与所述 底面的第四走线的一端电连接，所述第四走线的另一端焊盘用于焊接或 作为一漏极封装引脚；
及/或，
所述PCB双面基板顶面的焊盘源极通过第二导通孔与所述底面的第 五走线的一端电连接，所述第五走线的另一端焊盘用于焊接或作为一源 极封装引脚；
及/或，
所述PCB双面基板顶面的焊盘栅极通过第三导通孔与所述底面的第 六走线的一端电连接，所述第六走线的另一端焊盘用于焊接或作为一栅 极封装引脚。
可选地，所述第一走线、所述第二走线和所述第三走线为所述PCB 双面基板顶面内的覆铜走线或其他导电金属走线，所述覆铜走线/其他导 电金属走线的横截面积根据该覆铜走线内的设计电流进行选择；
或者，所述第四走线、第五走线和所述第六走线为所述PCB双面基 板底面内的覆铜走线，所述覆铜走线的横截面积根据该覆铜走线内的设 计电流进行选择。
可选地，所述PCB双面基板为覆铜的双面基板，所述PCB双面基板 的基板本体的材质可以为铝基或陶瓷基。
第二方面，本发明实施例还提供一种带有封装框架的氮化镓封装结 构，所述氮化镓封装结构包括：位于所述封装框架内的如上第一方面的 氮化镓器件；
所述氮化镓器件的一个焊盘电极位于所述PCB双面基板的底面，且 位于所述PCB双面基板底面的焊盘电极与相应的封装引脚焊接。
可选地，所述封装引脚形成在所述封装框架上，或者，所述封装引 脚穿过所述封装框架向外延伸。
可选地，所述封装引脚自所述封装框架周向的一个或多个方向向外 延伸。
第三方面，本发明实施例还提供一种氮化镓封装结构，包括：绝缘 保护层和如第一方面的氮化镓器件；
所述氮化镓器件的三个焊盘电极均位于所述PCB双面基板的底面 上；
所述绝缘保护层用于封装所述氮化镓器件中除所述PCB双面基板底 面的三个焊盘电极之外的区域；或者，所述绝缘保护层用于封装所述氮 化镓器件中除所述PCB双面基板底面之外的区域。
可选地，位于所述PCB双面基板的底面的焊盘电极作为所述氮化镓 封装结构的封装引脚。
本发明具有的有益效果：
1)本发明实施例中，在Cascode级联时，LVMOS硅芯片正装在PCB 双面基板顶面上，D-Mode氮化镓芯片倒装在PCB双面基板顶面上，进 而主要通过PCB双面基板顶面内的走线实现D-Mode氮化镓芯片和 LVMOS硅芯片之间的电气连接，进而氮化镓器件的制备工艺简单，散热 效果好。
2)由于D-Mode氮化镓芯片倒装在PCB双面基板顶面上，D-Mode 氮化镓芯片上供连接用的焊盘面能全部有效地焊接在PCB双面基板顶面 的焊盘上，实现过载电流的有效连接面积最大化。
3)对于PCB双面基板的导通孔，在同一个极性区域的焊盘下，本发 明实施例中通过设计两个以上的导通孔，利用并联分流的原理，可以实 现增强PCB双面基板上下导通的载流能力，确保氮化镓器件的大功率运 行。也就是说，导通孔的数量增加主要是增加过载电流，同时可使PCB 双面基板顶面的热量快速传导至底面。
4)由于氮化镓器件主要使用基板内走线实现D-Mode氮化镓芯片和 LVMOS硅芯片之间的电气连接，减少现有技术的Cascode封装中的大部 分打线，解决了氮化镓器件在做成TO封装时空间上打线交叉的问题。同 时，还可以实现除TO(Transistor Outline，晶体管外壳)封装之外的DFN (Dual Flat Non-leaded package双侧无引脚扁平封装)、QFN(QuadFlat Non-leaded package四侧无引脚扁平封装)等形式的封装。
5)针对TO、DFN/QFN等框架封装，由于氮化镓封装结构中PCB 双面基板的底面是一个可焊接的焊盘电极，用现有的焊接技术和材料， 就能够与各种金属框架很好地相结合；进一步地，还可以方便地调整封 装结构中封装引脚的排列顺序。
此外，针对TO，DFN/QFN等框架封装，由于氮化镓封装结构中的 PCB双面基板的底面是一个可焊接的焊盘电极，可以与框架充分接触， 除了能够让框架的其中一个或多个管脚作为一个电极来达到载流能力的 最优化，还可以有效地释放氮化镓器件内部的产生的热量，保证器件的 性能和寿命。
6)针对TO封装，通过导通孔将PCB双面基板(COB半成品)的D 极或者S极延伸到双面PCB基板的底面，再与框架进行焊接和封装，可 方便在推挽、半桥等拓朴电路中使用。例如，底面为D极的TO封装结 构与底面为S极的TO封装结构连接作为半桥电路时，减少了使用有图2 中TO封装结构组成半桥电路中的D极和S极之间的连接电路、绝缘材 料。此外本发明实施例中半桥电路直接和金属散热片接触，使得散热效 果非常好，保证了氮化镓器件的使用性能和使用寿命，降低了成本。
7)针对上述第三方面采用绝缘保护层的封装方式，使得氮化镓器件 的三个焊盘电极分别通过各自导通孔延伸到PCB双面基板的底面，直接 形成封装结构的引脚，有效减少封装结构的体积。例如，采用绝缘保护 层的封装结构的平面尺寸与COB半成品平面尺寸基本一致，大大减少贴 装占有面积，实现封装器件的大小尺寸最优化。
8)针对上述第三方面采用绝缘保护层的封装方式，由于底部是贴装 方式，封装器件的焊盘与焊接的位置能够充分接触，具有优异的热性能， 加大散热效果。
9)针对上述第三方面采用绝缘保护层的封装方式，不同于传统的 SOIC与TSOP封装那样具有鸥翼状封装引脚，内部焊盘就是封装引脚， 导电路径短(几乎为零)，自感系数以及封装体内布线电阻很低，所以 它能提供卓越的电性能。
附图说明
图1A为现有技术中Cascode级联的原理图；
图1B为现有技术中氮化镓器件的Cascode级联的示意图；
图2为现有技术Cascode级联封装后的示意图；
图3为本发明实施例1中氮化镓器件的示意图；
图4为本发明实施例1中基板内部走线的示意图；
图5为本发明实施例2中氮化镓器件的示意图；
图6为本发明实施例2中基板底面的示意图；
图7为本发明实施例2中氮化镓器件的剖视示意图；
图8为本发明实施例2中氮化镓器件的示意图；
图9为本发明实施例2中氮化镓器件的示意图；
图10为本发明实施例2中基板底面的示意图；
图11为本发明实施例2中氮化镓器件的剖视示意图；
图12和图13分别为本发明实施例3中TO封装成品的示意图；
图14和图15分别为本发明实施例3中DFN/QFN封装成品的示意图；
图16为实施例4中使用的氮化镓器件的示意图；
图17为实施例4中使用的氮化镓器件的局部放大示意图；
图18为实施例4中使用的氮化镓器件的剖视图；
图19为实施例4中氮化镓封装结构的示意图；
图20为图12和图13中TO封装成品的电路组合示意图。
具体实施方式
为了更好的解释本发明，以便于理解，下面结合附图，通过具体实 施方式，对本发明作详细描述。
为更好的理解本发明的内容，对本发明中使用的部分词语解释如下：
正装：将芯片的正面(包含电极的面)朝上，底部直接焊接在封装 支架或基板上；
倒装：将芯片上下面翻转，正面(包含电极的面)朝下，正面上的 电极直接焊接在设计好连接走线的PCB板上；
GaN HEMT：氮化镓高电子迁移率晶体管；
耗尽型(D-MODE)Gan HEMT芯片，其D和S之间平时处于常开 的低阻态，以下统称氮化镓芯片；
低压场效应管(LVMOS)的硅芯片，以下称为硅芯片或LVMOS芯 片。
需要说明的是，本发明实施例中打线是指通过引线方式将两个电极 连接的。本发明实施例中的焊盘焊接具体是指不采用打线的方式将两个 焊盘电连接的，例如，可以通过焊料方式实现焊接。
实施例1
如图3所示，本实施例的氮化镓器件包括：PCB双面基板、LVMOS 类型的硅芯片10a和D-Mode类型的氮化镓芯片10b；其中，硅芯片正装 在PCB双面基板10的顶面19上，氮化镓芯片倒装在PCB双面基板10 的顶面19上，实现硅芯片和氮化镓芯片之间采用的Cascode级联方式。 图4中示出了硅芯片正装焊接在基板上的位置A1，以及氮化镓芯片倒装 焊接在基板上的位置A2。本实施例中硅芯片和氮化镓芯片借助于Cascode 级联方式在所述PCB双面基板的顶面19形成氮化镓器件的至少一个焊盘 电极，如图3中所示的下方的焊盘G端、D端、S端，即为对应氮化镓 器件的焊盘栅极11、焊盘漏极13、焊盘源极12。
本实施例中，氮化镓芯片的漏极D、源极S和栅极G均位于芯片的 同一面。在图3和图4中，氮化镓芯片的漏极D、源极S和栅极G位于 朝向PCB双面基板的顶面上。硅芯片的漏极D位于朝向PCB双面基板 的顶面上。图3和图4中示出的是氮化镓芯片和硅芯片位于PCB双面基 板的同一面。
具体地，氮化镓器件中，主要使用基板顶面上的走线实现氮化镓芯 片和硅芯片之间的电气连接；例如，硅芯片的漏极直接与PCB双面基板 顶面上走线的焊盘焊接；氮化镓芯片的源极、栅极和漏极位于朝向PCB 双面基板的顶面上，且氮化镓芯片的源极、栅极和漏极均直接与基板顶 面的走线的焊盘焊接。
图3中虚线区域是芯片上的焊盘，硅芯片和氮化镓芯片位置的实线 区域分别是硅芯片和氮化镓芯片的外形示意，图4中实线区域均是PCB 双面基板上走线的焊盘，虚线区域表示的是芯片的位置区域。
参照图4所示，硅芯片的漏极D焊接在PCB双面基板顶面的第一走 线C1一端的焊盘D1，氮化镓芯片的源极S焊接在PCB双面基板顶面的 第一走线C1另一端的焊盘D2；
氮化镓芯片的栅极G焊接在PCB双面基板顶面的第二走线C2一端 的焊盘D3，第二走线C2的另一端焊盘D6用于焊接上述的焊盘源极；
氮化镓芯片的漏极D焊接在PCB双面基板顶面的第三走线C3一端 的焊盘D4，第三走线C3的另一端焊盘D7用于焊接上述的焊盘漏极。
基于上述的结构，本实施例的通过三根PCB双面基板顶面内走线(如 C1、C2、C3)和两根引线(如第一引线B1、第二引线B2)实现硅芯片 和氮化镓芯片之间的Cascode级联。如图3所示，硅芯片的源极S引出第 二引线B2，该第二引线B2的末端焊接PCB双面基板顶面的焊盘D6(如 图4所示，即第二走线C2的一端焊盘D6)；
如图4所示，硅芯片的栅极G引出第一引线B1，该第一引线B1的 末端焊接PCB双面基板顶面的焊盘D5，该焊盘D5用于焊接上述的焊盘 栅极。
由此，在图3和图4中，D1至D7均采用的是PCB双面基板顶面的 焊盘，C1、C2、C3是PCB双面基板顶面内的走线，B1为第一引线，B2 为第二引线。
本实施例中的硅芯片正装、氮化镓芯片倒装，且使得硅芯片的D极 直接焊接在PCB双面基板上，氮化镓芯片的三个电极直接焊接在PCB双 面基板上，进而使得氮化镓器件主要使用PCB双面基板内走线进行连接， 减少现有技术中较多采用打线方式连接的缺陷。即，上述氮化镓器件的 封装结构能够有效减少现有的Cascode级联中采用较多打线的问题，进而 使得工艺简单。
另外，在实际应用中，硅芯片的漏极的焊盘以及氮化镓芯片的源极、 栅极和漏极的焊盘均与各自对应的基板内的走线上焊盘的面积相近，为 此，本实施例的氮化镓器件的散热效果好，且能够承受更大电流，解决 了现有技术中存在打线的接触面积限制过载电流的缺陷。
另外，本实施例中的PCB双面基板是内部具有金属走线的基板，在 基板顶面上呈现内部走线的焊盘。在实际应用中，PCB双面基板可以是 顶面19和底面20均为覆铜面的双面基板，如下的图7和图11所示，PCB 双面基板的基板本体18的材质可以为铝基或陶瓷基等等。在图7和图11 中顶面19可为在覆铜面上形成的图案，如包括覆铜走线(如上的第一走线C1、第二走线C2、第三走线C3)，覆铜焊盘(如焊盘电极11、焊盘 电极12和焊盘电极13)等。应说明的是，图7和图11仅为示意性附图， 不对PCB双面基板进行限定，PCB双面基板的顶面19和底面20之间可 以是多层结构，也可以是单层的基板本体，本实施例不对其限定，根据实际需求调整。上述PCB双面基板的顶面19和底面20还可为其他金属。
实施例2
基于上述实施例1的描述，本实施例2中与上述实施例1不同的是， 本实施例的PCB双面基板上设计有导通孔，上述实施例1中氮化镓器件 的焊盘电极中的任一个，借助导通孔延伸至所述PCB双面基板的底面20。
特别地，在PCB双面基板的顶面19上，所述导通孔的投影区域被所 述焊盘电极的投影区域完全覆盖或与之交叠。
可理解的是，延伸至所述底面20的所述焊盘电极包括上述实施例1 中氮化镓器件的焊盘漏极、焊盘源极和/或焊盘栅极。
如图5所示，焊盘漏极13通过第一导通孔14延伸至PCB双面基板 的底面，在图5中基板底面均是焊盘漏极13’(如图6所示)，此时，基 板顶面19的第一导通孔14是完全被焊盘漏极13覆盖，如图7所示。即 通过第一导通孔14，把流过焊盘漏极13的电流引到PCB双面基板的底 面20(底面20可为全部的覆铜面)，然后双面基板的底面20就作为氮 化镓器件的焊盘漏极13’。
另外，如图8所示，当焊盘漏极13通过多个第一导通孔14延伸至 PCB双面基板的底面20时，基板顶面19的多个第一导通孔14也是完全 被焊盘漏极13覆盖。本实施例中多个第一导通孔14可为并联结构，可 以提高电流通过能力，降低热阻，增强散热效果。也就是说，通过多个 导通孔将PCB双面基板的顶面的焊盘电极延伸得到底面，可增大电流， 且有效增强散热效果。
在实际应用中，还可能存在上述第一导通孔14的部分被焊盘漏极13 覆盖(图中未示出)，上述部分被覆盖的第一导通孔也是用于实现将焊 盘漏极14与PCB双面基板的底面电气连接。
本实施例中，第一导通孔14内壁的导电金属层与设置在底面上的焊 盘电极13’电连接。在图6中，当焊盘漏极13通过第一导通孔14延伸至 PCB双面基板的底面时，底面上的焊盘漏极13’为覆盖底面的整个区域的 焊盘电极，由此，在封装成COB半成品之后，可很好的提高散热能力。 上述导通孔的设计，不仅提高了器件的整体散热效果，同时还使得后续封装工艺简化，扩大了器件的使用范围。
当然，在实际应用中，基板底面上的焊盘电极还可部分覆盖底面的 部分区域，根据实际需要调整，本实施例不对其限定。
进一步地，上述实施例1中氮化镓器件的焊盘源极S也可以通过导 通孔延伸至PCB双面基板的底面。如图9所示，焊盘源极12通过第二导 通孔15延伸至PCB双面基板的底面，如图10所示，PCB双面基板的底 面上的焊盘源极12’为覆盖底面的整个区域的焊盘电极。
如图11所示，基板顶面19的第二导通孔15是完全被焊盘源极12 覆盖。需要说明的是，图7和图11仅仅是示意性示出导通孔的结构，本 实施例的导通孔可以是中空的孔结构，如图7(a)和图11(a)所示，也 可以是填充有金属的结构，如图7(b)和图11(b)所示。
也就是说，上述导通孔的导电金属(如导通孔内壁的导电金属，或 者导通孔中填充的导电金属等)可通过底面内的走线，与底面上的焊盘 电极电气连接，此时，基板底面的焊盘电极可为部分覆盖底面的区域。 即，底面的履铜面可以根据不同的封装有不同的走线和引脚盘的设计。 也就是说，基板底面的焊盘电极可为一个或多个，可根据实际需要调整底面的覆盖区域，本实施例不对其限定，根据需要调整。
举例来说，PCB双面基板顶面的焊盘漏极13通过第一导通孔14与 底面的第四走线(图中未示出)的一端电连接，第四走线的另一端焊盘 可作为一漏极封装引脚，或者，第四走线的另一端焊盘在封装时用于焊 接漏极封装引脚；
PCB双面基板顶面的焊盘源极12通过第二导通孔15与底面的第五 走线(图中未示出)的一端电连接，第五走线的另一端焊盘可作为一源 极封装引脚，或者，第五走线的另一端焊盘在封装时用于焊接源极封装 引脚；
PCB双面基板顶面的焊盘栅极11通过第三导通孔16(如图16所示) 与底面的第六走线(图中未示出)的一端电连接，所述第六走线的另一 端焊盘可作为一栅极封装引脚，或者第六走线的另一端焊盘在封装时用 于焊接栅极封装引脚。
需要说明的是，实施例1中的第一走线、第二走线和第三走线为所 述PCB双面基板顶面内的覆铜走线，所述覆铜走线的横截面积根据该覆 铜走线内的设计电流进行选择；实施例2中的第四走线、第五走线和所 述第六走线均可为PCB双面基板底面内的覆铜走线，所述覆铜走线的横 截面积根据该覆铜走线内的设计电流进行选择，即可通过改变PCB各连接部分覆铜的厚度和面积，来满足通过不同电流大小的要求，实现最优 的性价比以及器件面积最小化。
本实施例中通过导通孔方式将可以灵活方便地把有芯片一面的焊盘 电极转连接至无贴芯片的PCB板另一面，按需设计的履铜走线，为其它 封装的形式提供各种可塑性。即这样的贴好芯片的COB板后续可以用作 TO、QFN等各种形式的封装。例如，还可以做成一种新型封装的平面器 件，在无芯片的PCB双面基板底面上直接设计成器件的平面式无脚焊盘， 通过导通孔把对应的G，D和S引至底面对应的平面式无引脚焊盘上， 只在有芯片的顶面做塑封，实现工艺简单、低成本、器件面积最小。
相对于单面PCB，本实施例中使用双面PCB比较方便地定义G、S、 D的引脚顺序。由于打线不能有交叉，所以使用单面板设计的话，引脚 的顺序是固定的，比如TO封装的一般就是G、S、D，即固定引脚顺序 的TO封装器件不方便应用在推挽、半桥等电路结构中；
相对于现有技术中的图1B所示的氮化镓器件，使用双面PCB，因双 面PCB上可供印制走线的面积更多，因此可通过改变PCB印制线的面积 大小，来满足不同规格参数的器件对电流大小的要求。而图1B中需要使 用更多的打线进行连接，满足不同规格参数的器件对电流大小的要求时， 需要增加或减少打线的数量来实现，成本较高，不良率也比较高。
实施例3
基于上述实施例2的描述，本实施例提供还一种带有封装框架的氮 化镓封装结构，本实施例中氮化镓封装结构包括：位于所述封装框架内 的如实施例2中所述的氮化镓器件；在实施例2中的氮化镓器件的一个 焊盘电极位于所述PCB双面基板的底面(如图6和图10所示)，且位于 所述PCB双面基板底面的焊盘电极与相应的封装引脚焊接。上述图6和图10所示的氮化镓器件均属于COB半成品。
如图12和图13所示，TO封装的示意图，其中，图12和图13中示 出了一种TO封装框架21a、21b，将实施例2描述的氮化镓器件和TO封 装框架组合，获得最后的TO封装成品即TO封装结构22a、22b。如图 12中，漏极封装引脚D可直接焊接在图6中所示的PCB双面基板的底面 20。图13中，源极封装引脚S可直接焊接在图10中所示的PCB双面基 板的底面20。即封装引脚穿过所述封装框架向外延伸。
本实施例中，在TO封装时，图6的氮化镓器件底面的焊盘电极为D 极，图10的氮化镓器件底面的焊盘电极为S极，将图12的TO封装结构 22a和图13的TO封装结构22b组合，可方便在在推挽、半桥等拓朴电 路中使用。
如图20所示，将图12的TO封装结构22a和图13所示的TO封装 结构22b组合，应用在半桥或全桥电路中，优点如下：
1)图12的TO封装结构22a的D极和图13的TO封装结构22b的 S极直接连接，减少了现有技术中使用图2所示的两个封装结构组合时D 极和S极之间的连接电路；
2)由于图12的TO封装结构22a的背面是D极，图13的TO封装 结构22b的背面是S极，进而可直接将两个TO封装结构的背部固定在金 属散热片上，散热效果增强，同时还可减少现有技术中使用图2所示的 两个封装结构组合与金属散热片之间设置类似云母片的绝缘材料的工 艺；
3)图20所示的电路应用在MOSFET等大功率产品中，由于散热效 果好，有效保证电路内部的氮化镓器件的使用性能和使用寿命。
4)图6和图10所示的各自的COB半成品可直接焊贴在TO支架上， 简化To支架的生产工艺，即可灵活生产D极或S极的对称性的三极管对。
本实施例中对上述实施例2中描述的器件的封装不限定是TO封装， 还可以是当前各种形式的封装，如图14和图15所示的DFN/QFN封装等， 本实施例仅为举例说明上述实施例2中描述的器件的封装。
如图14和图15所示，DFN/QFN封装框架的示意图，其中，图14 和图15中示出了一种DFN/QFN封装框架23a、23b，将实施例2描述的 氮化镓器件和DFN/QFN封装框架23a组合，获得最后的DFN/QFN封装 成品24a。如图14所示，漏极封装引脚D可直接焊接在图6中所示的PCB 双面基板的底面20。图15中，将实施例2描述的氮化镓器件和DFN/QFN 封装框架23b组合，获得最后的DFN/QFN封装成品24b，即源极封装引 脚S可直接焊接在图10中所示的PCB双面基板的底面20。
图14中的漏极封装引脚D与DFN/QFN封装框架23a为一体结构， 即漏极封装引脚形成在DFN/QFN封装框架23a上，漏极封装引脚自 DFN/QFN封装框架23a周向的多个方向向外延伸。图15中的源极封装引 脚S形成在DFN/QFN封装框架23b上，源极封装引脚自DFN/QFN封装 框架23b周向的多个方向向外延伸。
实施例4
基于上述实施例2的描述，在实施例2中氮化镓器件的三个焊盘电 极均可通过各自的导通孔延伸至PCB双面基板的底面，并通过PCB底面 的走线连接各自对应的焊盘电极，如图16至图18所示，顶面19的焊盘 漏极13通过第一导通孔14延伸至PCB双面基板的底面20，并在PCB 双面基板的底面形成焊盘漏极13’，顶面19的焊盘源极12通过第二导通 孔15延伸至PCB双面基板的底面20，并在PCB双面基板的底面形成焊 盘源极12’，顶面19的焊盘栅极11通过第三导通孔16延伸至PCB双面 基板的底面20，并在PCB双面基板的底面形成焊盘栅极11’。如图17所 示，底面20中每一导通孔可以通过底面20的走线连接各自的焊盘电极， 或者，在其他实施例中，底面20中每一导通孔可以直接连接到底面的焊 盘电极，无需通过底面的走线，本实施例仅为举例说明，不对其限定， 根据实际需要调整。
基于PCB双面基板的底面的三个焊盘电极，如焊盘漏极13’、焊盘 源极12’、焊盘栅极11’，本实施例提供一种绝缘保护层，绝缘保护层17 用于封装所述氮化镓器件中除所述PCB双面基板底面的三个焊盘电极之 外的区域；或者，所述绝缘保护层用于封装所述氮化镓器件中除所述PCB 双面基板底面之外的区域，如图19所示。此时，图18中位于基板底面的焊盘电极作为所述氮化镓封装结构的封装引脚。即，实现PCB双面基 板底面的3个焊盘电极在没有任何继续加工的情况下，就作为整个氮化 镓器件的3个封装引脚。
举例来说，上述的绝缘保护层17可为绝缘胶，即图5中的PCB双 面基板顶面的硅芯片10a、氮化镓芯片10b以及引线等均被绝缘胶保护。
进一步地，举例来说，在一种平面封装(即一种类似DFN/QFN外观 的扁平无引脚的平面封装)时，利用导通孔把COB半成品板正面上的G、 D和S焊盘电极延伸到PCB板底面上的设计好的相应G、D和S引脚焊 盘上，简单地实现无引挿脚式的平面封装(即一种类似DFN/QFN外观的 扁平无引脚的平面封装)，封装完成器件的平面积尺寸与COB半成品平 面积尺寸一致，实现器件面积最优化。
上述任意实施例中的氮化镓芯片可为耗尽型结构的芯片，氮化镓器 件为增强型结构的器件。上述实施例通过特定Cascode连接方式将 LVMOS与D-Mode Gan HEMT组装成增强形器件。上述任意实施例中在 基板为PCB板时，基板内走线可以使用基板内的顶面走线或底面走线， 在实际中优选基板内的顶面走线实现。
需要说明的是，上述任意实施例中，不限定PCB双面基板的材质， 可使用市面上通用材质的PCB板时，由于导热性比较差，不利于将装在 顶层芯片的热量导出去，此时可通过导通孔，将顶面和底面联通，底面 设计成整块或部分区域的焊盘电极，将顶层的热量尽可能通过导通孔连 到底层，通过底面的焊盘电极帮助散热。即可用较便宜的PCB满足封装 使用的要求，达成高的性价比。
上述各个实施例可以相互参照，本实施例不对各个实施例进行限定。
最后应说明的是：以上所述的各实施例仅用于说明本发明的技术方 案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明， 本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技 术方案进行修改，或者对其中部分或全部技术特征进行等同替换；而这 些修改或替换，并不使相应技术方案的本质脱离本发明各实施例技术方 案的范围。

Claims (12)

1.一种氮化镓器件，包括：设有导通孔的PCB双面基板、硅芯片和氮化镓芯片，其特征在于，
所述硅芯片正装在所述PCB双面基板的顶面上，所述氮化镓芯片倒装在所述PCB双面基板的顶面上，并借助于Cascode级联方式在所述PCB双面基板的顶面形成氮化镓器件的至少一个焊盘电极；
其中，所述焊盘电极中的任一个，借助导通孔延伸至所述PCB双面基板的底面，
在所述PCB双面基板的顶面上，所述导通孔的投影区域被所述焊盘电极的投影区域完全覆盖或与之交叠。
2.根据权利要求1所述的氮化镓器件，其特征在于，
所述导通孔的导电金属与设置在所述底面上的焊盘电极电连接，所述底面上的焊盘电极覆盖所述底面的整体或部分区域。
3.根据权利要求1所述的氮化镓器件，其特征在于，所述导通孔的导电金属通过所述底面内的走线，与底面上的焊盘电极电气连接。
4.根据权利要求1所述的氮化镓器件，其特征在于，
同一焊盘电极的投影区域内包括一个或一个以上的所述导通孔。
5.根据权利要求1-3任一项所述的氮化镓器件，其特征在于，
延伸至所述底面的所述焊盘电极包括氮化镓器件的焊盘漏极、焊盘源极或焊盘栅极。
6.根据权利要求5所述的氮化镓器件，其特征在于，所述硅芯片的漏极和所述氮化镓芯片的源极分别与所述PCB双面基板顶面内一第一走线上的焊盘焊接；
及/或，
所述氮化镓芯片的栅极与所述PCB双面基板顶面内一第二走线的一端焊盘焊接，所述第二走线的另一端焊盘焊接一所述焊盘源极，从所述硅芯片的源极引出一第一引线并使所述第一引线的末端焊接于所述第二走线的另一端焊盘；
及/或，
所述氮化镓芯片的漏极与PCB双面基板顶面内一第三走线的一端焊盘焊接，所述第三走线的另一端焊盘焊接一所述焊盘漏极；
及/或
所述硅芯片的栅极引出一第二引线并以所述第二引线的末端作为所述氮化镓器件的栅极。
7.根据权利要求5所述的氮化镓器件，其特征在于，
所述PCB双面基板顶面的焊盘漏极通过第一导通孔与所述底面的第四走线的一端电连接，所述第四走线的另一端焊盘用于焊接或作为一漏极封装引脚；
及/或，
所述PCB双面基板顶面的焊盘源极通过第二导通孔与所述底面的第五走线的一端电连接，所述第五走线的另一端焊盘用于焊接或作为一源极封装引脚；
及/或，
所述PCB双面基板顶面的焊盘栅极通过第三导通孔与所述底面的第六走线的一端电连接，所述第六走线的另一端焊盘用于焊接或作为一栅极封装引脚。
8.根据权利要求6或7所述的氮化镓器件，其特征在于，所述第一走线、所述第二走线和所述第三走线为所述PCB双面基板顶面内的覆铜走线，所述覆铜走线的横截面积根据该覆铜走线内的设计电流进行选择；
或者，所述第四走线、第五走线和所述第六走线为所述PCB双面基板底面内的覆铜走线，所述覆铜走线的横截面积根据该覆铜走线内的设计电流进行选择。
9.一种带有封装框架的氮化镓封装结构，其特征在于，所述氮化镓封装结构包括：位于所述封装框架内的如权利要求1-8任一项所述的氮化镓器件；
所述氮化镓器件的一个焊盘电极位于所述PCB双面基板的底面，且位于所述PCB双面基板底面的焊盘电极与相应的封装引脚焊接。
10.根据权利要求9所述的氮化镓封装结构，其特征在于，
所述封装引脚形成在所述封装框架上，或者，所述封装引脚穿过所述封装框架向外延伸。
11.一种氮化镓封装结构，其特征在于，包括：绝缘保护层和如权利要求1-8任一项所述的氮化镓器件；
所述氮化镓器件的三个焊盘电极均位于所述PCB双面基板的底面上；
所述绝缘保护层用于封装所述氮化镓器件中除所述PCB双面基板底面的三个焊盘电极之外的区域；或者，所述绝缘保护层用于封装所述氮化镓器件中除所述PCB双面基板底面之外的区域。
12.根据权利要求11所述的氮化镓封装结构，其特征在于，
位于所述PCB双面基板的底面的焊盘电极作为所述氮化镓封装结构的封装引脚。
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