JPWO2018056213A1 - 電力用半導体モジュール及び電力用半導体装置 - Google Patents

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Abstract

半導体スイッチング素子（１６Ａ，１６Ｂ）のゲートは、ゲート制御配線パターン（９）に接続される。ゲート制御配線パターン（９）には、さらに、ゲート制御端子（５）と、筐体（２）の外部においてフィルタ形成用素子を接続するためのフィルタ用端子（２３）とが接続される。フィルタ用端子（２３）及びゲート制御端子（５）は、ゲート制御配線パターン（９）において、ゲート制御端子（５）とフィルタ用端子（２３）とを電気的に接続する区間が、半導体スイッチング素子（１６Ａ，１６Ｂ）のゲートを電気的に接続する区間の少なくとも一部と重なるように、ゲート制御配線パターン（９）に接続される。

Description

この発明は、電力用半導体モジュール及び電力用半導体装置に関し、特に、並列動作する複数の半導体素子を備える電力用半導体モジュール、及び並列動作する複数の電力用半導体モジュールを備える電力用半導体装置に関する。
インバータやコンバータ等の電力変換装置に用いられる絶縁型の電力用半導体モジュールにおいては、一般的に、放熱板となる金属板上に設けられる絶縁層上に配線パターンが形成され、配線パターン上にトランジスタやダイオード等の電力用半導体素子が設けられる。そして、電力用半導体素子は、ワイヤボンド等によって外部端子等と接続され、樹脂等によって封止されている。
大電流でスイッチング動作する電力用半導体モジュールを実現するために、モジュール内に複数の半導体素子を搭載して並列動作させることが行なわれている。しかしながら、並列動作させる複数の半導体素子が互いに同等の特性を有する場合であっても、モジュール内の配線のばらつきにより、複数の半導体素子を並列動作させたときにスイッチング特性にばらつきが生じ得る。また、並列動作させる複数の半導体素子の数が増加すると、素子配置面積の増加や配線の複雑化等により、並列動作させる複数の半導体素子間の寄生インダクタンスが増加する。
このような、並列動作させる複数の半導体素子の動作ばらつきと、素子間の寄生インダクタンスの増加とに起因して、半導体素子の寄生容量と素子間の寄生インダクタンスとによる、所謂「ゲート発振」と呼ばれる発振が発生する可能性がある。ゲート発振は、半導体素子の劣化や破壊等の原因となる他、モジュール外部への放射ノイズや外部回路への伝導ノイズ等の原因ともなり得る。
ゲート発振の抑制については、特許文献１に記載のように、半導体素子のゲート配線に抵抗を直列に接続することによってゲート発振を抑制することが知られている（特許文献１参照）。また、特許文献２には、並列接続された複数の半導体素子のエミッタ配線に並列に抵抗を接続することによってゲート発振を抑制することが開示されている（特許文献２参照）。
一方、ゲート発振の要因となるスイッチング特性のばらつきを低減させる方策としては、特許文献３に、並列接続された複数の半導体素子のエミッタ配線のインダクタンス及び抵抗を調整して素子間の電流アンバランスを低減することが開示されている（特許文献３参照）。また、特許文献４〜６には、ゲート配線とエミッタ配線とを磁気結合させたり、ゲート配線とエミッタ配線とをフェライトコアに通したりすることによって、素子間の電流アンバランスの低減、及びノイズ対策や発振対策を行なうことが開示されている（特許文献４〜６参照）。
特開２００５−１２９８２６号公報 特開２００２−１４１４６５号公報 特開２０００−２０９８４６号公報 特開２００４−９６８２９号公報 特開平５−１５１４６号公報 特開平６−３１１７６２号公報
電力用半導体モジュールは、一般的に樹脂等の封止材によって封止されており、モジュール内が封止材によって封止されている場合には、ゲート発振の抑制や素子間の電流アンバランス低減のためにモジュール内に設けられる抵抗等（特許文献１〜３等）を調整（たとえば交換）することは難しい。また、ゲート発振の抑制のためにゲート抵抗を設ける（特許文献１）ことは、スイッチング速度の低下を招く可能性がある。
また、特許文献４〜６は、モジュール内でコモンモードリアクトルやフェライトコア等のフィルタを配線に設けることによって発振対策を行なうものであるが、モジュール内部に上記のようなフィルタを設けることは、実装の難しさや高温時のフィルタ性能低下等の問題が生じる。また、特許文献４〜６に記載の技術についても、特許文献１〜３に記載の技術と同様の上記問題が生じ得る。
さらに、製品化された電力用半導体モジュールは、ユーザ側で外部配線に接続されるため、外部配線の引き回し方によっては、外部配線からの電磁誘導を受けてモジュール内部の電気特性が変化することがある。この場合、モジュール単体でゲート発振対策を講じていても、モジュール内部でゲート発振が発生する可能性があり、このようなモジュール外部に起因するゲート発振に対しても柔軟に対応可能であることが好ましい。
この発明は、かかる問題を解決するためになされたものであり、その目的は、並列動作する複数の半導体素子を備える電力用半導体モジュールにおいて、ゲート発振を低減するための回路をモジュール外部で構成し調整可能とすることである。
また、この発明の別の目的は、並列動作する複数の半導体素子を含む電力用半導体モジュールをさらに複数備えて並列動作させる電力用半導体装置において、ゲート発振を低減するための回路をモジュール外部で構成し調整可能とすることである。
この発明に従う電力用半導体モジュールは、並列動作する複数の半導体素子と、複数の半導体素子を格納する筐体と、第１及び第２の外部端子とを備える。第１及び第２の外部端子は、複数の半導体素子の互いに対応する端子が接続される配線に接続され、筐体の外部に設けられるフィルタ形成用素子を上記配線に電気的に接続するための端子である。そして、この第１及び第２の外部端子は、上記配線において第１の外部端子と第２の外部端子とを電気的に接続する区間が、複数の半導体素子の並列動作時における上記配線上の通電領域の少なくとも一部を含むように、上記配線に接続される。
また、この発明に従う電力用半導体装置は、並列動作する第１及び第２の電力用半導体モジュールと、フィルタ形成用素子とを備える。第１及び第２の電力用半導体モジュールの各々は、並列動作する複数の半導体素子と、複数の半導体素子を格納する筐体と、第１及び第２の外部端子とを含む。第１及び第２の外部端子は、複数の半導体素子の互いに対応する端子が接続される配線に接続される。そして、第１及び第２の外部端子は、上記配線において第１の外部端子と第２の外部端子とを電気的に接続する区間が、複数の半導体素子の並列動作時における上記配線上の通電領域の少なくとも一部を含むように、上記配線に接続される。フィルタ形成用素子は、筐体の外部に設けられ、第１の電力用半導体モジュールの第１の外部端子と、第２の電力用半導体モジュールの第１の外部端子との間に電気的に接続される。
この発明に従う電力用半導体モジュールにおいては、第１及び第２の外部端子は、並列動作する複数の半導体素子の互いに対応する端子が接続される配線において、第１の外部端子と第２の外部端子とを電気的に接続する区間が、複数の半導体素子の並列動作時における上記配線上の通電領域の少なくとも一部を含むように、上記配線に接続される。これにより、筐体の外部において第１及び第２の外部端子間にフィルタ形成用素子を接続することによって、ゲート発振を低減するためのフィルタを形成することができる。
したがって、この電力用半導体モジュールによれば、ゲート発振を低減するためのフィルタをモジュール外部で構成し調整可能とすることができる。また、この電力用半導体モジュールによれば、上記のフィルタを構成することにより、ゲート抵抗を極小又は不要とすることができるので、ゲート抵抗によるスイッチング速度の低下を抑制することができる。また、ゲート抵抗と組合わせることで更なる効果を得ることができる。
また、この発明に従う電力用半導体装置においては、各電力用半導体モジュールの第１及び第２の外部端子は、並列動作する複数の半導体素子の互いに対応する端子が接続される配線において、第１の外部端子と第２の外部端子とを電気的に接続する区間が、複数の半導体素子の並列動作時における上記配線上の通電領域の少なくとも一部を含むように、上記配線に接続される。そして、第１の電力用半導体モジュールの第１の外部端子と、第２の電力用半導体モジュールの第１の外部端子との間に、筐体の外部においてフィルタ形成用素子が接続される。これにより、モジュール間で発生する発振を抑制するとともに各モジュール内のゲート発振を低減するためのフィルタを形成することができる。
したがって、この電力用半導体装置によれば、モジュール間で発生する発振を抑制するとともに各モジュール内のゲート発振を低減するためのフィルタをモジュール外部で構成し調整可能とすることができる。また、この電力用半導体装置によれば、上記のフィルタを構成することにより、ゲート抵抗を極小又は不要とすることができるので、ゲート抵抗によるスイッチング速度の低下を抑制することができる。
実施の形態１に従う電力用半導体モジュールの上面図である。 図１に示す電力用半導体モジュールの内部を概略的に示した平面図である。 図１に示す電力用半導体モジュールの断面の一部を模式的に示した断面図である。 図１に示す半導体素子の構造を模式的に示した平面図である。 実施の形態１に従う電力用半導体モジュールの電気的な構成を示す等価回路図である。 ゲート制御配線パターンにおけるフィルタ用端子の接続箇所を説明するための図である。 ゲート制御配線パターンに対して形成されるフィルタの回路構成を概略的に示した図である。 図７に示すフィルタの変形例を示した図である。 図７に示すフィルタの他の変形例を示した図である。 ゲート制御配線パターンに対して形成されるフィルタの他の回路構成を概略的に示した図である。 図１０に示すフィルタの変形例を示した図である。 ゲート制御配線パターンに対して形成されるフィルタについての、さらに他の回路構成を概略的に示した図である。 図１２に示すフィルタの変形例を示した図である。 図１２に示すフィルタの他の変形例を示した図である。 実施の形態１の変形例に従う電力用半導体モジュールの内部を概略的に示した平面図である。 実施の形態１の変形例に従う電力用半導体モジュールの電気的な構成を示す等価回路図である。 実施の形態１の変形例において、ゲート制御配線パターンにおけるフィルタ用端子の接続箇所を説明するための図である。 実施の形態２に従う電力用半導体モジュールの内部を概略的に示した平面図である。 実施の形態２に従う電力用半導体モジュールの電気的な構成を示す等価回路図である。 実施の形態３に従う電力用半導体モジュールの内部を概略的に示した平面図である。 実施の形態３に従う電力用半導体モジュールの電気的な構成を示す等価回路図である。 実施の形態４に従う電力用半導体装置の構成を概略的に示した平面図である。 実施の形態４に従う電力用半導体装置の電気的な構成を示す等価回路図である。 実施の形態５に従う電力用半導体モジュールの内部を概略的に示した平面図である。 実施の形態５に従う電力用半導体モジュールの電気的な構成を示す等価回路図である。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。以下では、複数の実施の形態について説明するが、各実施の形態で説明された構成を矛盾しない範囲で適宜組合わせることは出願当初から予定されている。なお、図中同一又は相当部分には同一符号を付してその説明は繰返さない。
実施の形態１．
図１から図４を用いて、この発明の実施の形態１に従う電力用半導体モジュールの構造について説明する。図１は、実施の形態１に従う電力用半導体モジュールの上面図であり、図２は、図１に示す電力用半導体モジュールの内部を概略的に示した平面図である。また、図３は、図１に示す電力用半導体モジュールの断面の一部を模式的に示した断面図であり、図４は、図１に示す半導体素子の構造を模式的に示した平面図である。
図１から図４を参照して、この電力用半導体モジュール１００は、インバータやコンバータ等の電力変換装置に適用される。電力用半導体モジュール１００は、ベース板１と、筐体２と、正極電極３と、負極電極４とを備える。ベース板１は、モジュール内の熱を外部へ放熱する金属製の放熱体である。正極電極３及び負極電極４は、筐体２の外部へ露出しており、図示しない正極バスバー及び負極バスバーにそれぞれ接続される。
電力用半導体モジュール１００は、さらに、絶縁基板２０と、コレクタ配線パターン７と、エミッタ配線パターン８と、ゲート制御配線パターン９と、エミッタ制御配線パターン１０と、半導体スイッチング素子１６Ａ，１６Ｂと、還流ダイオード１７Ａ，１７Ｂとを含む。
絶縁基板２０は、代表的にはセラミックス製であるが、樹脂絶縁層を有する金属基板であってもよい。図３に示されるように、絶縁基板２０の表面（図の上方）及び裏面（図の下方）には、配線パターン１９（コレクタ配線パターン７、エミッタ配線パターン８、ゲート制御配線パターン９、及びエミッタ制御配線パターン１０）及び裏面パターン２１がそれぞれろう付け等によって接合されている。絶縁基板２０は、裏面パターン２１側において、はんだ２２によってベース板１と接合され、配線パターン１９上に、半導体スイッチング素子１６Ａ，１６Ｂ及び還流ダイオード１７Ａ，１７Ｂがはんだ１８によって接合されている。なお、はんだ１８，２２に代えて他の接合材を用いてもよい。
半導体スイッチング素子１６Ａ，１６Ｂは、自己消弧型の半導体スイッチング素子であり、代表的にはパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）であるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のバイポーラトランジスタも採用し得る。還流ダイオード１７Ａ，１７Ｂは、それぞれ半導体スイッチング素子１６Ａ，１６Ｂに逆並列に接続されるものである。
この電力用半導体モジュール１００は、大電流での動作を実現するために、並列動作する複数の半導体スイッチング素子１６Ａ，１６Ｂ、及びそれらに対応して設けられる還流ダイオード１７Ａ，１７Ｂを備える。なお、この実施の形態１を含む以下の各実施の形態では、半導体スイッチング素子及び還流ダイオードの並列数は２としているが、並列数は３以上であってもよい。
半導体スイッチング素子１６Ａ，１６Ｂ及び還流ダイオード１７Ａ，１７Ｂの各々は、ワイドバンドギャップ半導体によって構成される。ワイドバンドギャップ半導体は、たとえば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、及びダイヤモンド（Ｃ）のいずれかである。
ワイドバンドギャップ半導体は、従来のシリコン半導体に比べて耐電圧性に優れており、半導体スイッチング素子１６Ａ，１６Ｂ及び還流ダイオード１７Ａ，１７Ｂの各々をワイドバンドギャップ半導体により構成することによって、従来のシリコン系の半導体素子に比べて半分以下の厚みで同等の電圧を制御することができる。その結果、半導体スイッチング素子１６Ａ，１６Ｂ及び還流ダイオード１７Ａ，１７Ｂの各々を構成するチップを小さくすることができる。また、従来のシリコン系の半導体素子に比べて、厚みが薄い分抵抗が小さくなるので、損失を低減することができる。
半導体スイッチング素子１６Ａ，１６Ｂの各々は、コレクタパッド１６ｃ（図４）においてコレクタ配線パターン７にはんだ接合され、還流ダイオード１７Ａ，１７Ｂの各々は、カソードパッド１７ｃ（図４）においてコレクタ配線パターン７にはんだ接合される。半導体スイッチング素子１６Ａのエミッタパッド１６ｅ（図４）には、エミッタワイヤ１１Ａの一端が接続され、エミッタワイヤ１１Ａは、還流ダイオード１７Ａのアノードパッド１７ａ（図４）にステッチされ、エミッタ配線パターン８に他端が接続される。同様に、半導体スイッチング素子１６Ｂのエミッタパッド１６ｅには、エミッタワイヤ１１Ｂの一端が接続され、エミッタワイヤ１１Ｂは、還流ダイオード１７Ｂのアノードパッド１７ａにステッチされ、エミッタ配線パターン８に他端が接続される。
そして、半導体スイッチング素子１６Ａのゲートパッド１６ｇ（図４）は、ゲート制御ワイヤ１２Ａによってゲート制御配線パターン９に接続される。同様に、半導体スイッチング素子１６Ｂのゲートパッド１６ｇも、ゲート制御ワイヤ１２Ｂによってゲート制御配線パターン９に接続される。このような構成により、半導体スイッチング素子１６Ａ及び還流ダイオード１７Ａは、半導体スイッチング素子１６Ｂ及び還流ダイオード１７Ｂと電気的に並列に接続され、半導体スイッチング素子１６Ａ及び還流ダイオード１７Ａと、半導体スイッチング素子１６Ｂ及び還流ダイオード１７Ｂとは、並列動作を行なう。
エミッタ制御配線パターン１０は、エミッタ制御ワイヤ１３Ａ，１３Ｂによってエミッタ配線パターン８に接続される。エミッタ制御ワイヤ１３Ａは、半導体スイッチング素子１６Ａのエミッタパッド１６ｅ及び還流ダイオード１７Ａのアノードパッド１７ａにステッチされ、エミッタ制御ワイヤ１３Ｂは、半導体スイッチング素子１６Ｂのエミッタパッド１６ｅ及び還流ダイオード１７Ｂのアノードパッド１７ａにステッチされる。
ゲート制御配線パターン９及びエミッタ制御配線パターン１０は、筐体２の外部において駆動回路（ドライバ）に電気的に接続される。このため、金属製の外部端子５，６が筐体２にインサート成形又はアウトサート成形され、ゲート制御配線パターン９及びエミッタ制御配線パターン１０がワイヤ１４，１５によって外部端子５，６に接続される（以下、外部端子５を「ゲート制御端子５」とも称し、外部端子６を「エミッタ制御端子６」とも称する。）。
この電力用半導体モジュール１００は、並列動作する半導体スイッチング素子１６Ａ，１６Ｂ、及びそれらに対応して設けられる還流ダイオード１７Ａ，１７Ｂを備える。この場合、並列動作させる素子間の配線定数のばらつきや急峻なスイッチング動作等が起因となり、半導体スイッチング素子１６Ａ，１６Ｂのゲート電圧に意図しない発振（ゲート発振）が発生する可能性がある。
たとえば、Ｌ負荷（インダクタンス）を用いたダブルパルススイッチングにおいて、ターンオン又はターンオフ時に半導体スイッチング素子１６Ａ，１６Ｂのゲート−エミッタ間電圧に振幅の大きなゲート発振が発生し得る。これは、半導体スイッチング素子１６Ａ，１６Ｂの寄生容量と、半導体スイッチング素子１６Ａ，１６Ｂに接続される配線の寄生インダクタンスとにより引き起こされるものである。このゲート発振が発生することで、半導体スイッチング素子１６Ａ，１６Ｂの酸化膜にダメージを与え、素子劣化や、ゲート発振が起因となる放射ノイズや伝搬ノイズ等の原因となる。また、このゲート発振は、モジュール内部の配線を通じて並列接続されている他の素子にも影響を与えている。
そこで、この発明では、半導体スイッチング素子１６Ａ，１６Ｂに対する信号にゲート発振が発生している場合に、半導体スイッチング素子１６Ａ，１６Ｂに接続される配線の寄生インダクタンスが発振経路となっていることに着目し、ゲート発振を抑制するための対策が講じられる。具体的には、この実施の形態１に従う電力用半導体モジュール１００では、半導体スイッチング素子１６Ａ，１６Ｂの各々のゲートが接続されるゲート制御配線パターン９に対して、ゲート発振を抑制するためのフィルタが構成される。
ここで、このようなフィルタを電力用半導体モジュール１００の内部に設けることは、実装の難しさや高温時のフィルタ性能低下等の問題が生じるところ、この電力用半導体モジュール１００では、ゲート制御端子５とは別に、ゲート制御配線パターン９に接続されるフィルタ用端子２３がさらに設けられ、筐体２の外部において、ゲート制御端子５とフィルタ用端子２３との間にフィルタを構成するためのコンデンサが接続される。
フィルタ用端子２３も、ゲート制御端子５及びエミッタ制御端子６と同様に、筐体２にインサート成形又はアウトサート成形され、ワイヤ２４を通じてゲート制御配線パターン９に接続される。そして、筐体２の外部において、ゲート制御端子５とフィルタ用端子２３との間にコンデンサを接続することによって、ゲート制御配線パターン９に対してフィルタが構成される。これにより、筐体内部が樹脂等によって封止されていても、筐体外部においてコンデンサの容量を調整することによって、所望の特性を有するフィルタを構成することができる。
図５は、電力用半導体モジュール１００の電気的な構成を示す等価回路図である。図５を参照して、半導体スイッチング素子１６Ａのゲートは、素子内蔵又はモジュール内に実装されたゲート抵抗５３Ａ、及びゲート制御ワイヤ１２Ａを通じて、ゲート制御配線パターン９に接続され、さらにワイヤ１４を通じてゲート制御端子５に接続される。半導体スイッチング素子１６Ｂのゲートも、素子内蔵又はモジュール内に実装されたゲート抵抗５３Ｂ、及びゲート制御ワイヤ１２Ｂを通じて、ゲート制御配線パターン９に接続され、さらにワイヤ１４を通じてゲート制御端子５に接続される。なお、ゲート制御端子５は、ドライバゲート制御配線５１を通じてドライバ５０に接続される。
上述のように、この実施の形態１に従う電力用半導体モジュール１００では、ゲート制御配線パターン９には、ワイヤ２４を通じてフィルタ用端子２３がさらに接続される。そして、電力用半導体モジュール１００の外部において、ゲート制御端子５とフィルタ用端子２３との間にコンデンサ６４が接続される。これにより、コンデンサ６４のキャパシタンスと、ゲート制御配線パターン９とのインダクタンスとによってＬＣ並列共振回路が形成され、ゲート制御配線パターン９に生じるゲート発振を抑制することができる。
ここで、フィルタ用端子２３は、ゲート制御配線パターン９においてゲート制御端子５とフィルタ用端子２３とを電気的に接続する区間が、ゲート制御配線パターン９において半導体スイッチング素子１６Ａ，１６Ｂのゲートを電気的に接続する区間の少なくとも一部と重なるように、ゲート制御配線パターン９に接続される。
図６は、ゲート制御配線パターン９におけるフィルタ用端子２３の接続箇所を説明するための図である。図６を参照して、フィルタ用端子２３は、ゲート制御配線パターン９において、ゲート制御端子５とフィルタ用端子２３との間の区間Ｌ３が、半導体スイッチング素子１６Ａ，１６Ｂの接続区間Ｌ１の少なくとも一部と重なるように（区間Ｌ２）、ゲート制御配線パターン９に接続される。この図６では、ゲート制御端子５は、半導体スイッチング素子１６Ａ，１６Ｂの接続区間Ｌ１の略中央部に接続され、フィルタ用端子２３がゲート制御端子５からＬ３（Ｌ３＞Ｌ２）だけ離れた位置に接続される構成が一例として示されている。
このような配置構成により、フィルタ用端子２３とゲート制御端子５との間にコンデンサ６４（図５）を接続した場合に、半導体スイッチング素子１６Ａ，１６Ｂ間に発生するゲート発振を抑制するフィルタ（ＬＣ並列共振回路）を形成することができる。
図７は、ゲート制御配線パターン９に対して形成されるフィルタの回路構成を概略的に示した図である。図７を参照して、ゲート制御配線パターン９（の少なくとも一部）のインダクタンスと、ゲート制御端子５及びフィルタ用端子２３間に接続されるコンデンサ６４とによって、ＬＣ並列共振回路が形成される。上述のように、コンデンサ６４は、筐体２の外部において接続されるので、筐体外部においてコンデンサ６４を適宜調整することにより、ＬＣ並列共振回路をゲート発振の発振周波数で高インピーダンスとなるように調整することができる。
なお、この回路構成の場合、図８に示されるように、図７に示したコンデンサ６４を整流型半導体素子６７に置き換えても同様の効果を得ることができる。また、図９に示されるように、コンデンサ６４に直列に抵抗素子６８を接続してＬＣＲ直並列回路を形成し、ゲート発振の発振周波数で高インピーダンスとなるようにコンデンサ６４及び抵抗素子６８を適宜調整してもよい。
なお、特に図示しないが、ゲート制御配線パターン９において、ゲート制御端子５とフィルタ用端子２３との間の区間Ｌ３が、半導体スイッチング素子１６Ａ，１６Ｂの接続区間Ｌ１と重ならないように、ゲート制御端子５及びフィルタ用端子２３が配置される場合には、半導体スイッチング素子１６Ａ，１６Ｂ間に発生するゲート発振を抑制するフィルタを形成することはできない。
再び図５を参照して、半導体スイッチング素子１６Ａ，１６Ｂのコレクタは、コレクタ配線パターン７に接続され、正極電極３にさらに接続される。また、半導体スイッチング素子１６Ａ，１６Ｂのエミッタは、それぞれエミッタワイヤ１１Ａ，１１Ｂを通じてエミッタ配線パターン８に接続され、負極電極４にさらに接続される。
なお、半導体スイッチング素子１６Ａ，１６Ｂのエミッタは、それぞれエミッタ制御ワイヤ１３Ａ，１３Ｂを通じてエミッタ制御配線パターン１０に接続され、さらにワイヤ１５を通じてエミッタ制御端子６に接続される。そして、エミッタ制御端子６は、ドライバエミッタ制御配線５２を通じてドライバ５０に接続される。
なお、上記においては、電力用半導体モジュール１００の筐体外部において、ゲート制御端子５とフィルタ用端子２３との間にコンデンサ６４を接続するものとしたが、ゲート制御端子５とフィルタ用端子２３との間に抵抗をさらに接続してもよい。
図１０は、ゲート制御配線パターン９に対して形成されるフィルタの他の回路構成を概略的に示した図である。図１０を参照して、電力用半導体モジュール１００の筐体外部において、ゲート制御端子５とフィルタ用端子２３との間に、コンデンサ６４とともに抵抗素子６５が接続される。
これにより、ゲート制御配線パターン９（の少なくとも一部）のインダクタンスと、ゲート制御端子５及びフィルタ用端子２３間に接続されるコンデンサ６４及び抵抗素子６５とによって、ＬＣＲ並列共振回路が形成される。このように、コンデンサ６４及び抵抗素子６５は、筐体２の外部において接続されるので、このようなＬＣＲ並列共振回路を容易に形成することができる。ゲート発振を抑制するためのフィルタとしてＬＣＲ並列共振回路を形成することにより、フィルタの強度を調整することができる。
なお、この回路構成の場合、図１１に示されるように、図１０に示したコンデンサ６４を整流型半導体素子６７に置き換えても同様の効果を得ることができる。
また、ゲート制御端子５とフィルタ用端子２３との間に半導体スイッチング素子を設けて、アクティブなフィルタを構成してもよい。
図１２は、ゲート制御配線パターン９に対して形成されるフィルタについての、さらに他の回路構成を概略的に示した図である。図１２を参照して、電力用半導体モジュール１００の筐体外部において、ゲート制御端子５とフィルタ用端子２３との間に自己消弧型の半導体スイッチング素子６６が接続される。
この半導体スイッチング素子６６と、ゲート制御配線パターン９（の少なくとも一部）のインダクタンスとによって、フィルタが形成される。半導体スイッチング素子６６は、筐体２の外部に設けられるので、半導体スイッチング素子６６のスイッチング周波数を筐体外部において調整することにより、フィルタの強度やフィルタの周波数帯を容易に調整することができる。
なお、図１３に示されるように、半導体スイッチング素子６６に並列に抵抗素子６５を接続したり、図１４に示されるように、半導体スイッチング素子６６に直列に抵抗素子６８を接続してもよい。また、特に図示しないが、半導体スイッチング素子６６に並列にコンデンサを接続してフィルタを形成し、コンデンサを適宜調整してもよい。
以上のように、この実施の形態１においては、フィルタ用端子２３及びゲート制御端子５は、ゲート制御配線パターン９において、フィルタ用端子２３とゲート制御端子５とを電気的に接続する区間が、半導体スイッチング素子１６Ａ，１６Ｂの接続区間の少なくとも一部と重なるように、ゲート制御配線パターン９に接続される。これにより、筐体２の外部においてフィルタ用端子２３とゲート制御端子５との間にコンデンサ６４を接続することによって、ゲート発振を低減するためのフィルタを形成することができる。
したがって、この実施の形態１によれば、ゲート発振を低減するためのフィルタをモジュール外部で構成し調整可能とすることができる。また、この実施の形態１によれば、上記のフィルタを構成することにより、半導体スイッチング素子１６Ａ，１６Ｂのゲート抵抗を極小又は不要とすることができるので、ゲート抵抗による半導体スイッチング素子１６Ａ，１６Ｂのスイッチング速度の低下を抑制することができる。
実施の形態１の変形例．
上記の実施の形態１においては、ゲート制御配線パターン９に接続されるフィルタ用端子２３が設けられ、ゲート制御配線パターン９に接続される既設のゲート制御端子５との間にフィルタを形成するための素子（コンデンサ６４等）を接続するものとしたが、既設のゲート制御端子５を用いることなく、フィルタ用端子を複数設けてもよい。
図１５は、実施の形態１の変形例に従う電力用半導体モジュールの内部を概略的に示した平面図である。図１５を参照して、この電力用半導体モジュール２００は、図２に示した電力用半導体モジュール１００の構成において、フィルタ用端子２５をさらに備える。このフィルタ用端子２５も、ゲート制御端子５、エミッタ制御端子６及びフィルタ用端子２３とともに筐体２にインサート成形又はアウトサート成形され、ワイヤ２６を通じてゲート制御配線パターン９に接続される。そして、筐体２の外部において、フィルタ用端子２３，２５間にコンデンサ６４等を接続することによって、ゲート制御配線パターン９に対してフィルタが構成される。
図１６は、実施の形態１の変形例に従う電力用半導体モジュール２００の電気的な構成を示す等価回路図である。図１６を参照して、ゲート制御配線パターン９には、ワイヤ２６を通じてフィルタ用端子２５がさらに接続される。そして、電力用半導体モジュール２００の外部において、フィルタ用端子２３，２５間にコンデンサ６４が接続される。これにより、コンデンサ６４のキャパシタンスと、ゲート制御配線パターン９とのインダクタンスとによってＬＣ並列共振回路が形成され、ゲート制御配線パターン９に生じるゲート発振が抑制される。
ここで、フィルタ用端子２３，２５は、ゲート制御配線パターン９においてフィルタ用端子２３，２５を電気的に接続する区間が、ゲート制御配線パターン９において半導体スイッチング素子１６Ａ，１６Ｂのゲートを電気的に接続する区間の全域を含むように、ゲート制御配線パターン９に接続される。
図１７は、実施の形態１の変形例において、ゲート制御配線パターン９におけるフィルタ用端子２３，２５の接続箇所を説明するための図である。図１７を参照して、フィルタ用端子２３，２５は、ゲート制御配線パターン９において、フィルタ用端子２３，２５間の区間Ｌ４が、半導体スイッチング素子１６Ａ，１６Ｂの接続区間Ｌ１の全域を含むように、ゲート制御配線パターン９に接続される。
このようなフィルタ用端子２３，２５の配置構成により、フィルタ用端子２３，２５間にコンデンサ６４（図１６）を接続した場合に、半導体スイッチング素子１６Ａ，１６Ｂ間に発生するゲート発振の抑制に対してより効果的なフィルタ（ＬＣ並列共振回路）を形成することができる。
なお、特に図示しないが、図１０，１２において説明したように、この変形例においても、フィルタ用端子２３，２５間に、コンデンサ６４とともに抵抗素子６５をさらに接続してもよいし、コンデンサ６４に代えて自己消弧型の半導体スイッチング素子６６を接続してもよい。
以上のように、この変形例によれば、半導体スイッチング素子１６Ａ，１６Ｂ間に発生するゲート発振をより効果的に抑制可能なフィルタをモジュール外部で構成し調整可能とすることができる。
実施の形態２．
上記の実施の形態１では、ゲート制御配線パターン９に対して、ゲート発振を抑制するためのフィルタを構成するものとした。半導体スイッチング素子１６Ａ，１６Ｂが並列動作する場合、半導体スイッチング素子１６Ａ，１６Ｂの寄生容量と、半導体スイッチング素子１６Ａ，１６Ｂを接続する配線の寄生インダクタンスとにより、半導体スイッチング素子１６Ａ，１６Ｂ間で発振が生じることがある。そして、コレクタ配線パターン７がその発振経路になることがあり、この発振がゲート発振の要因となることがある。そこで、この実施の形態２では、コレクタ配線パターン７に対して、発振を抑制するためのフィルタが構成される。
ここで、電力用半導体モジュールの内部電圧を測定するために、正極電極３よりも半導体スイッチング素子１６Ａ，１６Ｂに近い位置の電位を取得するためのコレクタセンス端子が設けられることがある。このコレクタセンス端子は、ワイヤによってコレクタ配線パターン７に接続される。コレクタセンス端子とエミッタ制御端子６（図２）との間の電圧を測定することによって、半導体スイッチング素子１６Ａ，１６Ｂに実際に印加されている電圧を測定することができる。
この実施の形態２では、コレクタセンス端子が設けられる。そして、この実施の形態２では、このコレクタセンス端子とは別に、コレクタ配線パターン７に接続されるフィルタ用端子がさらに設けられ、筐体２の外部においてコレクタセンス端子とフィルタ用端子との間にコンデンサ等を接続することによって、コレクタ配線パターン７に対してフィルタが構成される。
図１８は、実施の形態２に従う電力用半導体モジュールの内部を概略的に示した平面図である。この図１８は、実施の形態１で説明した図２に対応するものである。図１８を参照して、この電力用半導体モジュール３００は、図２に示した電力用半導体モジュール１００の構成において、コレクタセンス端子２７をさらに備え、フィルタ用端子２３に代えてフィルタ用端子２９を備える。
コレクタセンス端子２７及びフィルタ用端子２９も、ゲート制御端子５及びエミッタ制御端子６とともに筐体２にインサート成形又はアウトサート成形され、それぞれワイヤ２８，３０を通じてコレクタ配線パターン７に接続される。そして、筐体２の外部において、コレクタセンス端子２７とフィルタ用端子２９との間にコンデンサ等（図示せず）を接続することによって、コレクタ配線パターン７に対してフィルタが構成される。
図１９は、実施の形態２に従う電力用半導体モジュール３００の電気的な構成を示す等価回路図である。図１９を参照して、コレクタセンス端子２７は、ワイヤ２８を通じてコレクタ配線パターン７に接続される。そして、この実施の形態２に従う電力用半導体モジュール３００では、コレクタ配線パターン７に、ワイヤ３０を通じてフィルタ用端子２９がさらに接続される。
そして、電力用半導体モジュール３００の外部において、コレクタセンス端子２７とフィルタ用端子２９との間にコンデンサ６４が接続される。これにより、コンデンサ６４のキャパシタンスと、コレクタ配線パターン７のインダクタンスとによってＬＣ並列共振回路が形成され、コレクタ配線パターン７に生じる発振が抑制される。
ここで、コレクタセンス端子２７及びフィルタ用端子２９は、コレクタ配線パターン７においてコレクタセンス端子２７とフィルタ用端子２９とを電気的に接続する区間が、半導体スイッチング素子１６Ａ，１６Ｂの並列動作時におけるコレクタ配線パターン７上の通電領域の少なくとも一部を含むように、コレクタ配線パターン７に接続される。
すなわち、再び図１８を参照して、半導体スイッチング素子１６Ａ，１６Ｂの並列動作時におけるコレクタ配線パターン７上の通電領域は、半導体スイッチング素子１６Ａ，１６Ｂの接合部分と正極電極３の接合部分との間の厳密な領域に限られるものではなく、コレクタ配線パターン７上において半導体スイッチング素子１６Ａ，１６Ｂの周囲にも形成される。そして、コレクタセンス端子２７及びフィルタ用端子２９は、そのような通電領域の少なくとも一部を含むように、コレクタ配線パターン７に接続される。コレクタ配線パターン７に生じる発振に対して効果的なフィルタを形成するには、図１８に示されるように、フィルタ用端子２９は、半導体スイッチング素子１６Ａ，１６Ｂに近く、かつ、半導体スイッチング素子１６Ａ，１６Ｂの配列方向に沿ってコレクタセンス端子２７から離れた位置に接続されるのが好ましい。
なお、上記においては、コレクタセンス端子２７とフィルタ用端子２９との間にコンデンサ６４を接続することによって、フィルタとしてＬＣ並列共振回路を形成するものとしたが、図１０や図１２で示したフィルタの構成と同様に、コレクタセンス端子２７とフィルタ用端子２９との間に抵抗素子をさらに接続してＬＣＲ並列共振回路を形成してもよいし、コレクタセンス端子２７とフィルタ用端子２９との間に半導体スイッチング素子を接続してフィルタを形成してもよい。
以上のように、この実施の形態２においては、コレクタセンス端子２７及びフィルタ用端子２９は、コレクタ配線パターン７においてコレクタセンス端子２７とフィルタ用端子２９とを電気的に接続する区間が、半導体スイッチング素子１６Ａ，１６Ｂの並列動作時におけるコレクタ配線パターン７上の通電領域の少なくとも一部を含むように、コレクタ配線パターン７に接続される。これにより、筐体２の外部においてコレクタセンス端子２７とフィルタ用端子２９との間にコンデンサ６４を接続することによって、半導体スイッチング素子１６Ａ，１６Ｂ間で生じる発振を低減するためのフィルタを形成することができる。したがって、この実施の形態２によれば、コレクタ配線パターン７に生じる発振を低減してゲート発振を抑制するためのフィルタを、モジュール外部において構成し調整可能とすることができる。
実施の形態３．
上述のように、半導体スイッチング素子１６Ａ，１６Ｂが並列動作する場合、半導体スイッチング素子１６Ａ，１６Ｂ間で発振が生じることがあるところ、エミッタ配線パターン８がその発振経路になることがあり、この発振がゲート発振の要因となることがある。そこで、この実施の形態３では、エミッタ配線パターン８に対して、発振を抑制するためのフィルタが構成される。
ここで、電力用半導体モジュールに流れる電流を検知するために、負極電極４よりも半導体スイッチング素子１６Ａ，１６Ｂに近い位置の電位を取得するためのエミッタセンス端子が設けられることがある。このエミッタセンス端子は、ワイヤによってエミッタ配線パターン８に接続される。エミッタセンス端子と負極電極４の間に存在する寄生インダクタンスに電流が流れる場合、電流の時間変化分と寄生インダクタンスとにより電圧降下が発生し、その電圧降下を検知することによって電流がどの程度流れているか把握することができる。
この実施の形態３では、エミッタセンス端子が設けられる。そして、この実施の形態３では、このエミッタセンス端子とは別に、エミッタ配線パターン８に接続されるフィルタ用端子がさらに設けられ、筐体２の外部においてエミッタセンス端子とフィルタ用端子との間にコンデンサを接続することによって、エミッタ配線パターン８に対してフィルタが構成される。
図２０は、実施の形態３に従う電力用半導体モジュールの内部を概略的に示した平面図である。この図２０は、実施の形態１で説明した図２に対応するものである。図２０を参照して、この電力用半導体モジュール４００は、図２に示した電力用半導体モジュール１００の構成において、エミッタセンス端子３１をさらに備え、フィルタ用端子２３に代えてフィルタ用端子３３を備える。
エミッタセンス端子３１及びフィルタ用端子３３も、ゲート制御端子５及びエミッタ制御端子６とともに筐体２にインサート成形又はアウトサート成形され、それぞれワイヤ３２，３４を通じてエミッタ配線パターン８に接続される。そして、筐体２の外部において、エミッタセンス端子３１とフィルタ用端子３３との間にコンデンサ等（図示せず）を接続することによって、エミッタ配線パターン８に対してフィルタが構成される。
図２１は、実施の形態３に従う電力用半導体モジュール４００の電気的な構成を示す等価回路図である。図２１を参照して、エミッタセンス端子３１は、ワイヤ３２を通じてエミッタ配線パターン８に接続される。そして、この実施の形態３に従う電力用半導体モジュール４００では、エミッタ配線パターン８に、ワイヤ３４を通じてフィルタ用端子３３がさらに接続される。
そして、電力用半導体モジュール４００の外部において、エミッタセンス端子３１とフィルタ用端子３３との間にコンデンサ６４が接続される。これにより、コンデンサ６４のキャパシタンスと、エミッタ配線パターン８のインダクタンスとによってＬＣ並列共振回路が形成され、エミッタ配線パターン８に生じる発振が抑制される。
ここで、エミッタセンス端子３１とフィルタ用端子３３とは、エミッタ配線パターン８においてエミッタセンス端子３１とフィルタ用端子３３とを電気的に接続する区間が、半導体スイッチング素子１６Ａ，１６Ｂの並列動作時におけるエミッタ配線パターン８上の通電領域の少なくとも一部を含むように、エミッタ配線パターン８に接続される。
すなわち、再び図２０を参照して、半導体スイッチング素子１６Ａ，１６Ｂの並列動作時におけるエミッタ配線パターン８上の通電領域は、エミッタワイヤ１１Ａ，１１Ｂの接続部分と負極電極４の接合部分との間の厳密な領域に限られるものではなく、エミッタ配線パターン８上においてエミッタワイヤ１１Ａ，１１Ｂの接続部分の周囲にも形成される。そして、エミッタセンス端子３１及びフィルタ用端子３３は、そのような通電領域の少なくとも一部を含むように、エミッタ配線パターン８に接続される。エミッタ配線パターン８に生じる発振に対して効果的なフィルタを形成するには、図２０に示されるように、フィルタ用端子３３は、エミッタワイヤ１１Ａ，１１Ｂに近く、かつ、エミッタワイヤ１１Ａ，１１Ｂの配列方向に沿ってエミッタセンス端子３１から離れた位置に接続されるのが好ましい。
なお、上記においては、エミッタセンス端子３１とフィルタ用端子３３との間にコンデンサ６４を接続することによって、フィルタとしてＬＣ並列共振回路を形成するものとしたが、図１０や図１２で示したフィルタの構成と同様に、エミッタセンス端子３１とフィルタ用端子３３との間に抵抗素子をさらに接続してＬＣＲ並列共振回路を形成してもよいし、エミッタセンス端子３１とフィルタ用端子３３との間に半導体スイッチング素子を接続してフィルタを形成してもよい。
以上のように、この実施の形態３においては、エミッタセンス端子３１及びフィルタ用端子３３は、エミッタ配線パターン８においてエミッタセンス端子３１とフィルタ用端子３３とを電気的に接続する区間が、半導体スイッチング素子１６Ａ，１６Ｂの並列動作時におけるエミッタ配線パターン８上の通電領域の少なくとも一部を含むように、エミッタ配線パターン８に接続される。これにより、筐体２の外部においてエミッタセンス端子３１とフィルタ用端子３３との間にコンデンサ６４を接続することによって、半導体スイッチング素子１６Ａ，１６Ｂ間で生じる発振を低減するためのフィルタを形成することができる。したがって、この実施の形態３によれば、エミッタ配線パターン８に生じる発振を低減してゲート発振を抑制するためのフィルタを、モジュール外部において構成し調整可能とすることができる。
実施の形態４．
この実施の形態４では、電力用半導体モジュールが並列動作する電力用半導体装置について、各電力用半導体モジュールの内外において生じる発振を抑制するためのフィルタをモジュール外部に形成するための構成が示される。
図２２は、実施の形態４に従う電力用半導体装置の構成を概略的に示した平面図である。図２２を参照して、この電力用半導体装置は、電力用半導体モジュール１００Ａ，１００Ｂと、バスバー３５，３８と、ドライバゲート制御配線４１と、ドライバエミッタ制御配線４３と、ドライバ接続端子４２，４４とを備える。電力用半導体モジュール１００Ａ，１００Ｂの各々は、実施の形態１で説明した電力用半導体モジュール１００である。
バスバー３５，３８は、電力用半導体モジュール１００Ａ，１００Ｂを接続する導体である。バスバー３５は、ボルト３６Ａ，３６Ｂによってそれぞれ電力用半導体モジュール１００Ａ，１００Ｂの正極電極３に固定され、バスバー３８は、ボルト３９Ａ，３９Ｂによってそれぞれ電力用半導体モジュール１００Ａ，１００Ｂの負極電極４に固定される。なお、バスバー３５に設けられる端子３７は、外部回路（図示せず）を接続するためのコレクタ端子であり、バスバー３８に設けられる端子４０は、外部回路を接続するためのエミッタ端子である。
電力用半導体モジュール１００Ａ，１００Ｂの各々のゲート制御端子５は、ドライバゲート制御配線４１を通じてドライバ接続端子４２に接続される。また、電力用半導体モジュール１００Ａ，１００Ｂの各々のエミッタ制御端子６は、ドライバエミッタ制御配線４３を通じてドライバ接続端子４４に接続される。ドライバ接続端子４２，４４は、図示しないドライバに接続される。
このような並列動作する電力用半導体モジュール１００Ａ，１００Ｂでは、モジュール間で発振が発生することがある。この場合、たとえば、電力用半導体モジュール１００Ａのゲート制御端子５と、電力用半導体モジュール１００Ｂのゲート制御端子５との間にコンデンサ等を接続することによって、電力用半導体モジュール１００Ａ，１００Ｂを接続するドライバゲート制御配線４１に発生するゲート発振を抑制することは可能である。しかしながら、この場合には、電力用半導体モジュール１００Ａ，１００Ｂの各々において、並列動作する素子間のゲート発振を実施の形態１のように抑制することができない。
そこで、この実施の形態４に従う電力用半導体装置では、電力用半導体モジュール１００Ａのフィルタ用端子２３と、電力用半導体モジュール１００Ｂのフィルタ用端子２３との間にコンデンサ等のフィルタ形成用素子が接続される。これにより、ドライバゲート制御配線４１に発生するゲート発振を抑制しつつ、電力用半導体モジュール１００Ａ，１００Ｂの各々においても並列動作する素子間のゲート発振を抑制することができる。
図２３は、実施の形態４に従う電力用半導体装置の電気的な構成を示す等価回路図である。図２３を参照して、電力用半導体モジュール１００Ａ，１００Ｂの各々において、フィルタ用端子２３は、ワイヤ２４を通じてゲート制御配線パターン９に接続される。そして、電力用半導体モジュール１００Ａ，１００Ｂの外部において、電力用半導体モジュール１００Ａのフィルタ用端子２３と、電力用半導体モジュール１００Ｂのフィルタ用端子２３との間にコンデンサ６４が接続される。なお、電力用半導体モジュール１００Ａのゲート制御端子５と、電力用半導体モジュール１００Ｂのゲート制御端子５とは、ドライバゲート制御配線４１及びドライバ接続端子４２を通じて電気的に接続されている。
これにより、電力用半導体モジュール１００Ａのゲート制御配線パターン９と、ドライバゲート制御配線４１と、電力用半導体モジュール１００Ｂのゲート制御配線パターン９と、コンデンサ６４とを経路に含むＬＣ並列共振回路が形成され、各モジュールにおけるゲート制御配線パターン９、及び電力用半導体モジュール１００Ａ，１００Ｂを接続するドライバゲート制御配線４１に生じるゲート発振を抑制することができる。
なお、上記においては、電力用半導体モジュール１００Ａのフィルタ用端子２３と、電力用半導体モジュール１００Ｂのフィルタ用端子２３との間にコンデンサ６４を接続することによって、フィルタとしてＬＣ並列共振回路を形成するものとしたが、図１０や図１２で示したフィルタの構成と同様に、コンデンサ６４に抵抗素子を並列接続してＬＣＲ並列共振回路を形成してもよいし、コンデンサ６４に代えて半導体スイッチング素子を接続してフィルタを形成してもよい。
以上のように、この実施の形態４によれば、電力用半導体モジュール１００Ａのフィルタ用端子２３と、電力用半導体モジュール１００Ｂのフィルタ用端子２３との間にコンデンサ６４を接続することによって、モジュール間で発生する発振を抑制するとともに各モジュール内のゲート発振を低減するためのフィルタをモジュール外部で構成し調整可能とすることができる。また、この実施の形態４によっても、各モジュールにおいてゲート抵抗を極小又は不要とすることができるので、ゲート抵抗によるスイッチング速度の低下を抑制することができる。
実施の形態５．
上記の各実施の形態では、電力用半導体モジュールが、並列動作する１組の複数の半導体スイッチング素子と、それらに対応して設けられる複数の還流ダイオードとを含む、所謂１ｉｎ１モジュールで構成されるものとした。この実施の形態５では、電力用半導体モジュールが、並列動作する１組の複数の半導体スイッチング素子とそれらに対応して設けられる複数の還流ダイオードとによって構成されるアームが直列に２つ接続された上下アームを含む、所謂２ｉｎ１モジュールで構成される場合について示される。
図２４は、実施の形態５に従う電力用半導体モジュールの内部を概略的に示した平面図である。図２４を参照して、この電力用半導体モジュール５００は、ベース板５０１と、筐体５０２と、正極電極５０３と、負極電極５０４と、ＡＣ電極５５０とを備える。正極電極５０３、負極電極５０４、及びＡＣ電極５５０は、筐体５０２の外部へ露出しており、図示しない正極バスバー、負極バスバー、及びＡＣバスバーにそれぞれ接続される。
電力用半導体モジュール５００は、さらに、絶縁基板５２０と、コレクタ配線パターン５０７と、ＡＣ配線パターン５５１と、エミッタ配線パターン５０８と、ゲート制御配線パターン５０９，５５９と、ＡＣ制御配線パターン５１０と、エミッタ制御配線パターン５６０と、半導体スイッチング素子５１６Ａ，５１６Ｂ，５６６Ａ，５６６Ｂと、還流ダイオード５１７Ａ，５１７Ｂ，５６７Ａ，５６７Ｂとを備える。
この電力用半導体モジュール５００は、直列接続された上下アームを筐体５０２内に含む２ｉｎ１モジュールである。すなわち、並列動作する半導体スイッチング素子５１６Ａ，５１６Ｂと、それらに対応して設けられる還流ダイオード５１７Ａ，５１７Ｂとによって上アームが構成され、並列動作する半導体スイッチング素子５６６Ａ，５６６Ｂと、それらに対応して設けられる還流ダイオード５６７Ａ，５６７Ｂとによって下アームが構成され、上アームと下アームとが直列に接続されている。
なお、半導体スイッチング素子５１６Ａ，５１６Ｂ，５６６Ａ，５６６Ｂの各々の構成は、上記の各実施の形態における半導体スイッチング素子１６Ａ（１６Ｂ）と同じである。また、還流ダイオード５１７Ａ，５１７Ｂ，５６７Ａ，５６７Ｂの各々の構成も、上記の各実施の形態における還流ダイオード１７Ａ（１７Ｂ）と同じである。
電力用半導体モジュール５００は、さらに、ゲート制御端子５０５，５５５と、ＡＣ制御端子５０６と、エミッタ制御端子５５６とを備える。これらの各端子は、筐体５０２にインサート成形又はアウトサート成形される。ゲート制御端子５０５は、ワイヤ５１４によってゲート制御配線パターン５０９に接続され、ＡＣ制御端子５０６は、ワイヤ５１５によってＡＣ制御配線パターン５１０に接続される。また、ゲート制御端子５５５は、ワイヤ５６４によってゲート制御配線パターン５５９に接続され、エミッタ制御端子５５６は、ワイヤ５６５によってエミッタ制御配線パターン５６０に接続される。
そして、この実施の形態５に従う電力用半導体モジュール５００は、ゲート発振を抑制するためのフィルタを筐体外部で構成し調整可能とするためのフィルタ用端子５２３，５７３をさらに備える。フィルタ用端子５２３，５７３も、他の端子とともに、筐体５０２にインサート成形又はアウトサート成形される。
フィルタ用端子５２３は、ワイヤ５２４によってゲート制御配線パターン５０９に接続される。これにより、筐体５０２の外部において、ゲート制御端子５０５とフィルタ用端子５２３との間にコンデンサ（図示せず）を接続することによって、上アームのゲート制御配線パターン５０９に対してフィルタを構成することができる。
また、フィルタ用端子５７３は、ワイヤ５７４によってゲート制御配線パターン５５９に接続される。これにより、筐体５０２の外部において、ゲート制御端子５５５とフィルタ用端子５７３との間にコンデンサ（図示せず）を接続することによって、下アームのゲート制御配線パターン５５９に対してフィルタを構成することができる。
図２５は、実施の形態５に従う電力用半導体モジュール５００の電気的な構成を示す等価回路図である。図２５を参照して、上アームのゲート制御配線パターン５０９には、ワイヤ５１４を通じてゲート制御端子５０５が接続されるとともに、ワイヤ５２４を通じてフィルタ用端子５２３がさらに接続される。ここで、フィルタ用端子５２３は、ゲート制御配線パターン５０９においてゲート制御端子５０５とフィルタ用端子５２３とを電気的に接続する区間が、ゲート制御配線パターン５０９において半導体スイッチング素子５１６Ａ，５１６Ｂのゲートを電気的に接続する区間の少なくとも一部と重なるように、ゲート制御配線パターン５０９に接続される。そして、電力用半導体モジュール５００の外部において、ゲート制御端子５０５とフィルタ用端子５２３との間にコンデンサ５３１が接続される。これにより、コンデンサ５３１のキャパシタンスと、ゲート制御配線パターン５０９のインダクタンスとによってＬＣ並列共振回路が形成され、ゲート制御配線パターン５０９に生じるゲート発振が抑制される。
同様に、下アームについても、ゲート制御配線パターン５５９には、ワイヤ５６４を通じてゲート制御端子５５５が接続されるとともに、ワイヤ５７４を通じてフィルタ用端子５７３がさらに接続される。ここで、フィルタ用端子５７３は、ゲート制御配線パターン５５９においてゲート制御端子５５５とフィルタ用端子５７３とを電気的に接続する区間が、ゲート制御配線パターン５５９において半導体スイッチング素子５６６Ａ，５６６Ｂのゲートを電気的に接続する区間の少なくとも一部と重なるように、ゲート制御配線パターン５５９に接続される。そして、電力用半導体モジュール５００の外部において、ゲート制御端子５５５とフィルタ用端子５７３との間にコンデンサ５８１が接続される。これにより、コンデンサ５８１のキャパシタンスと、ゲート制御配線パターン５５９のインダクタンスとによってＬＣ並列共振回路が形成され、ゲート制御配線パターン５５９に生じるゲート発振が抑制される。
なお、特に図示しないが、図１０，１２において説明したように、この実施の形態５においても、ゲート制御端子５０５とフィルタ用端子５２３との間に、コンデンサ５３１とともに抵抗素子をさらに接続してもよいし、コンデンサ５３１に代えて自己消弧型の半導体スイッチング素子を接続してもよい。同様に、ゲート制御端子５５５とフィルタ用端子５７３との間に、コンデンサ５８１とともに抵抗素子をさらに接続してもよいし、コンデンサ５８１に代えて自己消弧型の半導体スイッチング素子を接続してもよい。
以上のように、この実施の形態５によれば、２ｉｎ１モジュールの電力用半導体モジュールにおいても、上アームを構成する半導体スイッチング素子５１６Ａ，５１６Ｂ間に発生するゲート発振、及び下アームを構成する半導体スイッチング素子５６６Ａ，５６６Ｂ間に発生するゲート発振を抑制可能なフィルタをモジュール外部で構成し調整可能とすることができる。
なお、上記の実施の形態５に示した電力用半導体モジュールのような２ｉｎ１モジュールにおいて、実施の形態１に対する変形例のように、既設のゲート制御端子を用いることなく、ゲート制御配線パターンに接続されるフィルタ用端子を複数設けてもよい。
また、上記のような２ｉｎ１モジュールにおいて、実施の形態２のように、コレクタ配線パターンに対して、発振を抑制するためのフィルタを構成してもよく、実施の形態３のように、エミッタ配線パターンに対して、発振を抑制するためのフィルタを構成してもよい。さらには、ＡＣ配線パターンに対して、発振を抑制するためのフィルタを構成してもよい。
また、上記の実施の形態４において、電力用半導体装置を構成する複数の電力用半導体モジュールの各々を２ｉｎ１モジュールで構成してもよい。
なお、上記の各実施の形態においては、半導体スイッチング素子１６Ａ，１６Ｂ，５１６Ａ，５１６Ｂ，５６６Ａ，５６６Ｂ、及び還流ダイオード１７Ａ，１７Ｂ，５１７Ａ，５１７Ｂ，５６７Ａ，５６７Ｂの各々は、ワイドバンドギャップ半導体によって構成されるものとしたが、この発明の適用範囲は、半導体素子がワイドバンドギャップ半導体によって構成される電力用半導体モジュールに限定されるものではなく、従来のシリコン系の半導体素子から成る電力用半導体モジュールも含むものである。
今回開示された各実施の形態は、矛盾しない範囲で適宜組合わせて実施することも予定されている。そして、今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１，５０１ ベース板、２，５０２ 筐体、３，５０３ 正極電極、４，５０４ 負極電極、５，５０５，５５５ ゲート制御端子（外部端子）、６，５５６ エミッタ制御端子（外部端子）、７，５０７ コレクタ配線パターン、８，５０８ エミッタ配線パターン、９，５０９，５５９ ゲート制御配線パターン、１０，５６０ エミッタ制御配線パターン、１１Ａ，１１Ｂ エミッタワイヤ、１２Ａ，１２Ｂ ゲート制御ワイヤ、１３Ａ，１３Ｂ エミッタ制御ワイヤ、１４，１５，２４，２６，２８，３０，３２，３４ ワイヤ、１６Ａ，１６Ｂ，５１６Ａ，５１６Ｂ，５６６Ａ，５６６Ｂ 半導体スイッチング素子、１７Ａ，１７Ｂ，５１７Ａ，５１７Ｂ，５６７Ａ，５６７Ｂ 還流ダイオード、１８，２２ はんだ、１９ 配線パターン、２０ 絶縁基板、２１ 裏面パターン、２３，２５，２９，３３，５２３，５７３ フィルタ用端子、２７ コレクタセンス端子、３１ エミッタセンス端子、３５，３８ バスバー、３６Ａ，３６Ｂ，３９Ａ，３９Ｂ ボルト、３７，４０ 端子、４１ ドライバゲート制御配線、４２，４４ ドライバ接続端子、４３ ドライバエミッタ制御配線、６４，５３１，５８１ コンデンサ、６５，６８ 抵抗素子、６６ 半導体スイッチング素子、６７ 整流型半導体素子、１００，１００Ａ，１００Ｂ，２００，３００，４００，５００ 電力用半導体モジュール、５０６ ＡＣ制御端子、５１０ ＡＣ制御配線パターン、５５０ ＡＣ電極、５５１ ＡＣ配線パターン。

Claims (17)

  1. 並列動作する第１の複数の半導体素子と、
    前記第１の複数の半導体素子を格納する筐体と、
    前記第１の複数の半導体素子の互いに対応する端子が接続される第１の配線に接続され、前記筐体の外部に設けられる第１のフィルタ形成用素子を前記第１の配線に電気的に接続するための第１及び第２の外部端子とを備え、
    前記第１及び第２の外部端子は、前記第１の配線において前記第１の外部端子と前記第２の外部端子とを電気的に接続する区間が、前記第１の複数の半導体素子の並列動作時における前記第１の配線上の通電領域の少なくとも一部を含むように、前記第１の配線に接続される、電力用半導体モジュール。
  2. 前記第１及び第２の外部端子は、前記区間が、前記第１の配線において前記互いに対応する端子を電気的に接続する区間の少なくとも一部と重なるように、前記第１の配線に接続される、請求項１に記載の電力用半導体モジュール。
  3. 前記筐体の外部において前記第１及び第２の外部端子間に電気的に接続され、前記第１のフィルタ形成用素子を構成するコンデンサをさらに備える、請求項１に記載の電力用半導体モジュール。
  4. 前記筐体の外部において前記コンデンサに電気的に直列接続され、前記第１のフィルタ形成用素子を構成する抵抗素子をさらに備える、請求項３に記載の電力用半導体モジュール。
  5. 前記筐体の外部において前記コンデンサに電気的に並列接続され、前記第１のフィルタ形成用素子を構成する抵抗素子をさらに備える、請求項３に記載の電力用半導体モジュール。
  6. 前記筐体の外部において前記第１及び第２の外部端子間に電気的に接続され、前記第１のフィルタ形成用素子を構成する整流型半導体素子をさらに備える、請求項１に記載の電力用半導体モジュール。
  7. 前記筐体の外部において前記整流型半導体素子に電気的に並列接続され、前記第１のフィルタ形成用素子を構成する抵抗素子をさらに備える、請求項６に記載の電力用半導体モジュール。
  8. 前記筐体の外部において前記第１及び第２の外部端子間に電気的に接続され、前記第１のフィルタ形成用素子を構成する自己消弧型の半導体スイッチング素子をさらに備える、請求項１に記載の電力用半導体モジュール。
  9. 前記筐体の外部において前記半導体スイッチング素子に電気的に並列接続され、前記第１のフィルタ形成用素子を構成する抵抗素子をさらに備える、請求項８に記載の電力用半導体モジュール。
  10. 前記筐体の外部において前記半導体スイッチング素子に電気的に直列接続され、前記第１のフィルタ形成用素子を構成する抵抗素子をさらに備える、請求項８に記載の電力用半導体モジュール。
  11. 前記第１の複数の半導体素子の各々は、自己消弧型の半導体スイッチング素子であり、
    前記互いに対応する端子の各々はゲートである、請求項１から請求項１０のいずれか１項に記載の電力用半導体モジュール。
  12. 前記第１の複数の半導体素子の各々は、自己消弧型の半導体スイッチング素子であり、
    前記互いに対応する端子の各々はコレクタである、請求項１から請求項１０のいずれか１項に記載の電力用半導体モジュール。
  13. 前記第１の複数の半導体素子の各々は、自己消弧型の半導体スイッチング素子であり、
    前記互いに対応する端子の各々はエミッタである、請求項１から請求項１０のいずれか１項に記載の電力用半導体モジュール。
  14. 前記第１の複数の半導体素子の各々は、ワイドバンドギャップ半導体によって構成される、請求項１から請求項１３のいずれか１項に記載の電力用半導体モジュール。
  15. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム、酸化ガリウム及びダイヤモンドのいずれかである、請求項１４に記載の電力用半導体モジュール。
  16. 並列動作する第２の複数の半導体素子をさらに備え、
    前記筐体は、前記第２の複数の半導体素子をさらに格納し、
    前記第１の複数の半導体素子は、上アームを構成し、
    前記第２の複数の半導体素子は、下アームを構成し、さらに、
    前記第２の複数の半導体素子の互いに対応する端子が接続される第２の配線に接続され、前記筐体の外部に設けられる第２のフィルタ形成用素子を前記第２の配線に電気的に接続するための第３及び第４の外部端子を備え、
    前記第３及び第４の外部端子は、前記第２の配線において前記第３の外部端子と前記第４の外部端子とを電気的に接続する区間が、前記第２の複数の半導体素子の並列動作時における前記第２の配線上の通電領域の少なくとも一部を含むように、前記第２の配線に接続される、請求項１から請求項１５のいずれか１項に記載の電力用半導体モジュール。
  17. 並列動作する第１及び第２の電力用半導体モジュールを備え、
    前記第１及び第２の電力用半導体モジュールの各々は、
    並列動作する複数の半導体素子と、
    前記複数の半導体素子を格納する筐体と、
    前記複数の半導体素子の互いに対応する端子が接続される配線に接続される第１及び第２の外部端子とを含み、
    前記第１及び第２の外部端子は、前記配線において前記第１の外部端子と前記第２の外部端子とを電気的に接続する区間が、前記複数の半導体素子の並列動作時における前記配線上の通電領域の少なくとも一部を含むように、前記配線に接続され、さらに、
    前記筐体の外部に設けられ、前記第１の電力用半導体モジュールの前記第１の外部端子と、前記第２の電力用半導体モジュールの前記第１の外部端子との間に電気的に接続されるフィルタ形成用素子を備える、電力用半導体装置。
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