JP2004096829A

JP2004096829A - 並列接続された電圧駆動型半導体素子の制御装置

Info

Publication number: JP2004096829A
Application number: JP2002251475A
Authority: JP
Inventors: Yasushi Abe; 阿部　康
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-08-29
Filing date: 2002-08-29
Publication date: 2004-03-25

Abstract

【課題】並列接続された電圧駆動型半導体素子をオン・オフする際の各半導体素子のスイッチングタイミングを一致させることにより、特定の電圧駆動型半導体素子が過電流による素子破壊を起こすことを防止する。
【解決手段】上アームの並列接続された電圧駆動型半導体素子としてのＩＧＢＴＱ１，ＩＧＢＴＱ２それぞれのゲート線またはエミツタ線を磁気回路ＭＣ１により磁気結合させ、下アームの並列接続された電圧駆動型半導体素子としてのＩＧＢＴＱ３，ＩＧＢＴＱ４それぞれのゲート線またはエミツタ線を磁気回路ＭＣ２により磁気結合させる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、複数個並列接続された電圧駆動型半導体素子を同時にオン・オフさせる場合における又イッチングタイミングの制御装置に関する。
【０００２】
【従来の技術】
半導体電力変換装置の高性能化を図るために、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの電圧駆動型半導体素子の適用が進み、さらに、大電流化に対応するために電圧駆動型半導体素子を複数個並列接続した半導体電力変換装置が数多く製作されている。このように電圧駆動型半導体素子を並列接続した場合の問題点を、図１５に示すようにＩＧＢＴが各アームに２個並列接続されている半導体電力変換装置としてのインバータの１相分を例にとって説明する。
【０００３】
図１５において、Ｑ１〜Ｑ４はＩＧＢＴ、ＧＤＵ１〜ＧＤＵ４は外部から指令される入力信号に応じてＩＧＢＴＱ１〜ＩＧＢＴＱ４それぞれを個別にオン・オフさせるゲート駆動回路、Ｅｄは直流電源の電圧を示す。
【０００４】
図１６は、図１５に示す回路の上アームを構成するＩＧＢＴＱ１，ＩＧＢＴＱ２のスイツチング時の動作を示す波形図であり、なんらかの要因により、図示の如く、ＧＤＵ１への入力信号とＧＤＵ２への入力信号との間に時間差△Ｔが存在すると、ＩＧＢＴＱ１のゲートーエミッタ間電圧（実線波形）もＩＧＢＴＱ２のゲート―エミツタ間電圧（破線波形）に対して早く変化を開始する。すなわち、オン時には、ＩＧＢＴＱ１が早くターンオン動作を開始するため、ＩＧＢＴＱ１のコレクタ電流（実線波形）がＩＧＢＴＱ２のコレクタ電流（破線波形）に対して早いタイミングで流れ始めるために、それぞれのコレクタ電流にアンバランスが生ずる。また、オフ時も同様にＩＧＢＴＱ１が早くターンオフ動作を開始するため、ＩＧＢＴＱ１のコレクタ電流（実線波形）がＩＧＢＴＱ２のコレクタ電流（破線波形）に対して早いタイミングで減少し、この減少分は未だオン状態にあるＩＧＢＴＱ２に流れるために、それぞれのコレクタ電流にアンバランスが生ずる。このように、それぞれの入力信号のタイミングにばらつきが生じると、ＩＧＢＴＱ１とＩＧＢＴＱ２の素子特性やゲート線の配線インダクタンスが同じであっても、コレクタ電流がアンバランスし、このアンバランスにより一方のＩＧＢＴにコレクタ電流が集中し、その結果、このＩＧＢＴの電流定格を超えた場合には過電流による素子破壊を招く恐れがある。
【０００５】
図１７は、図１５に示した回路構成とは異なって、１組のゲート駆動回路ＧＤＵ１２によりＩＧＢＴＱ１，ＩＧＢＴＱ２それぞれをオン・オフさせるときの回路構成図である。
【０００６】
図１８は、図１７に示した回路におけるＩＧＢＴＱ１，ＩＧＢＴＱ２のスイツチング時の動作を示す波形図であり、この波形図ではＧＤＵｌ２からのゲート線の配線長が異なり、配線インダクタンスＬｇ１と配線インダクタン又Ｌｇ２との間に、Ｌｇ１＞Ｌｇ２の関係にあるときを示している。　このようにＬｇ１とＬｇ２の違いにより、ＩＧＢＴＱ１のゲートーエミッタ間電圧（破線波形）とＩＧＢＴＱ２のゲートーエミッタ間電圧の立ち上がり，立ち下がりの時定数が異なり、配線インダクタンスが大きくなる程、その時定数は大きくなる。その結果、ＩＧＢＴが動作し始めるしきい値に達するまでの時間に差（△ｔ_ＯＮ，△ｔ_ＯＦＦ）が生じる。　このために、オン時には、ＩＧＢＴＱ２が早〈ターンオン動作を開始するため、ＩＧＢＴＱ２のコレクタ電流（実線波形）がＩＧＢＴＱ１のコレクタ電流（破線波形）に対して早いタイミングで流れ始め、それぞれのコレクタ電流にアンバランスが生ずる。また、オフ時も同様にＩＧＢＴＱ２が早くターンオフ動作を開始するため、ＩＧＢＴＱ２のコレクタ電流（実線波形）がＩＧＢＴＱ１のコレクタ電流（破線波形）に対して早いタイミングで減少し、この減少分は未だオン状態にあるＩＧＢＴＱ１に流れるために、それぞれのコレクタ電流にアンバランスが生ずる。このアンバランスにより一方のＩＧＢＴにコレクタ電流が集中し、その結果、このＩＧＢＴの電流定格を超えた場合には過電流による素子破壊を招く恐れがある。
【０００７】
【発明が解決しようとする課題】
図１５の回路構成における上述のスイツチングタイミング差によるコレクタ電流のアンバランスの抑制策としては、前記入力信号のばらつきを抑制し、また、ゲート駆動回路の信号遅延時間のばらつきを調整し、さらに、各ゲート線の配線長を均一化するなどのことが行われているが、これらの抑制策は電圧駆動型半導体素子の並列数の増大に伴って、より困難な作業となっている。
【０００８】
また、図１７の回路構成における上述のスイツチングタイミング差によるコレクタ電流のアンバランスの抑制策としては、各ゲート線の配線長を均一化することが行われているが、この抑制策では電圧駆動型半導体素子の並列数の増大に伴って、ゲート駆動回路の配置，ゲート線の引き回し方法の設定がより困難な作業となっている。
【０００９】
この発明の課題は、簡単な回路を付加することで、並列に接続された電圧駆動型半導体素子のスイッチングタイミング差のばらつきを抑制し、特定の電圧駆動型半導体素子への電流集中に起因する過電流破壊を防止することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、この発明によれば、並列に接続された電圧駆動型素子のゲート線を磁気結合させて、該半導体素子がオンまたはオフする際に各ゲート線に流れる電流値が異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させてスイツチングタイミングのばらつきを抑制し、特定の電圧駆動型半導体素子への電流集中に起因する過電流破壊を防止している。
【００１１】
より具体的にいえば、この発明によれば、並列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするためにそれぞれの電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路それぞれとがらなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させたことを特徴とする（請求項１に記載の発明）。
【００１２】
また、この発明によれば、並列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするためにそれぞれの電圧駆動型半導体素子のゲート端子にゲート信号を供給する１組のゲート駆動回路とがらなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させたことを特徴とする（請求項２に記載の発明）。
【００１３】
さらに、請求項１または請求項２に記載の半導体スイッチ回路において、並列接続された複数個の電圧駆動型半導体素子それぞれのゲート線に流れる電流値を一致させるために、前記複数個をｎ個としたときに、ｋ（２≦ｋ≦ｎ）個目の電圧駆動型半導体素子は［ｋ−１］個目の電圧駆動型半導体素子と磁気結合させることにより、多数の並列接続された電圧駆動型半導体素子に対応可能である（請求項３に記載の発明）。
【００１４】
この発明の他の解決手段によれば、請求項１乃至請求項３のいずれかに記載の半導体スイッチ回路において、前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミッタ線とを磁気結合させることをより、同様の効果を発揮させることができる（請求項４に記載の発明）。
【００１５】
【発明の実施の形態】
図１は、この発明の第１の実施例を示しＩＧＢＴが各アームに２個並列接続されている半導体電力変換装置としてのインパークの１相分の回路構成図であり、この回路構成が図１５に示した従来の回路構成と異なる点は、各アームのゲート線を磁気結合させる磁気回路ＭＣ１，ＭＣ２が追加されていることである。
【００１６】
磁気結合させるときには、例として図２に示すように、それぞれのゲート線を同じ磁性体に巻き付ける。これにより、例えば上アームのＩＧＢＴＱ１がスイツチングしてゲート電流Ｉｇ（Ｑ１）が流れると、磁性体にΦ１の磁束が発生し、これがＩＧＢＴＱ２のゲート線を横切る。これによって各ゲート線が磁気結合される。このとき、磁性体へのゲート線の巻数Ｎ１，Ｎ２を同じとして、Ｉｇ（Ｑ１）＝Ｉｇ（Ｑ２）の時にΦ１＝Φ２となるようにする。　この時の回路動作を、ターンオフを例にとって説明する。
【００１７】
ＩＧＢＴＱ１とＩＧＢＴＱ２のターンオフタイミングが同時の場合、それぞれのゲート（Ｇ）−エミッタ（Ｅ）間電圧波形ＶＧＥ（Ｑ１），ＶＧＥ（Ｑ２）は同じとなる（図４（ａ）参照、ここでＩＧＢＴの素子特性が同じと仮定する）。ＩＧＢＴのＧ−Ｅ間は、図３に示すように等価的にコンデンサＣｉｅｓと見倣すことができるため、図４（ａ）のようにＩｇ（Ｑ１），Ｉｇ（Ｑ２）は過渡的に流れるＣｉｅｓの放電電流であり、これらも同波形となる。そのため、磁性体でのＩｇ（Ｑ１），Ｉｇ（Ｑ２）は極性が同じとなり、Φ１とΦ２は同じレベルで逆極性となることから、磁性体に発生する磁束はΦ１とΦ２とが互いに打ち消し合い零となる。そのため、磁気結合はせず、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）はそれぞれのＣｉｅｓから放電電流として流れ続ける。
【００１８】
次に、図４（ｂ）のようにターンオフタイミングがアンバランスになった時（この場合、Ｑ１が先にターンオフ）、すなわちＩｇ（Ｑ１）がＩｇ（Ｑ２）より先に流れ出した時、Ｉｇ（Ｑ１）≠Ｉｇ（Ｑ２）となりΦ１≠Φ２となるため、磁性体には｜Φ１−Φ２｜の磁束が発生し、磁気結合する。この磁気結合により、それぞれのゲート線にはインダクタンス調整分が発生し、これらは｜Φ１−Φ２｜に比例する特性がある。すなわち、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）のアンバランス分が大きい程、前記インダクタンス調整分も大きくなる。また、このインダクタンス調整分が増加する程、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）が流れにくくなる。この動作により、図５に示すようにＩｇ（Ｑ１）とＩｇ（Ｑ２）のアンバランス分に応じて自動的にゲート線のインダクタンス調整分が変化し、図６に示すようにＩｇ（Ｑ１）とＩｇ（Ｑ２）が一致するように動作をし、ＶＧＥ（Ｑ１），ＶＧＥ（Ｑ２）も同じ波形となる。
【００１９】
以上の方法により、ＩＧＢＴＱ１とＩＧＢＴＱ２のターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これはターンオンタイミングのばらつき抑制に対しても同様に有効に動作する。
【００２０】
図７は、この発明の第２の実施例を示しＩＧＢＴがｎ個並列に接続された回路構成図であり、図からも明らかなように、ＩＧＢＴＱ１とＩＧＢＴＱ２のゲート線を磁気回路ＭＣ１により磁気結合させてゲート電流値を一致させ、このゲート電流値を基準としてＩＧＢＴＱ３のゲート電流値を一致させるために、ＩＧＢＴＱ２とＩＧＢＴＱ３のゲート線を磁気回路ＭＣ２により磁気結合させる、というようにゲート線を従属的に磁気結合させることで、瞬時に全てのＩＧＢＴのスイツチングタイミングのアンバランスを抑制することが可能になる。
【００２１】
図８は、この発明の第３，第４の実施例を示しＩＧＢＴが各アームに２個並列接続された回路構成図であり、ＩＧＢＴのゲート電流はゲート線とエミッタ線に流れる電流値が同じであることから、図８（ａ）の第３の実施例に示す如く、磁気回路ＭＣ１によりＩＧＢＴＱ１のエミッタ線とＩＧＢＴＱ２のゲート線とを磁気結合させる、また、図８（ｂ）の第４の実施例に示す如く、磁気回路ＭＣ１によりＩＧＢＴＱ１のエミツタ線とＩＧＢＴＱ２のエミッタ線とを磁気結合させても、ＩＧＢＴＱ１，ＩＧＢＴＱ２のスイツチングタイミングのアンバランスを抑制することが可能である。
【００２２】
図９は、この発明の第５の実施例を示しＩＧＢＴが各アームに２個並列接続されている半導体電力変換装置としてのインパークのＴ相分の回路構成図であり、この回路構成が図１に示した第１の実施例の回路構成と異なる点は、ゲート駆動回路ＧＤＵ１〜ＧＤＵ４に代えて、上アームをオン・オフさせるゲート駆動回路ＧＤＵ１２と下アームをオン・オフさせるゲート駆動回路ＧＤＵ３４とを備えていることである。
【００２３】
この回路動作を、ターンオフを例にとって説明する。
【００２４】
ＩＧＢＴＱ１とＩＧＢＴＱ２のゲート配線のインダクタンス成分Ｌｇ１，Ｌｇ２（図１７参照）が同じ場合、それぞれのゲート（Ｇ）−エミツタ（Ｅ）間電圧波形ＶＧＥ（Ｑ１），ＶＧＥ（Ｑ２）は同じとなる（図１０（ａ）参照、ここでＩＧＢＴの素子特性が同じと仮定する）。従って、Ｉｇ（Ｑ１），Ｉｇ（Ｑ２）も同じとなり、ＩＧＢＴＱ１とＩＧＢＴＱ２のターンオフタイミングも同じとなる。
【００２５】
次に、例として、図１０（ｂ）のようにゲート配線のインダクタンス成分Ｌｇ１とＬｇ２との間がＬｇ１＞Ｌｇ２の関係にあると、Ｉｇ（Ｑ１）の流れている期間がＩｇ（Ｑ２）に比して長くなり、磁性体には｜Φ１−Φ２｜の磁束が発生し、磁気結合する。この磁気結合により、それぞれのゲート線にはインダクタンス調整分が発生し、これらは｜Φ１−Φ２｜に比例する特性がある。すなわち、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）のアンバランス分が大きい程、前記インダクタン又調整分も大きくなる。また、このインダクタンス調整分が増加する程、Ｉｇ（Ｑ１）とＩｇ（Ｑ２）が流れにくくなる。この動作により、図１１に示すようにＩｇ（Ｑ１）とＩｇ（Ｑ２）のアンバランス分に応じて自動的にゲート線のインダクタンス調整分が変化し、図１２に示すようにＩｇ（Ｑ１）とＩｇ（Ｑ２）が一致するように動作をし、ＶＧＥ（Ｑ１），ＶＧＥ（Ｑ２）も同じ波形となる。
【００２６】
以上の方法により、ＩＧＢＴＱ１とＩＧＢＴＱ２のターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これはターンオンタイミングのばらつき抑制に対しても同様に有効に動作する。
【００２７】
図１３は、この発明の第６の実施例を示し１組のゲート駆動回路ＧＤＵｌｎに対して、ＩＧＢＴがｎ個並列に接続された回路構成図であり、図からも明らかなように、ＩＧＢＴＱ１とＩＧＢＴＱ２のゲート線を磁気回路ＭＣ１により磁気結合させてゲート電流値を一致させ、このゲート電流値を基準としてＩＧＢＴＱ３のゲート電流値を一致させるために、ＩＧＢＴＱ２とＩＧＢＴＱ３のゲート線を磁気回路ＭＣ２により磁気結合させる、というようにゲート線を従属的に磁気結合させることで、瞬時に全てのＩＧＢＴのスイツチングタイミングのアンバランスを抑制することが可能になる。
【００２８】
図１４は、この発明の第７，第８の実施例を示し１組のゲート駆動回路ＧＤＵ１２に対して、ＩＧＢＴが２個並列接続された回路構成図であり、ＩＧＢＴのゲート電流はゲート線とエミッタ線に流れる電流値が同じであることから、図１
４（ａ）の第７の実施例に示す如く、磁気回路ＭＣ１によりＩＧＢＴＱ１のエミッタ線とＩＧＢＴＱ２のゲート線とを磁気結合させる、また、図１４（ｂ）の第８の実施例に示す如く、磁気回路ＭＣ１によりＩＧＢＴＱ１のエミッタ線とＩＧＢＴＱ２のエミツタ線とを磁気結合させても、ＩＧＢＴＱ１，ＩＧＢＴＱ２のスイツチングタイミングのアンバランスを抑制することが可能である。
【００２９】
上述の実施例では、電圧駆動型半導体素子としてのＩＧＢＴを並列接続した例について述べたが、電圧駆動型半導体素子内部においても、該半導体素子の大電流化に対応して、複数のチップ素子を並列接続した構成にすることが多い。従って、この電圧駆動型半導体素子内部における各チップ素子のゲート線を互いに磁気結合させることにより、該電圧駆動型半導体素子内部でのスイツチングタイミングのアンバランスを抑制することが可能である。
【００３０】
【発明の効果】
この発明によれば、電圧駆動型半導体素子を多数個並列接続するときに、各アームのゲート線を磁気結合させ、ゲート電流のアンバランス量に応じてゲート線のインピーダンスを瞬時に変化させることにより、非常に簡単な回路で遅れ時間無くスイツチングタイミングのばらつきを抑制することができ、その結果、それぞれの電圧駆動型半導体素子の電流をパランスさせることが可能となる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す回路構成図
【図２】図１の動作を説明する模式的構成図
【図３】図１の動作を説明する等価回路図
【図４】図１の動作を説明する波形図
【図５】図１の動作を説明する回路構成図
【図６】図１の動作を説明する波形図
【図７】この発明の第２の実施例を示す回路構成図
【図８】この発明の第３，第４の実施例を示す回路構成図
【図９】この発明の第５の実施例を示す回路構成図
【図１０】図９の動作を説明する波形図
【図１１】図９の動作を説明する回路構成図
【図１２】図９の動作を説明する波形図
【図１３】この発明の第６の実施例を示す回路構成図
【図１４】この発明の第７，第８の実施例を示す回路構成図
【図１５】従来例を示す回路構成図
【図１６】図１５の動作を説明する波形図
【図１７】従来例を示す回路構成図
【図１８】図１７の動作を説明する波形図
【符号の説明】
Ｑ１〜Ｑｎ・・・ＩＧＢＴ、ＧＤＵ１〜ＧＤＵｎ，ＧＤＵ１２，ＧＤＵ３４，ＧＤＵ１ｎ・・・ゲート駆動回路、ＭＣ１〜ＭＣｎ・・・磁気回路。

Claims

並列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするためにそれぞれの電圧駆動型半導体素子のゲート端子にゲート信号を供給するゲート駆動回路それぞれとがらなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させたことを特徴とする並列接続された電圧駆動型半導体素子の制御装置。
並列接続された複数個の電圧駆動型半導体素子と、これらの電圧駆動型半導体素子をオン・オフするためにそれぞれの電圧駆動型半導体素子のゲート端子にゲート信号を供給する１組のゲート駆動回路とからなる半導体スイッチ回路において、ゲート駆動回路と電圧駆動型半導体素子のゲート端子を接続するゲート線を互いに磁気結合させたことを特徴とする並列接続された電圧駆動型半導体素子の制御装置。
請求項１または請求項２に記載の半導体スイッチ回路において、並列接続された複数個の電圧駆動型半導体素子それぞれのゲート線に流れる電流値を一致させるために、前記複数個をｎ個としたときに、ｋ（２≦ｋ≦ｎ）個目の電圧駆動型半導体素子は［ｋ−１］個目の電圧駆動型半導体素子と磁気結合させたことを特徴とする電圧駆動型半導体素子の制御装置。
請求項１乃至請求項３のいずれかに記載の半導体スイッチ回路において、前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミツタ線とを磁気結合させたことを特徴とする並列接続された電圧駆動型半導体素子の制御装置。