WO2005096486A1

WO2005096486A1 - 高電圧パルス発生回路

Info

Publication number: WO2005096486A1
Application number: PCT/JP2005/006315
Authority: WO
Inventors: Tatsuhiko Hatano; Takeshi Sakuma
Original assignee: Ngk Insulators, Ltd.
Priority date: 2004-03-31
Filing date: 2005-03-31
Publication date: 2005-10-13
Also published as: JP2005295667A; JP4494066B2

Abstract

　高電圧パルス発生回路（１０Ａ）は、直流電源部（１６）の両端（１８、２０）に直列接続されたインダクタ（２２）、主スイッチ部（２４）及び副スイッチ部（２６）を有する。主スイッチ部（２４）は、並列とされた３つの第１の半導体スイッチ（２８ａ～２８ｃ）を有し、副スイッチ部（２６）も、主スイッチ部（２４）と同様に、並列とされた３つの第２の半導体スイッチ（３０ａ～３０ｃ）を有する。第１の半導体スイッチ（２８ａ～２８ｃ）と第２の半導体スイッチ（３０ａ～３０ｃ）とはそれぞれ１対１の関係で接続されている。各第１の半導体スイッチ（２８ａ～２８ｃ）のゲート端子（４２ａ～４２ｃ）とインダクタ（２２）の他端（４６）間にダイオード部（４８）が接続されている。該ダイオード部（４８）は、並列とされた３つのダイオード（５０ａ～５０ｃ）を有する。

Description

明細書

高電圧パルス発生回路

技術分野

[0001] 本発明は、簡単な回路構成にて、低い電圧の直流電源部からインダクタに蓄積させた電磁エネルギを開放することにより、極めて短い立ち上がり時間と極めて狭いパルス幅とを有する高電圧パルスを供給できる高電圧パルス発生回路に関する。背景技術

[0002] 最近、高電圧パルスの放電によるプラズマにより、脱臭、殺菌、有害ガスの分解等を行う技術が適応されるようになってきたが、このプラズマを発生させるために高電圧の極めて幅の狭いパルスを供給できる高電圧パルス発生回路が必要となる。

[0003] そこで、従来においては、例えば特許文献 1に示すような高電圧パルス発生回路が提案されている。この高電圧パルス発生回路 100は、図 21に示すように、直流電源部 102の両端にインダクタ 104、第 1の半導体スィッチ 106及び第 2の半導体スイツチ 108を直列に接続し、第 1の半導体スィッチ 106のアノード端子に一端が接続された前記インダクタ 104の他端に力ソード、前記第 1の半導体スィッチ 106のゲート端子にアノードとなるようにダイオード 110を接続した極めて簡単な回路である。

[0004] そして、第 2の半導体スィッチ 108をオンすることにより、第 1の半導体スィッチ 106 も導通し、インダクタ 104に直流電源部 102の電圧が印加され、該インダクタ 104に誘導エネルギが蓄積される。その後、第 2の半導体スィッチ 108をオフさせると、第 1 の半導体スィッチ 106も急速にターンオフするため、インダクタ 104に非常に急峻に立ち上がる極めて幅の狭!、高電圧ノルス Poが発生し、出力端子 112及び 114より高電圧パルス Poを取り出すことができる。

[0005] この高電圧パルス発生回路 100によれば、高電圧が印加される半導体スィッチを複数個使用することなぐ簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルス Poを供給することができる。

特許文献 1：特開 2004— 72994号公報

発明の開示発明が解決しょうとする課題

[0006] し力しながら、上述した高電圧パルス発生回路 100は、第 1の半導体スィッチ 106、第 2の半導体スィッチ 108及びダイオード 110の電流容量によって高電圧パルス Po の出力が制限されるおそれがある。

[0007] 本発明は、上述した高電圧パルス発生回路をさらに改良を加えることで、簡単な回路構成で、急峻な立ち上がり時間と極めて狭!ヽパルス幅を有する高電圧パルスを供給でき、且つ、大容量ィ匕を図ることができ、高電圧パルスの出力を増大させることができる高電圧パルス発生回路を提供することを目的とする。

[0008] また、本発明の他の目的は、上述の目的に加えて、動作スピードの高速ィ匕を図ることができ、電源性能の向上を図ることができる高電圧ノルス発生回路を提供することにある。

課題を解決するための手段

[0009] 本発明に係る高電圧パルス発生回路は、直流電源部の両端に直列接続されたィンダクタ、主スィッチ部及び副スィッチ部を有し、前記主スィッチ部は、複数の第 1の半導体スィッチを有し、前記インダクタの一端は、前記第 1の半導体スィッチのァノード端子が接続され、前記副スィッチ部は、少なくとも 1つの第 2の半導体スィッチを有し、前記第 1の半導体スィッチのゲート端子と前記インダクタの他端間にダイオード部が接続され、前記ダイオード部は、アノード端子が前記第 1の半導体スィッチのゲート端子に接続され、力ソード端子が前記インダクタの他端に接続された少なくとも 1つのダイオードを有することを特徴とする。

[0010] すなわち、本発明においては、主スィッチ部に複数の第 1の半導体スィッチを有するようにしている。そのため、簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルスを供給でき、且つ、容量の小さい半導体素子を用いことができ、高電圧パルスの出力を増大させることができる。

[0011] そして、前記構成において、前記インダクタは、複数の卷線を有し、前記第 1の半導体スィッチと前記卷線とが 1対 1、あるいは多対 1、あるいは 1対多、あるいはこれらの組み合わせの関係で接続されて、てもよ、。

[0012] 主スィッチが複数の第 1の半導体スィッチを有することは、インダクタと各第 1の半導体スィッチとの間に分岐点が存在することになる。そのため、分岐点と各第 1の半導体スィッチまでの配線に抵抗ばらつきがあると、各第 1の半導体スィッチに流れる電流にばらつきが生じるおそれがある。

[0013] しかし、この発明では、各第 1の半導体スィッチと各卷線とを 1対 1、あるいは多対 1 、あるいは 1対多、あるいは組み合わせの関係で接続するようにしているため、前記分岐点は存在せず、配線の抵抗として各卷線の抵抗値が加わることになる。この場合、各卷線から各第 1の半導体スィッチまでの配線の抵抗値と各卷線の抵抗値は、配線の抵抗値 < <卷線の抵抗値の関係にあることから、各卷線から各第 1の半導体スィッチまでの配線に抵抗ばらつきがあつたとしても、そのばらつきはほとんど影響のないものとなり、各第 1の半導体スィッチに流れる電流にばらつきはほとんど生じなくなる。

[0014] また、前記構成において、前記第 1の半導体スィッチと前記第 2の半導体スィッチと力対 1、あるいは多対 1、あるいは 1対多、これらの組み合わせの関係で接続されていてもよい。

[0015] この場合、前記複数の第 1の半導体スィッチの各オフ時点がほぼ同じになるように、前記各第 1の半導体スィッチに対応する 1つあるいは複数の第 2の半導体スィッチは、それぞれオフするタイミングが調整されてヽることが好まヽ。

[0016] 主スィッチ部における各第 1の半導体スィッチにお、てそれぞれ特性をまったく同一にすることは困難である。そのため、例えば各第 1の半導体スィッチにおいてターンオフが開始されてそれぞれ電荷が引き抜かれる場合を想定したとき、各第 1の半導体スィッチが完全にオフするまでのストレージ時間は、各第 1の半導体スィッチにおいて異なる。従って、例えば 2つの第 1の半導体スィッチを考えたときに、 1つの第 1の半導体スィッチがオフとなつた場合、残りの第 1の半導体スィッチのみに対して電流が流れることになり、損失や信頼性の観点力好ましくない。

[0017] そこで、この発明では、各第 2の半導体スィッチのそれぞれオフするタイミングが調整されて、複数の第 1の半導体スィッチの各オフ時点がほぼ同じになるようにしているため、上述のような偏った電流の流れはほとんど生じなくなり、低損失並びに信頼性の向上を図ることができる。 [0018] また、前記構成にお!、て、前記ダイオード部は、前記第 1の半導体スィッチと前記ダイオードとが 1対 1、あるいは多対 1、あるいは 1対多、あるいはこれらの組み合わせの関係で接続されて、てもよ、。

[0019] この場合、前記複数の第 1の半導体スィッチの各オフ時点がほぼ同じになるように、前記各第 1の半導体スィッチと、これら各第 1の半導体スィッチに対応する 1つあるいは複数のダイオードとの間の配線は、それぞれインピーダンスが調整されて、ることが好ましい。

[0020] 前記インピーダンスは、前記各第 1の半導体スィッチと、これら各第 1の半導体スィツチに対応する 1つあるいは複数のダイオードとの間のインダクタンス成分、あるいはレジスタンス成分、ある、はこれらの組み合わせであってもよ!/、。

[0021] あるいは、前記複数の第 1の半導体スィッチの各オフ時点がほぼ同じになるように、前記各第 1の半導体スィッチと、これら各第 1の半導体スィッチに対応する 1つあるいは複数のダイオードは、順方向電圧あるヽは順回復電圧が調整されて、ることが好ましい。

[0022] また、前記構成にお!、て、前記副スィッチ部は、複数の前記第 2の半導体スィッチを有し、前記主スィッチ部と前記副スィッチ部とが共通接点を介して接続されてヽてもよい。あるいは、前記ダイオード部は、複数の前記ダイオードを有し、前記主スイツチ部と前記ダイオード部とが共通接点を介して接続されていてもよい。もちろん、前記副スィッチ部は、複数の前記第 2の半導体スィッチを有し、前記ダイオード部は、複数の前記ダイオードを有し、前記主スィッチ部と前記副スィッチ部とが第 1の共通接点を介して接続され、前記主スィッチ部と前記ダイオード部とが第 2の共通接点を介して接続されて、てもよヽ。

[0023] なお、前記第 1の半導体スィッチは、静電誘導サイリスタであってもよ!、。また、前記第 2の半導体スィッチは、電力用金属酸ィ匕半導体電界効果トランジスタであってもよい。

[0024] 以上説明したように、本発明に係る高電圧パルス発生回路によれば、以下の効果を奏する。

[0025] (1)簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルスを供給でき、且つ、容量の小さい半導体素子を用いことができ、高電圧パルスの出力を増大させることができる。

[0026] (2)動作スピードの高速ィ匕を図ることができ、電源性能の向上を図ることができる。

図面の簡単な説明

[0027] [図 1]図 1は、第 1の実施の形態に係る高電圧パルス発生回路を示す回路図である。

[図 2]図 2A〜図 2Cは、第 1の実施の形態に係る高電圧パルス発生回路の各部の電圧及び電流の動作波形を説明する図である。

[図 3]図 3は、第 2の実施の形態に係る高電圧パルス発生回路を示す回路図である。

[図 4]図 4は、第 3の実施の形態に係る高電圧パルス発生回路を示す回路図である。

[図 5]図 5は、第 4の実施の形態に係る高電圧パルス発生回路を示す回路図である。

[図 6]図 6は、第 5の実施の形態に係る高電圧パルス発生回路を示す回路図である。

[図 7]図 7は、第 6の実施の形態に係る高電圧パルス発生回路を示す回路図である。

[図 8]図 8は、第 7の実施の形態に係る高電圧パルス発生回路を示す回路図である。

[図 9]図 9は、第 8の実施の形態に係る高電圧パルス発生回路を示す回路図である。

[図 10]図 10は、第 4の実施の形態に係る高電圧パルス発生回路における電流のバランスを説明するための図である。

[図 11]図 11は、 2つの第 1の半導体スィッチが導通して、る場合の電流のばらつきと、 2つの第 1の半導体スィッチがターンオフしている場合の引抜電流のばらつきを説明するための波形図である。

[図 12]図 12は、インダクタと主スィッチ部間の配線抵抗のばらつきを説明するための図である。

[図 13]図 13は、第 1の変形例に係る高電圧パルス発生回路を示す回路図である。

[図 14]図 14は、第 2の変形例に係る高電圧パルス発生回路を示す回路図である。

[図 15]図 15は、 2つの第 1の半導体スィッチがターンオフしている場合の引抜電流のばらつきを説明するための波形図である。

[図 16]図 16は、第 3の変形例に係る高電圧パルス発生回路を示す回路図である。

[図 17]図 17は、一方の第 1の半導体スィッチのターンオフの開始時点を遅らせて、引抜電流をバランスさせた状態を説明するための波形図である。 [図 18]図 18は、第 4の変形例に係る高電圧パルス発生回路を示す回路図である。

[図 19]図 19は、第 5の変形例に係る高電圧パルス発生回路を示す回路図である。

[図 20]図 20は、第 6の変形例に係る高電圧パルス発生回路を示す回路図である。

[図 21]図 21は、従来技術に係る高電圧パルス発生回路を示す図である。

発明を実施するための最良の形態

[0028] 以下、本発明に係る高電圧パルス発生回路の実施の形態例を図 1〜図 20を参照しながら説明する。

[0029] まず、第 1の実施の形態に係る高電圧パルス発生回路 10Aは、図 1に示すように、直流電源 12と高周波インピーダンスを低くするコンデンサ 14とを有する直流電源部 16の両端 18及び 20に直列接続されたインダクタ 22、主スィッチ部 24及び副スイツチ部 26を有する。

[0030] 主スィッチ部 24は、並列とされた 3つの第 1の半導体スィッチ 28a〜28cを有し、畐 ij スィッチ部 26も、主スィッチ部 24と同様に、並列とされた 3つの第 2の半導体スィッチ 30a〜30cを有する。 3つの第 1の半導体スィッチ 28a〜28cと 3つの第 2の半導体スイッチ 30a〜30cとはそれぞれ 1対 1の関係で接続されている。複数の第 1の半導体スィッチ 28a、 28b、 · · ·を一括していう場合には、第 1の半導体スィッチ 28と記し、複数の第 2の半導体スィッチ 30a、 30b、…を一括していう場合には、第 2の半導体スイッチ 30と記す。

[0031] インダクタ 22は、一次卷線 32と二次卷線 34を有するトランス 36を有し、該トランス 3 6の二次卷線 34の両端 38及び 40 (出力端子)から高電圧パルス Poが取り出されるようになつている。二次卷線 34の出力端子 38及び 40には、図示しないが、抵抗負荷が接続されたり、容量性負荷が接続される。このインダクタ 22の一端 44には、（一次卷線 32の一端）には、各第 1の半導体スィッチ 28a〜28cのアノード端子が接続されている。

[0032] また、各第 1の半導体スィッチ 28a〜28cのゲート端子 42a〜42cとインダクタ 22の他端 46間にダイオード部 48が接続されている。該ダイオード部 48は、並列とされた 3 つのダイオード 50a〜50cを有し、 3つの第 1の半導体スィッチ 28a〜28cと 3つのダィオード 50a〜50cとが 1対 1の関係で接続されている。複数のダイオード 50a、 50b 、 · · ·を一括していう場合には、ダイオード 50と記す。

[0033] なお、図 1の例では、 3つの第 2の半導体スィッチ 30a〜30cが直流電源部 16の負極端子 20側に設けられているが、正極端子 18側に設けても同じ効果をもたらすことはいうまでもない。また、出力もインダクタ 22からではなぐ主スィッチ部 24の両端から取り出すようにしてもよい。

[0034] 副スィッチ部 26の各第 2の半導体スィッチ 30a〜30cは、自己消弧形あるいは転流消弧形のデバイスを用いることができる力この例では、アバランシェ形ダイオードが逆並列で内蔵された電力用金属酸ィ匕半導体電界効果トランジスタを使用している。 3 つの第 2の半導体スィッチ 30a〜30cの各ゲート端子とソース端子間には、共通の制御信号 S 1ある、はそれぞれ個別の制御信号 Sa〜Scが供給されるようになって、る

[0035] 主スィッチ部 24の各第 1の半導体スィッチ 28a〜28cは、電流制御形のデバイス又は自己消弧形あるいは転流消弧形のデバイスを用いることができるが、この第 1の実施の形態では、ターンオフ時の電圧上昇率 (dvZdt)に対する耐量が極めて大きぐ且つ、電圧定格の高い SIサイリスタを用いている。

[0036] 次に、この第 1の実施の形態に係る高電圧パルス発生回路 10Aの回路動作について図 1の回路図と図 2A〜図 2Cの波形図とを参照しながら説明する。

[0037] まず、時点 tOにおいて、各第 2の半導体スィッチ 30a〜30cのゲートソース間に制御信号を供給することによって、各第 2の半導体スィッチ 30a〜30cがオンになる。

[0038] このとき、ダイオード部 48における各ダイオード 50a〜50cの逆極性の極めて大きなインピーダンスにより、各第 1の半導体スィッチ 28a〜28cは、ゲート及び力ソード間に正に印加される電界効果によりそれぞれターンオンする。各第 1の半導体スィッチ 28a〜28cのアノード電流の立ち上がりは、インダクタ 22により抑制されるため、電界効果だけでも、正常なターンオンが行われる。

[0039] このようにして、時点 tOで各第 2の半導体スィッチ 30a〜30c及び各第 1の半導体スイッチ 28a〜28cが導通すると、トランス 36に直流電源 12の電圧 Vとほぼ同じ電圧が印加され、トランス 36の一次インダクタンスを Lとしたとき、図 2Aに示すように、トランス 36の一次卷線 32に流れる電流 IIは勾配 (VZL)で時間の経過に伴って直線状に増加する。

[0040] そして、各第 1の半導体スィッチ 28a〜28cがオンとなっている期間 Tonにおいて、二次卷線 34の出力端子 38及び 40には、一定の負極性の電圧 (負極性パルス Pn) が出力される。直流電源 12の電源電圧を V、トランス 36の卷数比（二次卷線 34の卷線数 n2Z—次卷線 32の卷線数 nl)を nとしたとき、二次卷線 34の出力端子 38及び 40に現れる出力電圧 Voのレベルは nVである（Vo =—nV)。この期間 Tonにおいては、二次卷線 34に流れる電流 12の波形も負極性のパルス Pnに準じた波形となる（図 2B参照)。

[0041] その後、時点 tlにおいて、各第 2の半導体スィッチ 30a〜30cのゲートソース間への制御信号の供給を停止することにより、各第 2の半導体スィッチ 30a〜30cがターンオフし、各第 1の半導体スィッチ 28a〜28cの力ソードからの電流もゼロ、つまり、開放状態となるため、一次卷線 32に流れていた電流 IIは遮断され、一次卷線 32は残留電磁エネルギによって逆誘起電圧を発生させようとする力各ダイオード 50a〜 50cが作用し、一次卷線 32の電流 IIは、各第 1の半導体スィッチ 28a〜28cのァノード端子→各第 1の半導体スィッチ 28a〜28cのゲート端子 42a〜42c→各ダイオード 50a〜50cのアノード→各ダイオード 50a〜50cの力ソードで構成される経路に転流する。このとき、出力端子 38及び 40への高電圧パルス Poの発生が開始されると共に、トランス 36に発生する誘導起電力によって出力電圧 Voが急峻に上昇する。そして、各第 1の半導体スィッチ 28a〜28cがオフになって、電流 IIがゼロになった時点 t2 で、高電圧パルス Poがピークとなる。

[0042] 高電圧パルス Poのピーク値は、トランス 36の卷数比を n、トランス 36の一次インダクタンスを L、トランス 36の一次卷線 32を流れる電流 IIの遮断速度を (diZdt)としたとき、 nLl (diZdt)である。これは、主スィッチ部 24のアノード一力ソード間電圧 V と

AK

したとき、高電圧パルス Poのピーク値は nV となり、主スィッチ部 24のアノード一カソ

AK

ード間電圧 V の耐量以上の電圧となる。また、各第 1の半導体スィッチ 28a〜28c

AK

の全電気容量の等価容量を Cとすると、高電圧パルス Poのパルス幅 Tpは、

[0043] [数 1]

となる。

[0044] このように、第 1の実施の形態に係る高電圧ノルス発生回路 10Aにおいては、まず、簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルス Poを供給することができる。そして、主スィッチ部 24に並列に 3つの第 1の半導体スィッチ 28a〜28cを設け、各第 1の半導体スィッチ 28a〜28cに対応してそれぞれ 3つの第 2の半導体スィッチ 30a〜30cと 3つのダイオード 50a〜50cを接続するようにしているため、主スィッチ部 24、副スィッチ部 26及びダイオード部 48の各電流容量を大きくすることができ、その結果、高電圧パルス Poの出力を増大させることができる。しかも、各第 1の半導体スィッチ 28a〜28cとして容量の小さい半導体スイツチを使用することができるため、動作スピードの高速ィ匕を図ることができ、電源性能の向上を図ることができる。

[0045] 次に、いくつかの他の実施の形態に係る高電圧パルス発生回路 10B〜： L0Hについて図 3〜図 20を参照しながら説明する。

[0046] まず、第 2の実施の形態に係る高電圧パルス発生回路は、図 3に示すように、上述した第 1の実施の形態に係る高電圧パルス発生回路 10Aとほぼ同様の構成を有するが以下の点で異なる。

[0047] すなわち、主スィッチ部 24は、 4つの第 1の半導体スィッチ 28a〜28dを有する。副スィッチ部 26は、 2つの第 2の半導体スィッチ 30a及び 30bを有し、主スィッチ部 24 の 4つの第 1の半導体スィッチ 28a〜28dと 2つの第 2の半導体スィッチ 30a及び 30b とがそれぞれ 2対 1の関係で接続されている。

[0048] 具体的には、 2つの第 1の半導体スィッチ 28a及び 28bの各力ソード端子が接点を介して一方の第 2の半導体スィッチ 30aに接続され、他の 2つの第 1の半導体スイツチ 28c及び 28dの各力ソード端子が接点を介して他方の第 2の半導体スィッチ 30bに接続されている。

[0049] ダイオード部 48は、 4つのダイオード 50a〜50dを有し、これら 4つのダイオード 50a 〜50dと 4つの第 1の半導体スィッチ 28a〜28dとはそれぞれ 1対 1の関係で接続されている。

[0050] 次に、第 3の実施の形態に係る高電圧パルス発生回路 10Cは、図 4に示すように、上述した第 1の実施の形態に係る高電圧パルス発生回路 10Aとほぼ同様の構成を有するが以下の点で異なる。

[0051] すなわち、主スィッチ部 24は、 2つの第 1の半導体スィッチ 28a及び 28bを有する。

畐 IJスィッチ部 26は、 4つの第 2の半導体スィッチ 30a〜30dを有し、主スィッチ部 24 の 2つの第 1の半導体スィッチ 28a及び 28bと 4つの第 2の半導体スィッチ 30a〜30d とがそれぞれ 1対 2の関係で接続されている。

[0052] 具体的には、一方の第 1の半導体スィッチ 28aの力ソード端子が接点を介して 2つの第 2の半導体スィッチ 30a及び 30bに接続され、他方の第 1の半導体スィッチ 28b の各力ソード端子が接点を介して他の 2つの第 2の半導体スィッチ 30c及び 30dに接続されている。

[0053] ダイオード部 48は、 2つのダイオード 50a及び 50bを有し、これら 2つのダイオード 5 Oa及び 50bと 2つの第 1の半導体スィッチ 28a及び 28bとはそれぞれ 1対 1の関係で接続されている。

[0054] 次に、第 4の実施の形態に係る高電圧パルス発生回路 10Dは、図 5に示すように、上述した第 1の実施の形態に係る高電圧パルス発生回路 10Aとほぼ同様の構成を有するが以下の点で異なる。

[0055] すなわち、主スィッチ部 24は、 2つの第 1の半導体スィッチ 28a及び 28bを有する。

副スィッチ部 26は、 2つの第 2の半導体スィッチ 30a及び 30bを有し、主スィッチ部 2 4の 2つの第 1の半導体スィッチ 28a及び 28bと 2つの第 2の半導体スィッチ 30a及び 30bとがそれぞれ 1対 1の関係で接続されている。ダイオード部 48は、 4つのダイォード 50al、 50a2、 50bl及び 50b2を有し、各第 1の半導体スィッチ 28a及び 28bに対応してそれぞれ 2つのダイオード（50al、 50a2)及び（50bl、 50b2)が接続されている。

[0056] 次に、第 5の実施の形態に係る高電圧パルス発生回路 10Eは、図 6に示すように、上述した第 4の実施の形態に係る高電圧パルス発生回路 10Dとほぼ同様の構成を有するが、ダイオード部 48が 1つのダイオード 50を有し、 2つの第 1の半導体スィッチ 28a及び 28bに対して前記 1つのダイオード 50が共通に接続されている点で異なる。

[0057] なお、第 1の実施の形態では、第 1の半導体スィッチ 28と第 2の半導体スィッチ 30との接続関係を 1対 1、第 1の半導体スィッチ 28とダイオード 50との接続関係を 1対 1とし、第 2の実施の形態では、第 1の半導体スィッチ 28と第 2の半導体スィッチ 30との接続関係を多対 1とし、第 3の実施の形態では、第 1の半導体スィッチ 28と第 2の半導体スィッチ 30との接続関係を 1対多としているが、その他、第 1の半導体スィッチ 2 8と第 2の半導体スィッチ 30との接続関係を 1対 1のものと多対 1のものを組み合わせてもよいし、 1対 1のものと 1対多のものを組み合わせてもよいし、多対 1のものと 1対多のものを組み合わせてもよ、。

[0058] 次に、第 6の実施の形態に係る高電圧パルス発生回路 10Fは、図 7に示すように、上述した第 4の実施の形態に係る高電圧パルス発生回路 10Dとほぼ同様の構成を有するが、以下の点で異なる。

[0059] すなわち、主スィッチ部 24における 2つの第 1の半導体スィッチ 28a及び 28bのカソード端子が接点 60を介して接続され、副スィッチ部 26における 2つの第 2の半導体スィッチ 30a及び 30bのドレイン端子が接点 62を介して接続され、これら接点 60と接点 62が共通化されて共通接点 64となっている。つまり、主スィッチ部 24と副スィッチ部 26とが共通接点 64を介して接続された形となっている。

[0060] ダイオード部 48は、 2つのダイオード 50a及び 50bを有し、これら 2つのダイオード 5 Oa及び 50bと 2つの第 1の半導体スィッチ 28a及び 28bとが 1対 1の関係で接続されている。

[0061] 次に、第 7の実施の形態に係る高電圧パルス発生回路 10Gは、図 8に示すように、上述した第 4の実施の形態に係る高電圧パルス発生回路 10Dとほぼ同様の構成を有するが、以下の点で異なる。

[0062] すなわち、ダイオード部 48は、 2つのダイオード 50a及び 50bを有し、一方のダイォード 50aのアノード端子は、主スィッチ部 24における一方の第 1の半導体スィッチ 28 aのゲート端子 42aと接点 66aを介して接続され、他方のダイオード 50bのアノード端子は、他方の第 1の半導体スィッチ 28bのゲート端子 42bと接点 66bを介して接続されている。さらに、これら接点 66aと接点 66bが共通化されて共通接点 66となっている。つまり、主スィッチ部 24とダイオード部 48とが共通接点 66を介して接続された形となっている。

[0063] 次に、第 8の実施の形態に係る高電圧パルス発生回路 10Hは、図 9に示すように、第 6の実施の形態に係る高電圧パルス発生回路と第 7の実施の形態に係る高電圧パルス発生回路とを組み合わせた構成を有する。

[0064] すなわち、主スィッチ部 24と副スィッチ部 26とが共通接点 64を介して接続され、主スィッチ部 24とダイオード部 48とが共通接点 66を介して接続された形となっている。

[0065] 上述した第 2〜第 8の実施の形態に係る高電圧パルス発生回路 10B〜： LOHにおいても、上述した第 1の実施の形態に係る高電圧ノルス発生回路 10Aと同様に、簡単な回路構成で、急峻な立ち上がり時間と極めて狭!、パルス幅を有する高電圧パルスを供給でき、且つ、大容量ィ匕を図ることができ、高電圧パルスの出力を増大させることができる。また、動作スピードの高速ィ匕を図ることができ、電源性能の向上を図ることができる。

[0066] ところで、主スィッチ部 24に複数の第 1の半導体スィッチ 28a及び 28bを設けることによって、以下のような電流のアンバランスが発生するおそれがある。

[0067] 例えば図 10に示す第 4の実施の形態に係る高電圧パルス発生回路 10Dと図 11の波形図に基づいて説明すると、まず、図 11に示す期間 Ton、すなわち、主スィッチ部 24における 2つの第 1の半導体スィッチ 28a及び 28bが導通されて、エネルギーが蓄積されている期間において、 2つの第 1の半導体スィッチ 28a及び 28bを流れる電流 I al及び Ibl (アノード端子力も力ソード端子に向力電流）の値にばらつきが発生する場合がある。

[0068] また、図 11に示す期間 Toff、すなわち、主スィッチ部 24における 2つの第 1の半導体スィッチ 28a及び 28bがターンオフする期間において、各第 1の半導体スィッチ 28 a及び 28bでの電流遮断の挙動が異なることにより、各第 1の半導体スィッチ 28a及び 28bでの引抜電流 Ia2及び Ib2 (アノード端子力ゲート端子に向力電流）にばらつきが発生する場合がある。

[0069] まず、各第 1の半導体スィッチ 28a及び 28bが導通している期間 Tonにおける電流 I al及び Iblのばらつきは、図 12に示すように、インダクタ 22の一端 44から一方の第 1 の半導体スィッチ 28aのアノード端子までの配線 72aの抵抗値 (正確にはインピーダンス) Raと、インダクタ 22の一端 44から他方の第 1の半導体スィッチ 28bのアノード端子までの配線 72bの抵抗値 (インピーダンス) Rbとのばらつきが大きく関わってヽると考えられる。

[0070] 例えば、配線 72aの径を 2mm²、長さを 50mmとし、配線 72bの径を 2mm²、長さを 60mmとしたとき、抵抗値 Ra及び Rbは配線 72a及び 72bの長さの比例するため、抵抗値 Ra及び Rbのずれは 20%となり、 2つの第 1の半導体スィッチに流れる電流 Ial 及び Iblの配分は 20%差を生じる。

[0071] 従って、これらの配線抵抗 Ra及び Rbの値を適宜調整することで電流 Ial及び Ibl のばらつきを抑制することができると考えられる力これらの配線抵抗 Ra及び Rbの値は、他の配線の抵抗値と比して小さいため、調整をとること自体困難を極める。特に、主スィッチ部 24を構成する第 1の半導体スィッチの並列数が多、場合は、構造的な制約等により、配線距離を均等にできない場合があり、前記電流のばらつきを抑制するには限界がある。

[0072] そこで、第 1の変形例に係る高電圧パルス発生回路 10aにおいては、図 13に示すように、一次卷線 32を主スィッチ部 24における前記第 1の半導体スィッチの個数と同じ個数の卷線 (この例では、第 1の一次卷線 32aと第 2の一次卷線 32b)を並列にして構成し、 2つの卷線 32a及び 32bと 2つの第 1の半導体スィッチ 28a及び 28bとをそれぞれ 1対 1の関係で接続する。

[0073] これにより、一方の第 1の半導体スィッチ 28aと第 1の一次卷線 32aとの間の配線抵抗 Raは、第 1の一次卷線 32aの配線抵抗 Rcよりも大幅に小さぐ他方の第 1の半導体スィッチ 28bと第 2の一次卷線 32bとの間の配線抵抗 Rbは、第 2の一次卷線 32b の配線抵抗 Rdよりも大幅に小さいことから、構造的要因等による配線抵抗 Ra及び R bのずれはほとんど無視できる程度となり、一方の第 1の半導体スィッチ 28aに流れる電流 la 1と他方の第 1の半導体スィッチ 28bに流れる電流 lb 1とのバランスを容易にとることがでさる。

[0074] 例えば、第 1及び第 2の一次卷線 32a及び 32bの長さを 800mm、配線 72aの径を 2mm² ,長さを 50mmとし、配線 72bの径を 2mm²、長さを 60mmとしたとき、第 1及び第 2の一次卷線 32a及び 32bを含めた抵抗値のずれは、 1. 25%程度となり、電流 la 1及び Iblのずれもほとんどなくなる。

[0075] 第 1の変形例では、 2つの卷線 32a及び 32bと 2つの第 1の半導体スィッチ 28a及び 28bとをそれぞれ 1対 1の関係で接続するようにしたが、その他、図 14に示す第 2の変形例に係る高電圧パルス発生回路 10bのように、上述した第 2の実施の形態に係る高電圧パルス発生回路 10Bと同様に、主スィッチ部 24に 4つの第 1の半導体スイツチ 28a〜28dを設け、 2つの卷線 32a及び 32bと 4つの第 1の半導体スィッチ 28a〜2 8dとをそれぞれ 1対 2の関係で接続するようにしてもょ、。

[0076] もちろん、主スィッチ部 24と副スィッチ部 26との関係、主スィッチ部 24とダイオード部 48との関係は、前記第 2の実施の形態のほか、上述した第 3の実施の形態に係る高電圧パルス発生回路 10C〜第 8の実施の形態に係る高電圧ノルス発生回路 10H と同様の構成を採用するようにしてもょ、。

[0077] 次に、主スィッチ部 24における 2つの第 1の半導体スィッチ 28a及び 28bがターンオフする期間 Toffにおける電流 Ia2及び Ib2のばらつきは、図 15に示すように、 2つの第 1の半導体スィッチ 28a及び 28bのストレージ時間のばらつきに起因している。ストレージ時間とは、例えば一方の第 1の半導体スィッチ 28aに関していえば、対応する第 2の半導体スィッチ 30aがオフとされた時点から、第 1の半導体スィッチ 28aに蓄積されて!、た電荷がゼロとなるまでの時間である。他方の第 1の半導体スィッチ 28bも同様である。

[0078] 例えば図 15に示すように、 2つの第 1の半導体スィッチ 28a及び 28bが導通状態にあって共に電流 Ial及び Iblが流れている状態から、時点 ti lにおいて、例えば 2つの第 2の半導体スィッチ 30a及び 30bが同時にオフになった場合、 2つの第 1の半導体スィッチ 28a及び 28bは同時にターンオフが開始されることになる。つまり、ストレージ時間が開始される。この時点 ti lから各第 1の半導体スィッチ 28a及び 28bのァノ一ド→各第 1の半導体スィッチ 28a及び 28bのゲート→各ダイオード（50al、 50a2) 及び（50bl、 50b2)のアノード→各ダイオード（50al、 50a2)及び（50bl、 50b2) の力ソードで構成される 2つの経路で還流（弓 I抜電流 Ia2及び Ib2の流れ）が起こり、各第 1の半導体スィッチ 28a及び 28bにおいて電荷が引き抜かれる。

[0079] ここで、一方の第 1の半導体スィッチ 28aのストレージ時間 Tstlが、他方の第 1の半導体スィッチ 28bのストレージ時間 Tst2よりも短い場合、まず先に、一方の第 1の半導体スィッチ 28aにおいて電荷がゼロとなってストレージ時間 Tstlが終了し、時点 tl 2において、第 1の半導体スィッチ 28aがオフすることとなる。従って、それ以降、残りの第 1の半導体スィッチ 28bがオフするまでの期間 Tb、該第 1の半導体スィッチ 28b のみに対して、ターンオフ開始時よりも大きな引抜電流 Ib2が急激に流れることになり、損失や信頼性の観点力も好ましくない。

[0080] そこで、図 16に示す第 3の変形例に係る高電圧パルス発生回路 10cにおいては、 2つの第 2の半導体スィッチ 30a及び 30bの各ゲート端子とソース端子間に、それぞれ個別の制御信号 Sa及び Sbが供給されるように構成する。そして、図 17に示すように、 2つの第 1の半導体スィッチ 28a及び 28bのうち、ストレージ時間の短い例えば一方の第 1の半導体スィッチ 28aに対応する一方の第 2の半導体スィッチ 30aをオフするタイミングを、他方の第 2の半導体スィッチ 30bをオフするタイミングよりも時間てほど遅くする。

[0081] これによつて、 2つの第 1の半導体スィッチ 28a及び 28bのオフするタイミング（各ストレージ時間 Tstl及び Tst2の終了時点）をほぼ同じに設定させることができ、他方の第 1の半導体スィッチ 28bのみに大きな引抜電流 Ib2が流れるという不都合を回避することができる。これは、損失の低減並びに信頼性の向上につながる。

[0082] その他の構成としては、例えば図 18に示す第 4の変形例に係る高電圧パルス発生回路 10dのように、一方の第 1の半導体スィッチ 28aのゲート端子 42aと対応する 2つのダイオード 50al及び 50a2の共通アノード端子との間の配線 70aのインダクタンス成分 Laと、他方の第 1の半導体スィッチ 28bのゲート端子 42bと対応する 2つのダイオード 50b 1及び 50b2の共通アノード端子との間の配線 70bのインダクタンス成分 L bとを調整する。調整は、前記配線 70aの長さと配線 70bの長さを変えること等である。これにより、例えば一方の第 1の半導体スィッチ 28aの引抜電流 Ia2を遅らせることができ、 2つの第 1の半導体スィッチ 28a及び 28bのオフするタイミング（各ストレージ時間 Tstl及び Tst2の終了時点）をほぼ同じに設定させることができる。 [0083] その他の構成としては、例えば図 19に示す第 5の変形例に係る高電圧パルス発生回路 10eのように、一方の第 1の半導体スィッチ 28aのゲート端子 42aと対応する 2つのダイオード 50al及び 50a2の共通アノード端子との間の配線 70aのレジスタンス成分 ra及びインダクタンス成分 Laと、他方の第 1の半導体スィッチ 28bのゲート端子と対応する 2つのダイオード 50bl及び 50b2の共通アノード端子との間の配線 70bのレジスタンス成分 rb及びインダクタンス成分 Lbとを調整する。この場合も、例えば一方の第 1の半導体スィッチ 28aの引抜電流 Ia2を遅らせることができ、 2つの第 1の半導体スィッチ 28a及び 28bのオフするタイミング（各ストレージ時間 Tstl及び TsT2の終了時点）をほぼ同じに設定させることができる。

[0084] もちろん、前記配線 70aのレジスタンス成分 mと前記配線 70bのレジスタンス成分 r bのみを調整して、例えば一方の第 1の半導体スィッチ 28aの引抜電流 Ia2を遅らせるようにしてちょい。

[0085] その他の構成としては、例えば図 20に示す第 6の変形例に係る高電圧パルス発生回路 10fのように、順方向電圧あるいは順回復電圧が異なる 2つのダイオード (第 1及び第 2のダイオード 50A及び 50B)を用意し、一方の第 1の半導体スィッチ 28aに対応して例えば第 1のダイオード 50Aを接続し、他方の第 1の半導体スィッチ 28bに対応して第 2のダイオード 50Bを接続する。各ダイオード 50A及び 50Bの順方向電圧あるいは順回復電圧が異なっていることで、例えば一方の第 1の半導体スィッチ 28a の弓 I抜電流 Ia2を遅らせることができ、 2つの第 1の半導体スィッチ 28a及び 28bのォフするタイミング (各ストレージ時間 Tstl及び Tst2の終了時点）をほぼ同じに設定させることができる。

[0086] もちろん、同じ特性のダイオードを 3つ用意し、例えば一方の第 1の半導体スィッチ 28aに対応して 2つのダイオードを直列に接続し、他方の第 1の半導体スィッチ 28b に対応して 1つのダイオードを接続するようにしてもよい。これによつても、例えば一方の第 1の半導体スィッチ 28aの引抜電流 Ia2を遅らせることができる。

[0087] なお、本発明に係る高電圧パルス発生回路は、上述の実施の形態に限らず、本発明の要旨を逸脱することなぐ種々の構成を採り得ることはもちろんである。

Claims

請求の範囲

[1] 直流電源部（16)の両端（18、 20)に直列接続されたインダクタ（22)、主スィッチ部

(24)及び副スィッチ部（26)を有し、

前記主スィッチ部（24)は、複数の第 1の半導体スィッチ（28)を有し、

前記インダクタ（22)の一端 (44)は、前記第 1の半導体スィッチ（28)のアノード端子が接続され、

前記副スィッチ部（26)は、少なくとも 1つの第 2の半導体スィッチ（30)を有し、前記第 1の半導体スィッチのゲート端子と前記インダクタ（22)の他端 (46)間にダイオード部 (48)が接続され、

前記ダイオード部 (48)は、アノード端子が前記第 1の半導体スィッチ（28)のゲート端子に接続され、力ソード端子が前記インダクタ（22)の他端 (46)に接続された少なくとも 1つのダイオード（50)を有することを特徴とする高電圧パルス発生回路。

[2] 請求項 1記載の高電圧パルス発生回路において、

前記インダクタ（22)は、複数の卷線を有し、

前記第 1の半導体スィッチ（28)と前記卷線とが 1対 1、あるいは多対 1、あるいは 1 対多、あるいはこれらの組み合わせの関係で接続されていることを特徴とする高電圧パルス発生回路。

[3] 請求項 1又は 2記載の高電圧パルス発生回路において、

前記副スィッチ部（26)は、

前記第 1の半導体スィッチ（28)と前記第 2の半導体スィッチ（30)とが 1対 1、あるいは多対 1、あるいは 1対多、あるいはこれらの組み合わせの関係で接続されていることを特徴とする高電圧パルス発生回路。

[4] 請求項 3記載の高電圧パルス発生回路にぉ、て、

前記複数の第 1の半導体スィッチ（28)の各オフ時点がほぼ同じになるように、前記各第 1の半導体スィッチ (28)に対応する 1つあるいは複数の第 2の半導体スィッチ ( 30)は、それぞれオフするタイミングが調整されていることを特徴とする高電圧パルス発生回路。

[5] 請求項 1〜4のいずれか 1項に記載の高電圧パルス発生回路において、前記ダイオード部 (48)は、

前記第 1の半導体スィッチ（28)と前記ダイオード（50)とが 1対 1、あるいは多対 1、あるいは 1対多、あるいはこれらの組み合わせの関係で接続されて、ることを特徴とする高電圧パルス発生回路。

[6] 請求項 5記載の高電圧パルス発生回路において、

前記複数の第 1の半導体スィッチ（28)の各オフ時点がほぼ同じになるように、前記各第 1の半導体スィッチ（28)と、これら各第 1の半導体スィッチ（28)に対応する 1つあるいは複数のダイオード（50)との間の配線は、それぞれインピーダンスが調整されて、ることを特徴とする高電圧ノルス発生回路。

[7] 請求項 6記載の高電圧パルス発生回路において、

前記インピーダンスは、

前記各第 1の半導体スィッチ（28)と、これら各第 1の半導体スィッチ（28)に対応する 1つあるいは複数のダイオード（50)との間のインダクタンス成分、あるいはレジスタンス成分、ある、はこれらの組み合わせであることを特徴とする高電圧パルス発生回路。

[8] 請求項 5記載の高電圧パルス発生回路において、

前記複数の第 1の半導体スィッチ（28)の各オフ時点がほぼ同じになるように、前記各第 1の半導体スィッチ（28)と、これら各第 1の半導体スィッチ（28)に対応する 1つあるいは複数のダイオード（50)は、順方向電圧あるいは順回復電圧が調整されていることを特徴とする高電圧ノルス発生回路。

[9] 請求項 1又は 2記載の高電圧パルス発生回路において、

前記副スィッチ部（26)は、複数の前記第 2の半導体スィッチ（30)を有し、前記主スィッチ部（24)と前記副スィッチ部（26)とが共通接点を介して接続されて

V、ることを特徴とする高電圧パルス発生回路。

[10] 請求項 1又は 2記載の高電圧パルス発生回路において、

前記ダイオード部 (48)は、複数の前記ダイオード（50)を有し、

前記主スィッチ部（24)と前記ダイオード部 (48)とが共通接点を介して接続されて

V、ることを特徴とする高電圧パルス発生回路。 [11] 請求項 1又は 2記載の高電圧パルス発生回路において、

前記副スィッチ部（26)は、複数の前記第 2の半導体スィッチ（30)を有し、前記ダイオード部 (48)は、複数の前記ダイオード（50)を有し、

前記主スィッチ部（24)と前記副スィッチ部（26)とが第 1の共通接点を介して接続され、

前記主スィッチ部（24)と前記ダイオード部 (48)とが第 2の共通接点を介して接続されてヽることを特徴とする高電圧パルス発生回路。

[12] 請求項 1〜： L 1のいずれか 1項に記載の高電圧パルス発生回路において、

前記第 1の半導体スィッチ（28)は、静電誘導サイリスタを有することを特徴とする高電圧パルス発生回路。

[13] 請求項 1〜12のいずれか 1項に記載の高電圧パルス発生回路において、

前記第 2の半導体スィッチ（30)は、電力用金属酸化半導体電界効果トランジスタを有することを特徴とする高電圧パルス発生回路。