JP2005295667A - 高電圧パルス発生回路 - Google Patents

Abstract

【課題】簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルスを供給でき、且つ、大容量化を図ることができる。
【解決手段】高電圧パルス発生回路１０Ａは、直流電源部１６の両端１８及び２０に直列接続されたインダクタ２２、主スイッチ部２４及び副スイッチ部２６を有する。主スイッチ部２４は、並列とされた３つの第１の半導体スイッチ２８ａ〜２８ｃを有し、副スイッチ部２６も、主スイッチ部２４と同様に、並列とされた３つの第２の半導体スイッチ３０ａ〜３０ｃを有する。第１の半導体スイッチ２８ａ〜２８ｃと第２の半導体スイッチ３０ａ〜３０ｃとはそれぞれ１対１の関係で接続されている。各第１の半導体スイッチ２８ａ〜２８ｃのゲート端子４２ａ〜４２ｃとインダクタ２２の他端４６間にダイオード部４８が接続されている。該ダイオード部４８は、並列とされた３つのダイオード５０ａ〜５０ｃを有する。
【選択図】図１

Description

本発明は、簡単な回路構成にて、低い電圧の直流電源部からインダクタに蓄積させた電磁エネルギを開放することにより、極めて短い立ち上がり時間と極めて狭いパルス幅とを有する高電圧パルスを供給できる高電圧パルス発生回路に関する。

最近、高電圧パルスの放電によるプラズマにより、脱臭、殺菌、有害ガスの分解等を行う技術が適応されるようになってきたが、このプラズマを発生させるために高電圧の極めて幅の狭いパルスを供給できる高電圧パルス発生回路が必要となる。

そこで、従来においては、例えば特許文献１に示すような高電圧パルス発生回路が提案されている。この高電圧パルス発生回路１００は、図２１に示すように、直流電源部１０２の両端にインダクタ１０４、第１の半導体スイッチ１０６及び第２の半導体スイッチ１０８を直列に接続し、第１の半導体スイッチ１０６のアノード端子に一端が接続された前記インダクタ１０４の他端にカソード、前記第１の半導体スイッチ１０６のゲート端子にアノードとなるようにダイオード１１０を接続した極めて簡単な回路である。

そして、第２の半導体スイッチ１０８をオンすることにより、第１の半導体スイッチ１０６も導通し、インダクタ１０４に直流電源部１０２の電圧が印加され、該インダクタ１０４に誘導エネルギが蓄積される。その後、第２の半導体スイッチ１０８をオフさせると、第１の半導体スイッチ１０６も急速にターンオフするため、インダクタ１０４に非常に急峻に立ち上がる極めて幅の狭い高電圧パルスＰｏが発生し、出力端子１１２及び１１４より高電圧パルスＰｏを取り出すことができる。

この高電圧パルス発生回路１００によれば、高電圧が印加される半導体スイッチを複数個使用することなく、簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルスＰｏを供給することができる。

特開２００４−７２９９４号公報

しかしながら、上述した高電圧パルス発生回路１００は、第１の半導体スイッチ１０６、第２の半導体スイッチ１０８及びダイオード１１０の電流容量によって高電圧パルスＰｏの出力が制限されるおそれがある。

本発明は、上述した高電圧パルス発生回路をさらに改良を加えることで、簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルスを供給でき、且つ、大容量化を図ることができ、高電圧パルスの出力を増大させることができる高電圧パルス発生回路を提供することを目的とする。

また、本発明の他の目的は、上述の目的に加えて、動作スピードの高速化を図ることができ、電源性能の向上を図ることができる高電圧パルス発生回路を提供することにある。

本発明に係る高電圧パルス発生回路は、直流電源部の両端に直列接続されたインダクタ、主スイッチ部及び副スイッチ部を有し、前記主スイッチ部は、複数の第１の半導体スイッチを有し、前記インダクタの一端は、前記第１の半導体スイッチのアノード端子が接続され、前記副スイッチ部は、少なくとも１つの第２の半導体スイッチを有し、前記第１の半導体スイッチのゲート端子と前記インダクタの他端間にダイオード部が接続され、前記ダイオード部は、アノード端子が前記第１の半導体スイッチのゲート端子に接続され、カソード端子が前記インダクタの他端に接続された少なくとも１つのダイオードを有することを特徴とする。

すなわち、本発明においては、主スイッチ部に複数の第１の半導体スイッチを有するようにしている。そのため、簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルスを供給でき、且つ、容量の小さい半導体素子を用いことができ、高電圧パルスの出力を増大させることができる。

そして、前記構成において、前記インダクタは、複数の巻線を有し、前記第１の半導体スイッチと前記巻線とが１対１、あるいは多対１、あるいは１対多、あるいはこれらの組み合わせの関係で接続されていてもよい。

主スイッチが複数の第１の半導体スイッチを有することは、インダクタと各第１の半導体スイッチとの間に分岐点が存在することになる。そのため、分岐点と各第１の半導体スイッチまでの配線に抵抗ばらつきがあると、各第１の半導体スイッチに流れる電流にばらつきが生じるおそれがある。

しかし、この発明では、各第１の半導体スイッチと各巻線とを１対１、あるいは多対１、あるいは１対多、あるいは組み合わせの関係で接続するようにしているため、前記分岐点は存在せず、配線の抵抗として各巻線の抵抗値が加わることになる。この場合、各巻線から各第１の半導体スイッチまでの配線の抵抗値と各巻線の抵抗値は、配線の抵抗値＜＜巻線の抵抗値の関係にあることから、各巻線から各第１の半導体スイッチまでの配線に抵抗ばらつきがあったとしても、そのばらつきはほとんど影響のないものとなり、各第１の半導体スイッチに流れる電流にばらつきはほとんど生じなくなる。

また、前記構成において、前記第１の半導体スイッチと前記第２の半導体スイッチとが１対１、あるいは多対１、あるいは１対多、これらの組み合わせの関係で接続されていてもよい。

この場合、前記複数の第１の半導体スイッチの各オフ時点がほぼ同じになるように、前記各第１の半導体スイッチに対応する１つあるいは複数の第２の半導体スイッチは、それぞれオフするタイミングが調整されていることが好ましい。

主スイッチ部における各第１の半導体スイッチにおいてそれぞれ特性をまったく同一にすることは困難である。そのため、例えば各第１の半導体スイッチにおいてターンオフが開始されてそれぞれ電荷が引き抜かれる場合を想定したとき、各第１の半導体スイッチが完全にオフするまでのストレージ時間は、各第１の半導体スイッチにおいて異なる。従って、例えば２つの第１の半導体スイッチを考えたときに、１つの第１の半導体スイッチがオフとなった場合、残りの第１の半導体スイッチのみに対して電流が流れることになり、損失や信頼性の観点から好ましくない。

そこで、この発明では、各第２の半導体スイッチのそれぞれオフするタイミングが調整されて、複数の第１の半導体スイッチの各オフ時点がほぼ同じになるようにしているため、上述のような偏った電流の流れはほとんど生じなくなり、低損失並びに信頼性の向上を図ることができる。

また、前記構成において、前記ダイオード部は、前記第１の半導体スイッチと前記ダイオードとが１対１、あるいは多対１、あるいは１対多、あるいはこれらの組み合わせの関係で接続されていてもよい。

この場合、前記複数の第１の半導体スイッチの各オフ時点がほぼ同じになるように、前記各第１の半導体スイッチと、これら各第１の半導体スイッチに対応する１つあるいは複数のダイオードとの間の配線は、それぞれインピーダンスが調整されていることが好ましい。

前記インピーダンスは、前記各第１の半導体スイッチと、これら各第１の半導体スイッチに対応する１つあるいは複数のダイオードとの間のインダクタンス成分、あるいはレジスタンス成分、あるいはこれらの組み合わせであってもよい。

あるいは、前記複数の第１の半導体スイッチの各オフ時点がほぼ同じになるように、前記各第１の半導体スイッチと、これら各第１の半導体スイッチに対応する１つあるいは複数のダイオードは、順方向電圧あるいは順回復電圧が調整されていることが好ましい。

また、前記構成において、前記副スイッチ部は、複数の前記第２の半導体スイッチを有し、前記主スイッチ部と前記副スイッチ部とが共通接点を介して接続されていてもよい。あるいは、前記ダイオード部は、複数の前記ダイオードを有し、前記主スイッチ部と前記ダイオード部とが共通接点を介して接続されていてもよい。もちろん、前記副スイッチ部は、複数の前記第２の半導体スイッチを有し、前記ダイオード部は、複数の前記ダイオードを有し、前記主スイッチ部と前記副スイッチ部とが第１の共通接点を介して接続され、前記主スイッチ部と前記ダイオード部とが第２の共通接点を介して接続されていてもよい。

なお、前記第１の半導体スイッチは、静電誘導サイリスタであってもよい。また、前記第２の半導体スイッチは、電力用金属酸化半導体電界効果トランジスタであってもよい。

以上説明したように、本発明に係る高電圧パルス発生回路によれば、以下の効果を奏する。

（１）簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルスを供給でき、且つ、容量の小さい半導体素子を用いことができ、高電圧パルスの出力を増大させることができる。

（２）動作スピードの高速化を図ることができ、電源性能の向上を図ることができる。

以下、本発明に係る高電圧パルス発生回路の実施の形態例を図１〜図２０を参照しながら説明する。

まず、第１の実施の形態に係る高電圧パルス発生回路１０Ａは、図１に示すように、直流電源１２と高周波インピーダンスを低くするコンデンサ１４とを有する直流電源部１６の両端１８及び２０に直列接続されたインダクタ２２、主スイッチ部２４及び副スイッチ部２６を有する。

主スイッチ部２４は、並列とされた３つの第１の半導体スイッチ２８ａ〜２８ｃを有し、副スイッチ部２６も、主スイッチ部２４と同様に、並列とされた３つの第２の半導体スイッチ３０ａ〜３０ｃを有する。３つの第１の半導体スイッチ２８ａ〜２８ｃと３つの第２の半導体スイッチ３０ａ〜３０ｃとはそれぞれ１対１の関係で接続されている。複数の第１の半導体スイッチ２８ａ、２８ｂ、・・・を一括していう場合には、第１の半導体スイッチ２８と記し、複数の第２の半導体スイッチ３０ａ、３０ｂ、・・・を一括していう場合には、第２の半導体スイッチ３０と記す。

インダクタ２２は、一次巻線３２と二次巻線３４を有するトランス３６を有し、該トランス３６の二次巻線３４の両端３８及び４０（出力端子）から高電圧パルスＰｏが取り出されるようになっている。二次巻線３４の出力端子３８及び４０には、図示しないが、抵抗負荷が接続されたり、容量性負荷が接続される。このインダクタ２２の一端４４には、（一次巻線３２の一端）には、各第１の半導体スイッチ２８ａ〜２８ｃのアノード端子が接続されている。

また、各第１の半導体スイッチ２８ａ〜２８ｃのゲート端子４２ａ〜４２ｃとインダクタ２２の他端４６間にダイオード部４８が接続されている。該ダイオード部４８は、並列とされた３つのダイオード５０ａ〜５０ｃを有し、３つの第１の半導体スイッチ２８ａ〜２８ｃと３つのダイオード５０ａ〜５０ｃとが１対１の関係で接続されている。複数のダイオード５０ａ、５０ｂ、・・・を一括していう場合には、ダイオード５０と記す。

なお、図１の例では、３つの第２の半導体スイッチ３０ａ〜３０ｃが直流電源部１６の負極端子２０側に設けられているが、正極端子１８側に設けても同じ効果をもたらすことはいうまでもない。また、出力もインダクタ２２からではなく、主スイッチ部２４の両端から取り出すようにしてもよい。

副スイッチ部２６の各第２の半導体スイッチ３０ａ〜３０ｃは、自己消弧形あるいは転流消弧形のデバイスを用いることができるが、この例では、アバランシェ形ダイオードが逆並列で内蔵された電力用金属酸化半導体電界効果トランジスタを使用している。３つの第２の半導体スイッチ３０ａ〜３０ｃの各ゲート端子とソース端子間には、共通の制御信号Ｓ１あるいはそれぞれ個別の制御信号Ｓａ〜Ｓｃが供給されるようになっている。

主スイッチ部２４の各第１の半導体スイッチ２８ａ〜２８ｃは、電流制御形のデバイス又は自己消弧形あるいは転流消弧形のデバイスを用いることができるが、この第１の実施の形態では、ターンオフ時の電圧上昇率（ｄｖ／ｄｔ）に対する耐量が極めて大きく、且つ、電圧定格の高いＳＩサイリスタを用いている。

次に、この第１の実施の形態に係る高電圧パルス発生回路１０Ａの回路動作について図１の回路図と図２Ａ〜図２Ｃの波形図とを参照しながら説明する。

まず、時点ｔ０において、各第２の半導体スイッチ３０ａ〜３０ｃのゲート−ソース間に制御信号を供給することによって、各第２の半導体スイッチ３０ａ〜３０ｃがオンになる。

このとき、ダイオード部４８における各ダイオード５０ａ〜５０ｃの逆極性の極めて大きなインピーダンスにより、各第１の半導体スイッチ２８ａ〜２８ｃは、ゲート及びカソード間に正に印加される電界効果によりそれぞれターンオンする。各第１の半導体スイッチ２８ａ〜２８ｃのアノード電流の立ち上がりは、インダクタ２２により抑制されるため、電界効果だけでも、正常なターンオンが行われる。

このようにして、時点ｔ０で各第２の半導体スイッチ３０ａ〜３０ｃ及び各第１の半導体スイッチ２８ａ〜２８ｃが導通すると、トランス３６に直流電源１２の電圧Ｖとほぼ同じ電圧が印加され、トランス３６の一次インダクタンスをＬとしたとき、図２Ａに示すように、トランス３６の一次巻線３２に流れる電流Ｉ１は勾配（Ｖ／Ｌ）で時間の経過に伴って直線状に増加する。

そして、各第１の半導体スイッチ２８ａ〜２８ｃがオンとなっている期間Ｔｏｎにおいて、二次巻線３４の出力端子３８及び４０には、一定の負極性の電圧（負極性パルスＰｎ）が出力される。直流電源１２の電源電圧をＶ、トランス３６の巻数比（二次巻線３４の巻線数ｎ２／一次巻線３２の巻線数ｎ１）をｎとしたとき、二次巻線３４の出力端子３８及び４０に現れる出力電圧Ｖｏのレベルは−ｎＶである（Ｖｏ＝−ｎＶ）。この期間Ｔｏｎにおいては、二次巻線３４に流れる電流Ｉ２の波形も負極性のパルスＰｎに準じた波形となる（図２Ｂ参照）。

その後、時点ｔ１において、各第２の半導体スイッチ３０ａ〜３０ｃのゲート−ソース間への制御信号の供給を停止することにより、各第２の半導体スイッチ３０ａ〜３０ｃがターンオフし、各第１の半導体スイッチ２８ａ〜２８ｃのカソードからの電流もゼロ、つまり、開放状態となるため、一次巻線３２に流れていた電流Ｉ１は遮断され、一次巻線３２は残留電磁エネルギによって逆誘起電圧を発生させようとするが、各ダイオード５０ａ〜５０ｃが作用し、一次巻線３２の電流Ｉ１は、各第１の半導体スイッチ２８ａ〜２８ｃのアノード端子→各第１の半導体スイッチ２８ａ〜２８ｃのゲート端子４２ａ〜４２ｃ→各ダイオード５０ａ〜５０ｃのアノード→各ダイオード５０ａ〜５０ｃのカソードで構成される経路に転流する。このとき、出力端子３８及び４０への高電圧パルスＰｏの発生が開始されると共に、トランス３６に発生する誘導起電力によって出力電圧Ｖｏが急峻に上昇する。そして、各第１の半導体スイッチ２８ａ〜２８ｃがオフになって、電流Ｉ１がゼロになった時点ｔ２で、高電圧パルスＰｏがピークとなる。

高電圧パルスＰｏのピーク値は、トランス３６の巻数比をｎ、トランス３６の一次インダクタンスをＬ、トランス３６の一次巻線３２を流れる電流Ｉ１の遮断速度を（ｄｉ／ｄｔ）としたとき、ｎＬ１（ｄｉ／ｄｔ）である。これは、主スイッチ部２４のアノード−カソード間電圧Ｖ_AKとしたとき、高電圧パルスＰｏのピーク値はｎＶ_AKとなり、主スイッチ部２４のアノード−カソード間電圧Ｖ_AKの耐量以上の電圧となる。また、各第１の半導体スイッチ２８ａ〜２８ｃの全電気容量の等価容量をＣとすると、高電圧パルスＰｏのパルス幅Ｔｐは、

となる。

このように、第１の実施の形態に係る高電圧パルス発生回路１０Ａにおいては、まず、簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルスＰｏを供給することができる。そして、主スイッチ部２４に並列に３つの第１の半導体スイッチ２８ａ〜２８ｃを設け、各第１の半導体スイッチ２８ａ〜２８ｃに対応してそれぞれ３つの第２の半導体スイッチ３０ａ〜３０ｃと３つのダイオード５０ａ〜５０ｃを接続するようにしているため、主スイッチ部２４、副スイッチ部２６及びダイオード部４８の各電流容量を大きくすることができ、その結果、高電圧パルスＰｏの出力を増大させることができる。しかも、各第１の半導体スイッチ２８ａ〜２８ｃとして容量の小さい半導体スイッチを使用することができるため、動作スピードの高速化を図ることができ、電源性能の向上を図ることができる。

次に、いくつかの他の実施の形態に係る高電圧パルス発生回路１０Ｂ〜１０Ｈについて図３〜図２０を参照しながら説明する。

まず、第２の実施の形態に係る高電圧パルス発生回路は、図３に示すように、上述した第１の実施の形態に係る高電圧パルス発生回路１０Ａとほぼ同様の構成を有するが以下の点で異なる。

すなわち、主スイッチ部２４は、４つの第１の半導体スイッチ２８ａ〜２８ｄを有する。副スイッチ部２６は、２つの第２の半導体スイッチ３０ａ及び３０ｂを有し、主スイッチ部２４の４つの第１の半導体スイッチ２８ａ〜２８ｄと２つの第２の半導体スイッチ３０ａ及び３０ｂとがそれぞれ２対１の関係で接続されている。

具体的には、２つの第１の半導体スイッチ２８ａ及び２８ｂの各カソード端子が接点を介して一方の第２の半導体スイッチ３０ａに接続され、他の２つの第１の半導体スイッチ２８ｃ及び２８ｄの各カソード端子が接点を介して他方の第２の半導体スイッチ３０ｂに接続されている。

ダイオード部４８は、４つのダイオード５０ａ〜５０ｄを有し、これら４つのダイオード５０ａ〜５０ｄと４つの第１の半導体スイッチ２８ａ〜２８ｄとはそれぞれ１対１の関係で接続されている。

次に、第３の実施の形態に係る高電圧パルス発生回路１０Ｃは、図４に示すように、上述した第１の実施の形態に係る高電圧パルス発生回路１０Ａとほぼ同様の構成を有するが以下の点で異なる。

すなわち、主スイッチ部２４は、２つの第１の半導体スイッチ２８ａ及び２８ｂを有する。副スイッチ部２６は、４つの第２の半導体スイッチ３０ａ〜３０ｄを有し、主スイッチ部２４の２つの第１の半導体スイッチ２８ａ及び２８ｂと４つの第２の半導体スイッチ３０ａ〜３０ｄとがそれぞれ１対２の関係で接続されている。

具体的には、一方の第１の半導体スイッチ２８ａのカソード端子が接点を介して２つの第２の半導体スイッチ３０ａ及び３０ｂに接続され、他方の第１の半導体スイッチ２８ｂの各カソード端子が接点を介して他の２つの第２の半導体スイッチ３０ｃ及び３０ｄに接続されている。

ダイオード部４８は、２つのダイオード５０ａ及び５０ｂを有し、これら２つのダイオード５０ａ及び５０ｂと２つの第１の半導体スイッチ２８ａ及び２８ｂとはそれぞれ１対１の関係で接続されている。

次に、第４の実施の形態に係る高電圧パルス発生回路１０Ｄは、図５に示すように、上述した第１の実施の形態に係る高電圧パルス発生回路１０Ａとほぼ同様の構成を有するが以下の点で異なる。

すなわち、主スイッチ部２４は、２つの第１の半導体スイッチ２８ａ及び２８ｂを有する。副スイッチ部２６は、２つの第２の半導体スイッチ３０ａ及び３０ｂを有し、主スイッチ部２４の２つの第１の半導体スイッチ２８ａ及び２８ｂと２つの第２の半導体スイッチ３０ａ及び３０ｂとがそれぞれ１対１の関係で接続されている。ダイオード部４８は、４つのダイオード５０ａ１、５０ａ２、５０ｂ１及び５０ｂ２を有し、各第１の半導体スイッチ２８ａ及び２８ｂに対応してそれぞれ２つのダイオード（５０ａ１、５０ａ２）及び（５０ｂ１、５０ｂ２）が接続されている。

次に、第５の実施の形態に係る高電圧パルス発生回路１０Ｅは、図６に示すように、上述した第４の実施の形態に係る高電圧パルス発生回路１０Ｄとほぼ同様の構成を有するが、ダイオード部４８が１つのダイオード５０を有し、２つの第１の半導体スイッチ２８ａ及び２８ｂに対して前記１つのダイオード５０が共通に接続されている点で異なる。

なお、第１の実施の形態では、第１の半導体スイッチ２８と第２の半導体スイッチ３０との接続関係を１対１、第１の半導体スイッチ２８とダイオード５０との接続関係を１対１とし、第２の実施の形態では、第１の半導体スイッチ２８と第２の半導体スイッチ３０との接続関係を多対１とし、第３の実施の形態では、第１の半導体スイッチ２８と第２の半導体スイッチ３０との接続関係を１対多としているが、その他、第１の半導体スイッチ２８と第２の半導体スイッチ３０との接続関係を１対１のものと多対１のものを組み合わせてもよいし、１対１のものと１対多のものを組み合わせてもよいし、多対１のものと１対多のものを組み合わせてもよい。

次に、第６の実施の形態に係る高電圧パルス発生回路１０Ｆは、図７に示すように、上述した第４の実施の形態に係る高電圧パルス発生回路１０Ｄとほぼ同様の構成を有するが、以下の点で異なる。

すなわち、主スイッチ部２４における２つの第１の半導体スイッチ２８ａ及び２８ｂのカソード端子が接点６０を介して接続され、副スイッチ部２６における２つの第２の半導体スイッチ３０ａ及び３０ｂのドレイン端子が接点６２を介して接続され、これら接点６０と接点６２が共通化されて共通接点６４となっている。つまり、主スイッチ部２４と副スイッチ部２６とが共通接点６４を介して接続された形となっている。

ダイオード部４８は、２つのダイオード５０ａ及び５０ｂを有し、これら２つのダイオード５０ａ及び５０ｂと２つの第１の半導体スイッチ２８ａ及び２８ｂとが１対１の関係で接続されている。

次に、第７の実施の形態に係る高電圧パルス発生回路１０Ｇは、図８に示すように、上述した第４の実施の形態に係る高電圧パルス発生回路１０Ｄとほぼ同様の構成を有するが、以下の点で異なる。

すなわち、ダイオード部４８は、２つのダイオード５０ａ及び５０ｂを有し、一方のダイオード５０ａのアノード端子は、主スイッチ部２４における一方の第１の半導体スイッチ２８ａのゲート端子４２ａと接点６６ａを介して接続され、他方のダイオード５０ｂのアノード端子は、他方の第１の半導体スイッチ２８ｂのゲート端子４２ｂと接点６６ｂを介して接続されている。さらに、これら接点６６ａと接点６６ｂが共通化されて共通接点６６となっている。つまり、主スイッチ部２４とダイオード部４８とが共通接点６６を介して接続された形となっている。

次に、第８の実施の形態に係る高電圧パルス発生回路１０Ｈは、図９に示すように、第６の実施の形態に係る高電圧パルス発生回路と第７の実施の形態に係る高電圧パルス発生回路とを組み合わせた構成を有する。

すなわち、主スイッチ部２４と副スイッチ部２６とが共通接点６４を介して接続され、主スイッチ部２４とダイオード部４８とが共通接点６６を介して接続された形となっている。

上述した第２〜第８の実施の形態に係る高電圧パルス発生回路１０Ｂ〜１０Ｈにおいても、上述した第１の実施の形態に係る高電圧パルス発生回路１０Ａと同様に、簡単な回路構成で、急峻な立ち上がり時間と極めて狭いパルス幅を有する高電圧パルスを供給でき、且つ、大容量化を図ることができ、高電圧パルスの出力を増大させることができる。また、動作スピードの高速化を図ることができ、電源性能の向上を図ることができる。

ところで、主スイッチ部２４に複数の第１の半導体スイッチ２８ａ及び２８ｂを設けることによって、以下のような電流のアンバランスが発生するおそれがある。

例えば図１０に示す第４の実施の形態に係る高電圧パルス発生回路１０Ｄと図１１の波形図に基づいて説明すると、まず、図１１に示す期間Ｔｏｎ、すなわち、主スイッチ部２４における２つの第１の半導体スイッチ２８ａ及び２８ｂが導通されて、エネルギーが蓄積されている期間において、２つの第１の半導体スイッチ２８ａ及び２８ｂを流れる電流Ｉａ１及びＩｂ１（アノード端子からカソード端子に向かう電流）の値にばらつきが発生する場合がある。

また、図１１に示す期間Ｔｏｆｆ、すなわち、主スイッチ部２４における２つの第１の半導体スイッチ２８ａ及び２８ｂがターンオフする期間において、各第１の半導体スイッチ２８ａ及び２８ｂでの電流遮断の挙動が異なることにより、各第１の半導体スイッチ２８ａ及び２８ｂでの引抜電流Ｉａ２及びＩｂ２（アノード端子からゲート端子に向かう電流）にばらつきが発生する場合がある。

まず、各第１の半導体スイッチ２８ａ及び２８ｂが導通している期間Ｔｏｎにおける電流Ｉａ１及びＩｂ１のばらつきは、図１２に示すように、インダクタ２２の一端４４から一方の第１の半導体スイッチ２８ａのアノード端子までの配線７２ａの抵抗値（正確にはインピーダンス）Ｒａと、インダクタ２２の一端４４から他方の第１の半導体スイッチ２８ｂのアノード端子までの配線７２ｂの抵抗値（インピーダンス）Ｒｂとのばらつきが大きく関わっていると考えられる。

例えば、配線７２ａの径を２ｍｍ²、長さを５０ｍｍとし、配線７２ｂの径を２ｍｍ²、長さを６０ｍｍとしたとき、抵抗値Ｒａ及びＲｂは配線７２ａ及び７２ｂの長さの比例するため、抵抗値Ｒａ及びＲｂのずれは２０％となり、２つの第１の半導体スイッチに流れる電流Ｉａ１及びＩｂ１の配分は２０％差を生じる。

従って、これらの配線抵抗Ｒａ及びＲｂの値を適宜調整することで電流Ｉａ１及びＩｂ１のばらつきを抑制することができると考えられるが、これらの配線抵抗Ｒａ及びＲｂの値は、他の配線の抵抗値と比して小さいため、調整をとること自体困難を極める。特に、主スイッチ部２４を構成する第１の半導体スイッチの並列数が多い場合は、構造的な制約等により、配線距離を均等にできない場合があり、前記電流のばらつきを抑制するには限界がある。

そこで、第１の変形例に係る高電圧パルス発生回路１０ａにおいては、図１３に示すように、一次巻線３２を主スイッチ部２４における前記第１の半導体スイッチの個数と同じ個数の巻線（この例では、第１の一次巻線３２ａと第２の一次巻線３２ｂ）を並列にして構成し、２つの巻線３２ａ及び３２ｂと２つの第１の半導体スイッチ２８ａ及び２８ｂとをそれぞれ１対１の関係で接続する。

これにより、一方の第１の半導体スイッチ２８ａと第１の一次巻線３２ａとの間の配線抵抗Ｒａは、第１の一次巻線３２ａの配線抵抗Ｒｃよりも大幅に小さく、他方の第１の半導体スイッチ２８ｂと第２の一次巻線３２ｂとの間の配線抵抗Ｒｂは、第２の一次巻線３２ｂの配線抵抗Ｒｄよりも大幅に小さいことから、構造的要因等による配線抵抗Ｒａ及びＲｂのずれはほとんど無視できる程度となり、一方の第１の半導体スイッチ２８ａに流れる電流Ｉａ１と他方の第１の半導体スイッチ２８ｂに流れる電流Ｉｂ１とのバランスを容易にとることができる。

例えば、第１及び第２の一次巻線３２ａ及び３２ｂの長さを８００ｍｍ、配線７２ａの径を２ｍｍ²、長さを５０ｍｍとし、配線７２ｂの径を２ｍｍ²、長さを６０ｍｍとしたとき、第１及び第２の一次巻線３２ａ及び３２ｂを含めた抵抗値のずれは、１．２５％程度となり、電流Ｉａ１及びＩｂ１のずれもほとんどなくなる。

第１の変形例では、２つの巻線３２ａ及び３２ｂと２つの第１の半導体スイッチ２８ａ及び２８ｂとをそれぞれ１対１の関係で接続するようにしたが、その他、図１４に示す第２の変形例に係る高電圧パルス発生回路１０ｂのように、上述した第２の実施の形態に係る高電圧パルス発生回路１０Ｂと同様に、主スイッチ部２４に４つの第１の半導体スイッチ２８ａ〜２８ｄを設け、２つの巻線３２ａ及び３２ｂと４つの第１の半導体スイッチ２８ａ〜２８ｄとをそれぞれ１対２の関係で接続するようにしてもよい。

もちろん、主スイッチ部２４と副スイッチ部２６との関係、主スイッチ部２４とダイオード部４８との関係は、前記第２の実施の形態のほか、上述した第３の実施の形態に係る高電圧パルス発生回路１０Ｃ〜第８の実施の形態に係る高電圧パルス発生回路１０Ｈと同様の構成を採用するようにしてもよい。

次に、主スイッチ部２４における２つの第１の半導体スイッチ２８ａ及び２８ｂがターンオフする期間Ｔｏｆｆにおける電流Ｉａ２及びＩｂ２のばらつきは、図１５に示すように、２つの第１の半導体スイッチ２８ａ及び２８ｂのストレージ時間のばらつきに起因している。ストレージ時間とは、例えば一方の第１の半導体スイッチ２８ａに関していえば、対応する第２の半導体スイッチ３０ａがオフとされた時点から、第１の半導体スイッチ２８ａに蓄積されていた電荷がゼロとなるまでの時間である。他方の第１の半導体スイッチ２８ｂも同様である。

例えば図１５に示すように、２つの第１の半導体スイッチ２８ａ及び２８ｂが導通状態にあって共に電流Ｉａ１及びＩｂ１が流れている状態から、時点ｔ１１において、例えば２つの第２の半導体スイッチ３０ａ及び３０ｂが同時にオフになった場合、２つの第１の半導体スイッチ２８ａ及び２８ｂは同時にターンオフが開始されることになる。つまり、ストレージ時間が開始される。この時点ｔ１１から各第１の半導体スイッチ２８ａ及び２８ｂのアノード→各第１の半導体スイッチ２８ａ及び２８ｂのゲート→各ダイオード（５０ａ１、５０ａ２）及び（５０ｂ１、５０ｂ２）のアノード→各ダイオード（５０ａ１、５０ａ２）及び（５０ｂ１、５０ｂ２）のカソードで構成される２つの経路で還流（引抜電流Ｉａ２及びＩｂ２の流れ）が起こり、各第１の半導体スイッチ２８ａ及び２８ｂにおいて電荷が引き抜かれる。

ここで、一方の第１の半導体スイッチ２８ａのストレージ時間Ｔｓｔ１が、他方の第１の半導体スイッチ２８ｂのストレージ時間Ｔｓｔ２よりも短い場合、まず先に、一方の第１の半導体スイッチ２８ａにおいて電荷がゼロとなってストレージ時間Ｔｓｔ１が終了し、時点ｔ１２において、第１の半導体スイッチ２８ａがオフすることとなる。従って、それ以降、残りの第１の半導体スイッチ２８ｂがオフするまでの期間Ｔｂ、該第１の半導体スイッチ２８ｂのみに対して、ターンオフ開始時よりも大きな引抜電流Ｉｂ２が急激に流れることになり、損失や信頼性の観点から好ましくない。

そこで、図１６に示す第３の変形例に係る高電圧パルス発生回路１０ｃにおいては、２つの第２の半導体スイッチ３０ａ及び３０ｂの各ゲート端子とソース端子間に、それぞれ個別の制御信号Ｓａ及びＳｂが供給されるように構成する。そして、図１７に示すように、２つの第１の半導体スイッチ２８ａ及び２８ｂのうち、ストレージ時間の短い例えば一方の第１の半導体スイッチ２８ａに対応する一方の第２の半導体スイッチ３０ａをオフするタイミングを、他方の第２の半導体スイッチ３０ｂをオフするタイミングよりも時間τほど遅くする。

これによって、２つの第１の半導体スイッチ２８ａ及び２８ｂのオフするタイミング（各ストレージ時間Ｔｓｔ１及びＴｓｔ２の終了時点）をほぼ同じに設定させることができ、他方の第１の半導体スイッチ２８ｂのみに大きな引抜電流Ｉｂ２が流れるという不都合を回避することができる。これは、損失の低減並びに信頼性の向上につながる。

その他の構成としては、例えば図１８に示す第４の変形例に係る高電圧パルス発生回路１０ｄのように、一方の第１の半導体スイッチ２８ａのゲート端子４２ａと対応する２つのダイオード５０ａ１及び５０ａ２の共通アノード端子との間の配線７０ａのインダクタンス成分Ｌａと、他方の第１の半導体スイッチ２８ｂのゲート端子４２ｂと対応する２つのダイオード５０ｂ１及び５０ｂ２の共通アノード端子との間の配線７０ｂのインダクタンス成分Ｌｂとを調整する。調整は、前記配線７０ａの長さと配線７０ｂの長さを変えること等である。これにより、例えば一方の第１の半導体スイッチ２８ａの引抜電流Ｉａ２を遅らせることができ、２つの第１の半導体スイッチ２８ａ及び２８ｂのオフするタイミング（各ストレージ時間Ｔｓｔ１及びＴｓｔ２の終了時点）をほぼ同じに設定させることができる。

その他の構成としては、例えば図１９に示す第５の変形例に係る高電圧パルス発生回路１０ｅのように、一方の第１の半導体スイッチ２８ａのゲート端子４２ａと対応する２つのダイオード５０ａ１及び５０ａ２の共通アノード端子との間の配線７０ａのレジスタンス成分ｒａ及びインダクタンス成分Ｌａと、他方の第１の半導体スイッチ２８ｂのゲート端子と対応する２つのダイオード５０ｂ１及び５０ｂ２の共通アノード端子との間の配線７０ｂのレジスタンス成分ｒｂ及びインダクタンス成分Ｌｂとを調整する。この場合も、例えば一方の第１の半導体スイッチ２８ａの引抜電流Ｉａ２を遅らせることができ、２つの第１の半導体スイッチ２８ａ及び２８ｂのオフするタイミング（各ストレージ時間Ｔｓｔ１及びＴｓＴ２の終了時点）をほぼ同じに設定させることができる。

もちろん、前記配線７０ａのレジスタンス成分ｒａと前記配線７０ｂのレジスタンス成分ｒｂのみを調整して、例えば一方の第１の半導体スイッチ２８ａの引抜電流Ｉａ２を遅らせるようにしてもよい。

その他の構成としては、例えば図２０に示す第６の変形例に係る高電圧パルス発生回路１０ｆのように、順方向電圧あるいは順回復電圧が異なる２つのダイオード（第１及び第２のダイオード５０Ａ及び５０Ｂ）を用意し、一方の第１の半導体スイッチ２８ａに対応して例えば第１のダイオード５０Ａを接続し、他方の第１の半導体スイッチ２８ｂに対応して第２のダイオード５０Ｂを接続する。各ダイオード５０Ａ及び５０Ｂの順方向電圧あるいは順回復電圧が異なっていることで、例えば一方の第１の半導体スイッチ２８ａの引抜電流Ｉａ２を遅らせることができ、２つの第１の半導体スイッチ２８ａ及び２８ｂのオフするタイミング（各ストレージ時間Ｔｓｔ１及びＴｓｔ２の終了時点）をほぼ同じに設定させることができる。

もちろん、同じ特性のダイオードを３つ用意し、例えば一方の第１の半導体スイッチ２８ａに対応して２つのダイオードを直列に接続し、他方の第１の半導体スイッチ２８ｂに対応して１つのダイオードを接続するようにしてもよい。これによっても、例えば一方の第１の半導体スイッチ２８ａの引抜電流Ｉａ２を遅らせることができる。

なお、本発明に係る高電圧パルス発生回路は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。

第１の実施の形態に係る高電圧パルス発生回路を示す回路図である。 図２Ａ〜図２Ｃは、第１の実施の形態に係る高電圧パルス発生回路の各部の電圧及び電流の動作波形を説明する図である。 第２の実施の形態に係る高電圧パルス発生回路を示す回路図である。 第３の実施の形態に係る高電圧パルス発生回路を示す回路図である。 第４の実施の形態に係る高電圧パルス発生回路を示す回路図である。 第５の実施の形態に係る高電圧パルス発生回路を示す回路図である。 第６の実施の形態に係る高電圧パルス発生回路を示す回路図である。 第７の実施の形態に係る高電圧パルス発生回路を示す回路図である。 第８の実施の形態に係る高電圧パルス発生回路を示す回路図である。 第４の実施の形態に係る高電圧パルス発生回路における電流のバランスを説明するための図である。 ２つの第１の半導体スイッチが導通している場合の電流のばらつきと、２つの第１の半導体スイッチがターンオフしている場合の引抜電流のばらつきを説明するための波形図である。 インダクタと主スイッチ部間の配線抵抗のばらつきを説明するための図である。 第１の変形例に係る高電圧パルス発生回路を示す回路図である。 第２の変形例に係る高電圧パルス発生回路を示す回路図である。 ２つの第１の半導体スイッチがターンオフしている場合の引抜電流のばらつきを説明するための波形図である。 第３の変形例に係る高電圧パルス発生回路を示す回路図である。 一方の第１の半導体スイッチのターンオフの開始時点を遅らせて、引抜電流をバランスさせた状態を説明するための波形図である。 第４の変形例に係る高電圧パルス発生回路を示す回路図である。 第５の変形例に係る高電圧パルス発生回路を示す回路図である。 第６の変形例に係る高電圧パルス発生回路を示す回路図である。 従来技術に係る高電圧パルス発生回路を示す図である。

符号の説明

１０Ａ〜１０Ｈ、１０ａ〜１０ｆ…高電圧パルス発生回路
１６…直流電源部 ２２…インダクタ
２４…主スイッチ部 ２６…副スイッチ部
２８、２８ａ〜２８ｄ…第１の半導体スイッチ
３０、３０ａ〜３０ｄ…第２の半導体スイッチ
４８…ダイオード部
５０、５０Ａ、５０Ｂ、５０ａ１、５０ａ２、５０ｂ１、５０ｂ２、５０ａ〜５０ｃ…ダイオード

Claims (13)

1. 直流電源部の両端に直列接続されたインダクタ、主スイッチ部及び副スイッチ部を有し、
   前記主スイッチ部は、複数の第１の半導体スイッチを有し、
   前記インダクタの一端は、前記第１の半導体スイッチのアノード端子が接続され、
   前記副スイッチ部は、少なくとも１つの第２の半導体スイッチを有し、
   前記第１の半導体スイッチのゲート端子と前記インダクタの他端間にダイオード部が接続され、
   前記ダイオード部は、アノード端子が前記第１の半導体スイッチのゲート端子に接続され、カソード端子が前記インダクタの他端に接続された少なくとも１つのダイオードを有することを特徴とする高電圧パルス発生回路。
2. 請求項１記載の高電圧パルス発生回路において、
   前記インダクタは、複数の巻線を有し、
   前記第１の半導体スイッチと前記巻線とが１対１、あるいは多対１、あるいは１対多、あるいはこれらの組み合わせの関係で接続されていることを特徴とする高電圧パルス発生回路。
3. 請求項１又は２記載の高電圧パルス発生回路において、
   前記副スイッチ部は、
   前記第１の半導体スイッチと前記第２の半導体スイッチとが１対１、あるいは多対１、あるいは１対多、あるいはこれらの組み合わせの関係で接続されていることを特徴とする高電圧パルス発生回路。
4. 請求項３記載の高電圧パルス発生回路において、
   前記複数の第１の半導体スイッチの各オフ時点がほぼ同じになるように、前記各第１の半導体スイッチに対応する１つあるいは複数の第２の半導体スイッチは、それぞれオフするタイミングが調整されていることを特徴とする高電圧パルス発生回路。
5. 請求項１〜４のいずれか１項に記載の高電圧パルス発生回路において、
   前記ダイオード部は、
   前記第１の半導体スイッチと前記ダイオードとが１対１、あるいは多対１、あるいは１対多、あるいはこれらの組み合わせの関係で接続されていることを特徴とする高電圧パルス発生回路。
6. 請求項５記載の高電圧パルス発生回路において、
   前記複数の第１の半導体スイッチの各オフ時点がほぼ同じになるように、前記各第１の半導体スイッチと、これら各第１の半導体スイッチに対応する１つあるいは複数のダイオードとの間の配線は、それぞれインピーダンスが調整されていることを特徴とする高電圧パルス発生回路。
7. 請求項６記載の高電圧パルス発生回路において、
   前記インピーダンスは、
   前記各第１の半導体スイッチと、これら各第１の半導体スイッチに対応する１つあるいは複数のダイオードとの間のインダクタンス成分、あるいはレジスタンス成分、あるいはこれらの組み合わせであることを特徴とする高電圧パルス発生回路。
8. 請求項５記載の高電圧パルス発生回路において、
   前記複数の第１の半導体スイッチの各オフ時点がほぼ同じになるように、前記各第１の半導体スイッチと、これら各第１の半導体スイッチに対応する１つあるいは複数のダイオードは、順方向電圧あるいは順回復電圧が調整されていることを特徴とする高電圧パルス発生回路。
9. 請求項１又は２記載の高電圧パルス発生回路において、
   前記副スイッチ部は、複数の前記第２の半導体スイッチを有し、
   前記主スイッチ部と前記副スイッチ部とが共通接点を介して接続されていることを特徴とする高電圧パルス発生回路。
10. 請求項１又は２記載の高電圧パルス発生回路において、
    前記ダイオード部は、複数の前記ダイオードを有し、
    前記主スイッチ部と前記ダイオード部とが共通接点を介して接続されていることを特徴とする高電圧パルス発生回路。
11. 請求項１又は２記載の高電圧パルス発生回路において、
    前記副スイッチ部は、複数の前記第２の半導体スイッチを有し、
    前記ダイオード部は、複数の前記ダイオードを有し、
    前記主スイッチ部と前記副スイッチ部とが第１の共通接点を介して接続され、
    前記主スイッチ部と前記ダイオード部とが第２の共通接点を介して接続されていることを特徴とする高電圧パルス発生回路。
12. 請求項１〜１１のいずれか１項に記載の高電圧パルス発生回路において、
    前記第１の半導体スイッチは、静電誘導サイリスタを有することを特徴とする高電圧パルス発生回路。
13. 請求項１〜１２のいずれか１項に記載の高電圧パルス発生回路において、
    前記第２の半導体スイッチは、電力用金属酸化半導体電界効果トランジスタを有することを特徴とする高電圧パルス発生回路。
    
    

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