WO2022137811A1 - 半導体ユニット及び半導体装置 - Google Patents

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太一 伊藤
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富士電機株式会社
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Definitions

  • the present invention relates to a semiconductor unit and a semiconductor device.
  • the power device is, for example, a semiconductor chip including an IGBT (Insulated Gate Bipolar Transistor) and a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • a semiconductor device includes a ceramic circuit board on which the above-mentioned semiconductor chip is arranged.
  • the ceramic circuit board includes a ceramic plate and a plurality of circuit patterns formed on the front surface of the ceramic plate. A circuit pattern is formed so as to correspond to the upper arm and the lower arm on one ceramic circuit board.
  • the semiconductor chip is appropriately mounted on a plurality of circuit patterns.
  • the control electrode of the semiconductor chip, the main electrode of the semiconductor chip, and the circuit pattern of the ceramic circuit board are appropriately electrically connected by bonding wires. As a result, the semiconductor device realizes a desired function (see, for example, Patent Document 1).
  • the present invention has been made in view of such a point, and an object of the present invention is to provide a semiconductor unit capable of preventing a short circuit and suppressing expansion of a ceramic plate, and a semiconductor device including the semiconductor unit. do.
  • a semiconductor chip provided with an output electrode and a control electrode on the front surface and an input electrode on the back surface, and the first side and the second side facing each other in a plan view and the above.
  • a rectangular insulating plate surrounded by a first side and a third side and a fourth side facing each other at right angles to the second side, and an output circuit pattern formed on the front surface of the insulating plate. It has an insulating circuit board including an input circuit pattern formed on the front surface of the insulating plate and bonded to the back surface of the semiconductor chip, and the output circuit pattern and the input circuit pattern are the third.
  • a semiconductor unit formed from a side to the fourth side, and further formed in the order of the input circuit pattern and the output circuit pattern in the main current direction from the first side to the second side. Is provided.
  • the semiconductor unit constituting the first arm portion and the semiconductor unit constituting the second arm portion are included, and the main component of the semiconductor unit constituting the first arm portion.
  • a semiconductor device including a semiconductor unit provided with the current direction and the main current direction of the semiconductor unit constituting the second arm portion facing in opposite directions.
  • short circuits can be prevented, expansion of the ceramic plate can be suppressed, and the size of the semiconductor unit and the semiconductor device can be reduced.
  • the "front surface” and the “upper surface” represent the surfaces of the semiconductor unit 10 of FIG. 1 facing the front side (+ Z direction) of the paper surface.
  • “upper” represents the direction toward the front of the paper (+ Z direction) in the semiconductor unit 10 of FIG. 1.
  • the “back surface” and the “bottom surface” represent the surfaces of the semiconductor unit 10 in FIG. 1 facing the back side ( ⁇ Z direction) of the paper surface (the description of the back surface is omitted in FIG. 1).
  • “bottom” represents the direction toward the back of the paper ( ⁇ Z direction) in the semiconductor unit 10 of FIG.
  • the “side surface” represents a surface of the semiconductor unit 10 that connects the “front surface” or “upper surface” with the “back surface” and “lower surface”.
  • the “side surface” represents a surface of the semiconductor unit 10 in FIG. 1 facing up and down ( ⁇ X direction) and left and right ( ⁇ Y direction).
  • Other drawings mean the same direction as needed.
  • the "front surface”, “upper surface”, “upper”, “back surface”, “lower surface”, “lower”, and “side surface” are merely expedient expressions for specifying the relative positional relationship, and are the present invention. It does not limit the technical idea of.
  • “top” and “bottom” do not necessarily mean vertical to the ground. That is, the "up” and “down” directions are not limited to the direction of gravity.
  • the "principal component” means a case containing 80 vol% or more.
  • FIG. 1 is a plan view of a semiconductor unit included in the semiconductor device of the first embodiment
  • FIG. 2 is a cross-sectional view of the semiconductor unit included in the semiconductor device of the first embodiment
  • FIG. 3 is another plan view of the semiconductor unit included in the semiconductor device of the first embodiment.
  • FIG. 2 is a cross-sectional view taken along the alternate long and short dash line XX of FIG.
  • the semiconductor device includes two semiconductor units 10 shown in FIGS. 1 and 2 as described later.
  • the semiconductor unit 10 has a ceramic circuit board 20 (insulated circuit board) and a semiconductor chip 30 provided on the front surface of the ceramic circuit board 20.
  • the semiconductor chip 30 is composed mainly of silicon or silicon carbide. Such a semiconductor chip 30 includes an RC (Reverse Conducting) -IGBT switching element.
  • the RC-IGBT is configured by connecting an IGBT and an FWD (Free Wheeling Diode) in antiparallel in one chip.
  • the semiconductor chip 30 includes a control electrode 31 (gate electrode) and an output electrode 32 (emitter electrode of the IGBT section and cathode electrode of the FWD section) on the front surface.
  • the semiconductor chip 30 has a rectangular shape in a plan view.
  • the control electrode 31 is provided at the center of one side of the front surface of the semiconductor chip 30.
  • the output electrode 32 is provided in a range excluding the control electrode 31 on the front surface of the semiconductor chip 30.
  • an input electrode (collector electrode of the IGBT section and anode electrode of the FWD section) (not shown) is provided on the back surface of the semiconductor chip 30.
  • the semiconductor unit 10 shows a case where the back surface side is arranged in the circuit pattern 23a in a state where the four semiconductor chips 30 face each other with the control electrodes 31 facing inward.
  • the number and arrangement positions of the semiconductor chips 30 are not limited to this case.
  • the ceramic circuit board 20 has a rectangular shape in a plan view.
  • the ceramic circuit board 20 has a ceramic plate 21 and a metal plate 22 formed on the back surface of the ceramic plate 21. Further, the ceramic circuit board 20 has circuit patterns 23a to 23f formed on the front surface of the ceramic plate 21.
  • the ceramic plate 21 and the metal plate 22 have a rectangular shape in a plan view. Further, the ceramic plate 21 and the metal plate 22 may have corners R-chamfered and C-chamfered.
  • the size of the metal plate 22 is smaller than the size of the ceramic plate 21 in a plan view, and is formed inside the ceramic plate 21.
  • the ceramic plate 21 faces the first and second sides 21a and 21b (in the ⁇ X direction) and the first and second sides 21a and 21b orthogonally (in the ⁇ Y direction) in a plan view. , Form a rectangular shape surrounded by the fourth sides 21c and 21d.
  • the ceramic plate 21 may be a rectangle having the first and second sides 21a and 21b as long sides and the third and fourth sides 21c and 21d as short sides in a plan view.
  • the direction (+ X direction) from the first side 21a on the input terminal region 23a2 side described later to the second side 21b on the output terminal region 23b2 side described later is defined as the main current direction D1.
  • the ceramic plate 21 is composed mainly of ceramics having good thermal conductivity.
  • the ceramics constituting the ceramic plate 21 are made of, for example, a composite material containing aluminum oxide and zirconium oxide added to the aluminum oxide as a main component, or a material containing silicon nitride as a main component.
  • the thickness of the ceramic plate 21 is 0.2 mm or more and 2.5 mm or less.
  • the metal plate 22 is composed mainly of a metal having excellent thermal conductivity. Such metals are, for example, aluminum, iron, silver, copper, or alloys containing at least one of these.
  • the thickness of the metal plate 22 is 0.1 mm or more and 5.0 mm or less.
  • the surface of the metal plate 22 may be plated to improve corrosion resistance. Examples of the plating material at this time include nickel, nickel-phosphorus alloy, and nickel-boron alloy.
  • the circuit patterns 23a to 23f are mainly composed of a metal having excellent conductivity. Such metals include, for example, silver, copper, nickel, or alloys containing at least one of these.
  • the thickness of the circuit patterns 23a to 23f is 0.1 mm or more and 5.0 mm or less.
  • the surfaces of the circuit patterns 23a to 23f may be plated in order to improve the corrosion resistance. Examples of the plating material at this time include nickel, nickel-phosphorus alloy, and nickel-boron alloy.
  • the circuit patterns 23a to 23f are obtained by subjecting the metal layer formed on the front surface of the ceramic plate 21 to a process such as etching. Alternatively, the circuit patterns 23a to 23f cut out from the metal layer in advance may be crimped to the front surface of the ceramic plate 21.
  • the circuit patterns 23a to 23f shown in FIGS. 1 and 2 are examples. The details of the circuit patterns 23a to 23f will be described below.
  • the circuit patterns 23a to 23f may also have a plating material formed on the surface by a plating treatment in order to improve the corrosion resistance. Examples of this plating material include nickel, nickel-phosphorus alloy, and nickel-boron alloy.
  • the ceramic circuit board 20 having such a configuration for example, a DCB (Direct Copper Bonding) substrate or an AMB (Active Metal Brazing) substrate may be used.
  • the ceramic circuit board 20 can conduct the heat generated by the semiconductor chip 30 to the outside via the circuit pattern 23a, the ceramic plate 21, and the metal plate 22.
  • the circuit pattern 23a (input circuit pattern) is mechanically and electrically connected to the input electrode formed on the back surface of the semiconductor chip 30 via solder.
  • the circuit pattern 23a has a substantially rectangular shape, and includes a recessed portion 23a1 on the lower side in FIG. 1.
  • the contact region 23c1 of the circuit pattern 23c which will be described later, enters the recessed portion 23a1.
  • the circuit pattern 23a further sandwiches the recessed portion 23a1 and includes two input terminal regions 23a2 on the circuit pattern 23c side.
  • the circuit pattern 23a is provided in a region including a center line (dotted chain line XX) orthogonal to the main current direction D1.
  • the semiconductor chip 30 is arranged in a region including the center line (dashed-dotted line XX).
  • two semiconductor chips 30 are arranged vertically ( ⁇ X direction) about a center line (dashed-dotted line XX).
  • two ceramic plates 21 are arranged line-symmetrically with the center line (dotted chain line YY) of the third side 21c and the fourth side 21d as the center.
  • the control electrodes 31 of the respective semiconductor chips 30 are arranged on the center line (dashed-dotted line YY) side, and are arranged so as to face each other with the center line (dashed-dotted line YY) as the center.
  • the circuit pattern 23b (output circuit pattern) is mechanically and electrically connected to the output electrode 32 of the semiconductor chip 30 by the main current wire 41 wired in the main current direction D1.
  • the circuit pattern 23b includes two output terminal regions 23b2 on the circuit pattern 23f side.
  • Such circuit patterns 23a and 23b are formed from the third side 21c to the fourth side 21d of the ceramic plate 21, respectively. Further, the circuit patterns 23a and 23b are formed side by side in the main current direction D1 in this order. That is, the circuit patterns 23a and 23b are formed adjacent to each other in the ⁇ X direction, and no other circuit pattern is formed between them. Further, the end portions (on the ⁇ Y direction side) of the circuit patterns 23a and 23b are formed adjacent to the third side 21c of the ceramic plate 21, and no other circuit pattern is formed between them. The ends (on the + Y direction side) of the circuit patterns 23a and 23b are formed so as to be adjacent to and opposed to the fourth side 21d of the ceramic plate 21, and no other circuit pattern is formed between them. Therefore, in the ceramic circuit board 20, the main current input to the input terminal region 23a2 flows in the main current direction D1 and is output from the output terminal region 23b2.
  • the distance between the ceramic plate 21 and the fourth side 21d of the ceramic plate 21 may be formed according to a predetermined insulation distance.
  • the interval formed according to the predetermined insulation distance may be 0.5 mm or more and 4.0 mm or less.
  • circuit pattern 23b output circuit pattern
  • all the ends on the ⁇ Y direction side may be formed adjacent to the third and fourth sides 21c and 21d.
  • the circuit pattern 23a input circuit pattern
  • the circuit pattern 23a may be formed so that the end portion on the ⁇ Y direction side thereof is adjacent to the third and fourth sides 21c and 21d in the region where the semiconductor chip 30 is arranged.
  • a circuit such as a control circuit or a sense circuit, which will be described later, is located between the end portion on the ⁇ Y direction side and the third and fourth sides 21c and 21d.
  • the patterns 23c and 23d may be formed.
  • the input terminal area 23a2 is arranged on the first side 21a side, and the output terminal area 23b2 is arranged on the second side 21b side. That is, the main current direction D1 is the direction from the input terminal region 23a2 toward the output terminal region 23b2.
  • the input terminal region 23a2 and the output terminal region 23b2 are provided with the ceramic circuit board 20 equidistant from the center line (dotted chain line XX) orthogonal to the main current direction D1. Further, the input terminal area 23a2 and the output terminal area 23b2 are provided at substantially the same distance from the first and second sides 21a and 21b.
  • the circuit pattern 23c (first control circuit pattern) is electrically connected to the control electrode 31 of the semiconductor chip 30.
  • the circuit pattern 23c is formed adjacent to the outside of the circuit pattern 23a (opposite side of the main current direction D1).
  • the end portion (on the ⁇ Y direction side) of the circuit pattern 23c is formed corresponding to the width of the region where the input terminal region 23a2 of the circuit pattern 23a is provided. That is, there is a gap between the end portion (on the ⁇ Y direction side) of the circuit pattern 23c and the third and fourth sides 21c and 21d of the ceramic plate 21.
  • the circuit pattern 23c includes the contact region 23c1 at a position corresponding to the middle of the third and fourth sides 21c and 21d of the ceramic plate 21.
  • the contact region 23c1 enters the recessed portion 23a1 of the circuit pattern 23a.
  • the circuit pattern 23c (contact region 23c1) is mechanically and electrically connected to the control electrode 31 facing inward of the semiconductor chip 30 by the control wire 42 (control wiring member) wired in the main current direction D1. ing.
  • the circuit pattern 23f (second control circuit pattern) may be electrically connected to the control electrode 31 of the semiconductor chip 30.
  • the circuit pattern 23f forms a linear shape and is formed adjacent to the outside of the circuit pattern 23b (main current direction D1).
  • the end ( ⁇ Y direction side) of the circuit pattern 23f is formed corresponding to the end ( ⁇ Y direction side) of the circuit pattern 23b.
  • circuit patterns 23c and 23f are formed at positions symmetrical with respect to the center line (dotted chain line XX) orthogonal to the main current direction D1 of the ceramic circuit board 20. Further, the circuit patterns 23c and 23f are formed at equal distances from the first and second sides 21a and 21b of the ceramic plate 21.
  • the circuit pattern 23d (first sense circuit pattern) is electrically connected to the output electrode 32 of the semiconductor chip 30.
  • the circuit pattern 23d is formed in the direction opposite to the main current direction D1 with respect to the circuit pattern 23a.
  • the circuit pattern 23d is formed adjacent to the outside (-X direction side) of the circuit pattern 23c. That is, in the first embodiment, the circuit pattern 23d has a U-shape in a plan view.
  • the circuit pattern 23d includes the respective regions in which the input terminal regions 23a2 of the circuit pattern 23a are set, the respective ends of the circuit pattern 23c (on the ⁇ Y direction side), and the main current of the circuit pattern 23c. It is formed along the opposite side of the direction D1.
  • the circuit pattern 23d is mechanically and electrically connected to the output electrode 32 of the semiconductor chip 30 by a sense wire 46 wired in the main current direction D1.
  • the circuit pattern 23e (second sense circuit pattern) may be electrically connected to the output electrode 32 of the semiconductor chip 30.
  • the circuit pattern 23e forms a linear shape and is formed adjacent to the outside of the circuit pattern 23f (main current direction D1).
  • the end ( ⁇ Y direction side) of the circuit pattern 23e is formed corresponding to the end ( ⁇ Y direction side) of the circuit pattern 23f.
  • circuit patterns 23d and 23e are formed at equal distances from the center line (dotted chain line XX) orthogonal to the main current direction D1 of the ceramic circuit board 20. Further, the circuit patterns 23d and 23e are formed at equal distances from the first and second sides 21a and 21b of the ceramic plate 21, respectively.
  • the main current wire 41, the control wire 42, and the sense wire 46 are mainly composed of a metal having excellent conductivity. Examples of such metals include gold, silver, copper, aluminum, or alloys containing at least one of these.
  • the diameters of the control wire 42 and the sense wire 46 may be smaller than those of the main current wire 41. By doing so, the bonding area can be reduced and wiring to small parts can be easily performed.
  • the diameters of the control wire 42 and the sense wire 46 are, for example, 50 ⁇ m or more and 400 ⁇ m or less, and the diameter of the main current wire 41 is 300 ⁇ m or more and 600 ⁇ m or less.
  • control connecting wires 44a and 44b and the sense connecting wires 45a and 45b which will be described later, are also made of the same material as the control wire 42 and the sense wire 46.
  • the diameters of the control connecting wires 44a and 44b and the sense connecting wires 45a and 45b may be the same as those of the control wire 42 and the sense wire 46, and may be smaller than the main current wire 41.
  • the control wire 42 and the sense wire 46 are not limited to the case of FIG. 1, and may be wired as shown in FIG.
  • the control wire 42 is connected by wiring the contact region 23c1 of the circuit pattern 23c and the control electrode 31 of the semiconductor chip 30 in parallel with the main current direction D1.
  • the sense wire 46 is parallel to the circuit patterns 23b and 23d in the main current direction D1 and is connected by wiring on the third and fourth sides 21c and 21d of the ceramic plate 21.
  • the main current wire 41 is wired between the control wire 42 and the sense wire 46 in parallel with the main current direction D1. As described above, since the main current wire 41, the control wire 42, and the sense wire 46 are all wired in parallel with the main current direction D1, they are easily bonded.
  • the semiconductor unit 10 has an arm portion formed by such a connection.
  • the arm portion functions as an upper arm or a lower arm depending on the arrangement direction (direction in which the main current direction D1 is arranged). Details of these will be described later.
  • FIGS. 4 to 6 are plan views of the semiconductor device of the first embodiment.
  • FIG. 6 is a diagram showing an equivalent circuit included in the semiconductor device of the first embodiment.
  • reference numerals are given to the configurations necessary for explanation.
  • FIGS. 1 and 2 can be referred to.
  • the semiconductor unit of FIG. 3 may be applied to the semiconductor device.
  • the semiconductor device 1 includes two semiconductor units 10a and 10b.
  • the semiconductor unit 10a has the semiconductor unit 10 directed to the main current direction D1 and functions as an upper arm.
  • the semiconductor unit 10b has the main current direction D1 of the semiconductor unit 10 directed to the opposite side of the semiconductor unit 10a, and functions as a lower arm. Therefore, the semiconductor units 10a and 10b each include the same components as the semiconductor unit 10, and differ only in the arrangement direction.
  • the circuit pattern 23b of the semiconductor unit 10a and the circuit pattern 23a of the semiconductor unit 10b may be mechanically and electrically connected by a main circuit connecting wire (not shown).
  • the circuit pattern 23c of the semiconductor unit 10a and the circuit pattern 23f of the semiconductor unit 10b are mechanically and electrically connected by the control connecting wire 44a.
  • the circuit pattern 23f of the semiconductor unit 10a and the circuit pattern 23c of the semiconductor unit 10b are mechanically and electrically connected by the control connecting wire 44b.
  • the circuit pattern 23d of the semiconductor unit 10a and the circuit pattern 23e of the semiconductor unit 10b are mechanically and electrically connected by the sense connecting wire 45a.
  • the circuit pattern 23e of the semiconductor unit 10a and the circuit pattern 23d of the semiconductor unit 10b are mechanically and electrically connected by the sense connecting wire 45b.
  • the semiconductor device 1 is provided with bus bars 50a and 50b.
  • the bus bars 50a and 50b are mainly composed of a metal having excellent conductivity. Such metals include, for example, silver, copper, nickel, or alloys containing at least one of these.
  • the surfaces of the bus bars 50a and 50b may also be plated in order to improve the corrosion resistance. At this time, examples of the plating material used include nickel, nickel-phosphorus alloy, and nickel-boron alloy.
  • the bus bar 50a includes a leg portion 51a and a wiring portion 52a.
  • the leg portion 51a is joined to the input terminal region 23a2 of the circuit pattern 23a of the semiconductor unit 10a.
  • the legs 51a are bonded, for example, by solder bonding or ultrasonic bonding.
  • the wiring portion 52a is mechanically connected to the leg portion 51a.
  • the wiring portion 52a and the leg portion 51a may be integrated or may be joined by welding, for example.
  • the wiring portion 52a extends in the ⁇ Y direction of FIG. 5 orthogonal to the main current direction D1. Note that FIG. 5 shows a part of the wiring portion 52a.
  • the wiring portion 52a can be extended in a required direction depending on the design and specifications of the semiconductor device 1.
  • the bus bar 50b also includes a leg portion 51b and a wiring portion 52b.
  • the leg portion 51b is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor unit 10b. Bonding of the legs 51b is also performed, for example, by solder bonding or ultrasonic bonding.
  • the wiring portion 52b is mechanically connected to the leg portion 51b.
  • the wiring portion 52b and the leg portion 51b may also be integrated or may be joined by welding, for example.
  • the wiring portion 52b extends in the ⁇ Y direction of FIG. 5 orthogonal to the main current direction D1. Note that FIG. 5 shows a part of the wiring portion 52b.
  • the wiring portion 52b can be extended in a required direction depending on the design and specifications of the semiconductor device 1.
  • the bus bar 50c also includes a leg portion 51c and a wiring portion 52c.
  • the leg portion 51c is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor unit 10a and the input terminal region 23a2 of the circuit pattern 23a of the semiconductor unit 10b. Bonding of the legs 51c is also performed, for example, by solder bonding or ultrasonic bonding.
  • the wiring portion 52c is mechanically connected to the leg portion 51c.
  • the wiring portion 52c and the leg portion 51c may also be integrated or may be joined by welding, for example.
  • the wiring portion 52c extends in the ⁇ Y direction of FIG. 5 orthogonal to the main current direction D1. Note that FIG. 5 shows a part of the wiring portion 52c.
  • the wiring portion 52c can be extended in a required direction depending on the design and specifications of the semiconductor device 1.
  • the semiconductor device 1 constitutes the half-bridge circuit shown in FIG. 6, and includes an upper arm A and a lower arm B.
  • the semiconductor unit 10a can function as the upper arm A and the semiconductor unit 10b can function as the lower arm B.
  • the connection point C1 connected to the positive electrode P of the external power supply (not shown) corresponds to the input terminal region 23a2 of the semiconductor unit 10a.
  • the connection point E1C2 connected to the terminal O of the load (not shown) corresponds to the output terminal region 23b2 of the semiconductor unit 10a and the input terminal region 23a2 of the semiconductor unit 10b.
  • the connection point E2 connected to the negative electrode N of the external power supply corresponds to the output terminal region 23b2 of the semiconductor unit 10b.
  • connection point C1 It is wired from the connection point C1 to the outside of the semiconductor device 1 via the bus bar 50a, and is connected to the high potential terminal (P) of the external power supply. It is wired from the connection point E2 to the outside of the semiconductor device 1 via the bus bar 50b, and is connected to the low potential terminal (N) of the external power supply. Then, it is wired from the connection point E1C2 to the outside of the semiconductor device 1 via the bus bar 50c, and is connected to the load terminal (O). As a result, the semiconductor unit 10 functions as an inverter.
  • the semiconductor device 1 to which the semiconductor units 10a and 10b are connected in this way is arranged on the heat dissipation substrate, for example, via solder or silver wax.
  • the heat radiating substrate may be a flat plate having a rectangular shape in a plan view.
  • the heat radiating substrate is mainly composed of a metal having excellent thermal conductivity. Such metals include, for example, aluminum, iron, silver, copper, or alloys containing at least one of these.
  • nickel may be formed on the surface of the heat dissipation substrate by a plating treatment or the like. Specifically, in addition to nickel, there are nickel-phosphorus alloys and nickel-boron alloys.
  • the heat-dissipating substrate is appropriately formed with mounting holes and the like used when the semiconductor device 1 is mounted on an external device.
  • a cooling unit may be attached to the back surface of the heat dissipation substrate of the semiconductor device 1 via thermal grease.
  • the thermal grease is, for example, a silicone mixed with a metal oxide filler.
  • This cooling unit is also composed mainly of a material having excellent thermal conductivity, and the surface may be plated if necessary.
  • the cooling unit is, for example, a heat sink composed of a plurality of fins and a water-cooled cooling device. Further, the heat dissipation board may be integrally configured with such a cooling unit.
  • the semiconductor device 1 may be sealed with a sealing member.
  • the sealing member may seal the front surface of the ceramic circuit board 20, the semiconductor chip 30, the main current wire 41, the control wire 42, the sense wire 46, and the like. Further, the back surface of the heat dissipation substrate may be exposed from the sealing member.
  • the sealing member is a thermosetting resin such as an epoxy resin or a silicone gel. Further, a filler such as a filler may be contained.
  • the case may be provided with a wiring member, if necessary.
  • the wiring member is, for example, a lead frame or a bus bar 50a, 50b, 50c.
  • the control terminal included in the lead frame, the sense terminal, and the external terminal included in the bus bars 50a, 50b, 50c are displayed.
  • a control signal is input by the control terminal, and a measurement signal is output by the sense terminal.
  • a predetermined current is input / output to the outside by the external terminal.
  • a case is composed mainly of a thermoplastic resin.
  • Such resins are, for example, polyphenylene sulfide resin, polybutylene terephthalate resin, polybutylene succinate resin, polyamide resin, or acrylonitrile butadiene styrene resin.
  • FIG. 7 is a plan view of the semiconductor unit of the reference example.
  • the semiconductor unit 100 shown in FIG. 7 has the same configuration as the semiconductor unit 10 and has the same reference numerals, and the description thereof will be omitted.
  • the semiconductor unit 100 includes a ceramic plate 21, circuit patterns 230a to 230 g, and semiconductor chips 130 and 131.
  • the circuit patterns 230a to 230g are formed in the shape and position as shown in FIG. 7.
  • the semiconductor chips 130 and 131 include a switching element and a diode element, respectively.
  • the semiconductor chip 130 which is a switching element, has an input electrode on the back surface and a control electrode and an output electrode on the front surface, respectively.
  • the semiconductor chip 131 which is a diode element, has an output electrode on the back surface and an input electrode on the front surface.
  • the circuit pattern 230a constitutes a pattern including the connection point E1C2 in FIG.
  • the circuit pattern 230a is connected to the bonding wire 140 connected to the output electrode of the semiconductor chip 131 arranged in the circuit pattern 230b. Further, in the circuit pattern 230a, the back surfaces of the semiconductor chips 130 and 131 are joined via solder.
  • the circuit pattern 230a has a substantially rectangular shape, and a portion including the contact region 230a1 protrudes from the upper side in FIG. 7.
  • the circuit pattern 230a is arranged side by side with the circuit pattern 230b.
  • the circuit pattern 230b constitutes a pattern including the connection point C1 of the upper arm A in FIG.
  • the back surfaces of the semiconductor chips 130 and 131 are joined via solder.
  • a portion including the contact region 230b1 protrudes from the lower side in FIG. 7.
  • the circuit pattern 230c constitutes a pattern including the connection point E2 of the lower arm in FIG.
  • the circuit pattern 230c is connected to the bonding wire 140 connected to the input electrode of the semiconductor chip 131.
  • the circuit pattern 230c is provided with a contact region 230c1 on the second side 21b side of the ceramic plate 21.
  • the circuit pattern 230d constitutes the control pattern of the upper arm A.
  • the circuit pattern 230d is connected to the control electrode of the semiconductor chip 130 by the control wire 42.
  • the circuit pattern 230d is formed on the second side 21b side of the ceramic plate 21 in FIG. 7.
  • the circuit pattern 230g constitutes the control pattern of the lower arm B.
  • the circuit pattern 230g is connected to the control electrode of the semiconductor chip 130 of the circuit pattern 230a by the control wire 42.
  • the circuit pattern 230g is formed on the first side 21a side of the ceramic plate 21 on the opposite side of the circuit pattern 230d in FIG. 7.
  • circuit patterns 230e and 230f form a sense pattern.
  • the circuit pattern 230f is arranged on the first side 21a side of the ceramic plate 21, and the circuit pattern 230e is arranged on the second side 21b side opposite to the circuit pattern 230f.
  • the circuit patterns 230e and 230f are mechanically and electrically connected to the output electrode of the semiconductor chip 130 by the sense wire 46.
  • a gap G must be left between the circuit pattern 230b of the upper arm A and the circuit pattern 230a of the lower arm B. This makes it possible to prevent a short circuit between the circuit pattern 230b and the circuit pattern 230a. That is, in the semiconductor unit 100, the area of the ceramic plate 21 becomes large in order to secure the gap G. Therefore, it is difficult to miniaturize the ceramic plate 21, and it is also difficult to miniaturize the semiconductor unit 100 and, by extension, the semiconductor device including the semiconductor unit 100.
  • the semiconductor unit 10 has a semiconductor chip 30 and a ceramic circuit board 20.
  • the semiconductor chip 30 is provided with an output electrode 32 and a control electrode 31 on the front surface and an input electrode on the back surface.
  • the ceramic circuit board 20 includes a ceramic plate 21, a circuit pattern 23b, and a circuit pattern 23a.
  • the ceramic plate 21 is surrounded by the first and second sides 21a and 21b facing each other and the third and fourth sides 21c and 21d facing the first and second sides 21a and 21b in a plan view. It forms a rectangular shape.
  • the circuit pattern 23b is formed on the front surface of the ceramic plate 21.
  • the circuit pattern 23a is formed on the front surface of the ceramic plate 21, and the back surface of the semiconductor chip 30 is joined. Further, the circuit pattern 23b and the circuit pattern 23a are formed from the third side 21c to the fourth side 21d, respectively, and further formed side by side in the main current direction D1 from the first side 21a to the second side 21b. There is.
  • the semiconductor device 1 can be obtained by arranging two semiconductor units 10a and 10b using the semiconductor unit 10 side by side so that the main current directions D1 are opposite to each other and connecting them by wiring. As described above, the semiconductor devices 1 are easily combined and configured by simply changing the direction of the semiconductor unit 10. Other than this case, the semiconductor device 1 can be configured by various combinations of the semiconductor units 10.
  • the semiconductor units 10a and 10b are different ceramic circuit boards 20, the insulating property between the semiconductor units 10a and 10b is maintained, and a short circuit of the semiconductor units 10a and 10b can be suppressed. Therefore, the expansion of the area of the ceramic plate 21 can be suppressed, and the size of the semiconductor unit 10 (semiconductor units 10a, 10b) can also be suppressed. Further, the semiconductor unit 10 can be miniaturized and the semiconductor device 1 can be miniaturized.
  • FIG. 8 is a plan view of the semiconductor device of the first modification of the first embodiment. Since the semiconductor units 10a and 10b included in the semiconductor device 1a of FIG. 8 are the same as those described with reference to FIGS. 1 to 5, the reference numerals and detailed description thereof will be omitted. Further, for convenience, Y1 to Y4 are associated with the semiconductor units 10a and 10b of the semiconductor device 1a along the + Y direction.
  • the semiconductor device 1a includes two sets of semiconductor units 10a and 10b. That is, the semiconductor device 1a further connects the semiconductor units 10a, 10b (Y3, Y4) in the + Y direction to the semiconductor units 10a, 10b (Y1, Y2) included in the semiconductor device 1. That is, the semiconductor units 10 are arranged so that the main current directions D1 are alternately repeated. Between the semiconductor units 10b and 10a (Y2 and Y3), the control connecting wires 44a and 44b and the sense connecting wires 45a and 45b are mechanically and electrically connected in the same manner as the semiconductor units 10a and 10b shown in FIG. It is connected to the.
  • the semiconductor units 10a and 10a (Y1, Y3) are connected by the bus bar 50a, and the semiconductor units 10b and 10b (Y2, Y4) are connected by the bus bar 50b. Further, the semiconductor units 10a, 10b, 10a, 10b (Y1, Y2, Y3, Y4) are connected by the bus bar 50c.
  • the connection of the bus bars 50a, 50b, 50c to the semiconductor units 10a, 10b is the same as in FIG. 5.
  • the leg portion 51a is joined to the input terminal region 23a2 of the circuit pattern 23a of the semiconductor units 10a, 10a (Y1, Y3).
  • the wiring portion 52a is mechanically connected to the leg portion 51a. Further, the wiring portion 52a extends in the ⁇ Y direction of FIG. 8 orthogonal to the main current direction D1. Note that FIG. 8 shows a part of the wiring portion 52a.
  • the wiring portion 52a can be extended in a required direction depending on the design and specifications of the semiconductor device 1a.
  • the leg portion 51b is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor units 10b, 10b (Y2, Y4).
  • the wiring portion 52b is mechanically connected to the leg portion 51b. Further, the wiring portion 52b extends in the ⁇ Y direction of FIG. 8 orthogonal to the main current direction D1. Note that FIG. 8 shows a part of the wiring portion 52b.
  • the wiring portion 52b can be extended in a required direction depending on the design and specifications of the semiconductor device 1a.
  • the leg portion 51c is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor unit 10a (Y1, Y3) and the input terminal region 23a2 of the circuit pattern 23a of the semiconductor unit 10b (Y2, Y4). ing. Bonding of the legs 51c is also performed, for example, by solder bonding or ultrasonic bonding. Further, the wiring portion 52c extends in the ⁇ Y direction of FIG. 8 orthogonal to the main current direction D1. Note that FIG. 8 shows a part of the wiring portion 52c. The wiring portion 52c can be extended in a required direction depending on the design and specifications of the semiconductor device 1a.
  • the semiconductor device 1a of the modification 1 only shows the case where two sets of semiconductor units 10a and 10b are connected. If necessary, a plurality of sets of semiconductor units 10a and 10b may be connected along the Y direction of FIG.
  • FIG. 9 is a plan view of the semiconductor device of the second modification of the first embodiment. Since the semiconductor units 10a and 10b included in the semiconductor device 1b of FIG. 9 are the same as those described with reference to FIGS. 1 to 5, the reference numerals and detailed description thereof will be omitted. Further, for convenience, Y1 to Y4 are associated with the semiconductor units 10a and 10b of the semiconductor device 1b along the + Y direction.
  • the semiconductor device 1b further attaches the semiconductor unit 10a (Y1) to the ⁇ Y direction side with respect to the semiconductor units 10a and 10b (Y2, Y3) shown in FIGS. 1 to 5.
  • the semiconductor unit 10b (Y4) is included on the + Y direction side. That is, in the semiconductor device 1b, two semiconductor units 10a, 10a (Y1, Y2) and two semiconductor units 10b, 10b (Y3, Y4) are connected in a row.
  • the circuit patterns 23b, 23c, 23d, 23e, and 23f of the semiconductor units 10a and 10a (Y1, Y2) are mechanically and electrically connected by wires, respectively.
  • the semiconductor units 10b and 10b (Y3, Y4) are mechanically and electrically connected by wires.
  • the semiconductor units 10a and 10a (Y1, Y2) are connected by the bus bar 50a, and the semiconductor units 10b and 10b (Y3 and Y4) are connected by the bus bar 50b. Further, the semiconductor units 10a, 10a, 10b, 10b (Y1, Y2, Y3, Y4) are connected by the bus bar 50c.
  • the leg portion 51a is joined to the input terminal region 23a2 of the circuit pattern 23a of the semiconductor units 10a, 10a (Y1, Y2).
  • the wiring portion 52a is mechanically connected to the leg portion 51a. Further, the wiring portion 52a extends in the ⁇ Y direction of FIG. 9 orthogonal to the main current direction D1. Note that FIG. 9 shows a part of the wiring portion 52a.
  • the wiring portion 52a can be extended in a required direction depending on the design and specifications of the semiconductor device 1b.
  • the leg portion 51b is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor units 10b, 10b (Y3, Y4).
  • the wiring portion 52b is mechanically connected to the leg portion 51b. Further, the wiring portion 52b extends in the ⁇ Y direction of FIG. 9 orthogonal to the main current direction D1. Note that FIG. 9 shows a part of the wiring portion 52b.
  • the wiring portion 52b can be extended in a required direction depending on the design and specifications of the semiconductor device 1b.
  • the leg portion 51c is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor unit 10a (Y1, Y2) and the input terminal region 23a2 of the circuit pattern 23a of the semiconductor unit 10b (Y3, Y4). ing. Bonding of the legs 51c is also performed, for example, by solder bonding or ultrasonic bonding. Further, the wiring portion 52c extends in the ⁇ Y direction of FIG. 9 orthogonal to the main current direction D1. Note that FIG. 9 shows a part of the wiring portion 52c. The wiring portion 52c can be extended in a required direction depending on the design and specifications of the semiconductor device 1b.
  • the semiconductor device 1b of the modification 2 only shows the case where the semiconductor units 10a and 10b are connected in the ⁇ Y direction of FIG. 9 of the set of semiconductor units 10a and 10b, respectively. If necessary, a plurality of semiconductor units 10a may be connected to one set of semiconductor units 10a and 10b in the ⁇ Y direction, and a plurality of semiconductor units 10b may be connected in the + Y direction.
  • FIGS. 10 and 11 are plan views of the semiconductor device of the third modification of the first embodiment. Since the semiconductor units 10a and 10b included in the semiconductor device 1c of FIG. 10 are the same as those described with reference to FIGS. 1 to 5, the reference numerals and detailed description thereof will be omitted. Further, FIG. 11 shows a case where a plurality of semiconductor devices 1c of FIG. 10 are arranged in the Y direction. Further, for convenience, X1 and X2 are associated with the semiconductor units 10a and 10b of the semiconductor device 1c in FIG. 10 along the + X direction. Further, for convenience, X11, X12, X21, and X22 are associated with the semiconductor units 10a and 10b of the semiconductor device 1d of FIG. 11 along the + X direction and ⁇ Y.
  • the semiconductor device 1c includes a set of semiconductor units 10a and 10b. That is, in the semiconductor device 1c, the semiconductor units 10a and 10b (X1 and X2) are arranged side by side in a row in parallel with the main current direction D1 and are mechanically and electrically connected.
  • the main current directions D1 of the semiconductor unit 10a (X1) and the semiconductor unit 10b (X2) are in the same direction (+ X direction).
  • the semiconductor units 10a and 10b (X1, X2) are mechanically and electrically connected by the control connecting wires 44a and 44b and the sense connecting wires 45a and 45b in the same manner as the semiconductor units 10a and 10b shown in FIG. can do. Further, the semiconductor device 1c can appropriately connect the bus bars 50a, 50b, 50c to the semiconductor units 10a, 10b (see, for example, FIG. 11).
  • the semiconductor units 10a and 10b may not have the circuit pattern 23e for sense connection and the circuit pattern 23f for gate connection.
  • the control connecting wires 44a and 44b and the sense connecting wires 45a and 45b are also unnecessary. By doing so, the substrate area can be further reduced, and a compact semiconductor device 1c can be obtained.
  • the input terminal region 23a2 of the semiconductor unit 10a corresponds to the connection point C1 in FIG.
  • the output terminal region 23b2 of the semiconductor unit 10a is made to correspond to the connection point E1C2 in FIG.
  • the input terminal region 23a2 of the semiconductor unit 10b is made to correspond to the connection point E1C2 in FIG.
  • the output terminal region 23b2 of the semiconductor unit 10b is made to correspond to the connection point E2 in FIG.
  • a half-bridge circuit can be formed in the semiconductor device 1c.
  • the input terminal region 23a2 of the semiconductor unit 10b is made to correspond to the connection point C1 in FIG.
  • the output terminal region 23b2 of the semiconductor unit 10b is made to correspond to the connection point E1C2 in FIG.
  • the input terminal region 23a2 of the semiconductor unit 10a is made to correspond to the connection point E1C2 of FIG.
  • the output terminal region 23b2 of the semiconductor unit 10a is made to correspond to the connection point E2 in FIG. This makes it possible to form a half-bridge circuit.
  • the input terminal regions 23a2 of the semiconductor units 10a and 10b are made to correspond to the connection point C1 in FIG.
  • the output terminal regions 23b2 of the semiconductor units 10a and 10b are made to correspond to the connection point E1C2 in FIG.
  • the upper arms A arranged in parallel can be formed.
  • the input terminal regions 23a2 of the semiconductor units 10a and 10b are made to correspond to the connection point E1C2 in FIG.
  • the output terminal regions 23b2 of the semiconductor units 10a and 10b are made to correspond to the connection point E2 in FIG.
  • the lower arms B arranged in parallel can be formed.
  • the semiconductor device 1c only shows a case where a set of semiconductor units 10a and 10b are connected in the vertical direction. If necessary, a plurality of sets of semiconductor units 10a and 10b may be connected along the Y direction of FIG.
  • the semiconductor device 1d shown in FIG. 11 is a case where another set of semiconductor devices 1c is provided with respect to the semiconductor device 1c.
  • another set of semiconductor units 10a and 10b is arranged in the + Y direction of one set of semiconductor units 10a and 10b shown in FIG. That is, in the semiconductor device 1d, the semiconductor units 10a, 10b (X11, X12) are arranged in the vertical direction in the first row, and the semiconductor units 10a, 10b (X21, X22) are arranged in the vertical direction in the second row. ing.
  • a plurality of semiconductor units 10a are arranged in a direction orthogonal to the main current direction D1 (+ Y direction), and the semiconductor units 10b face the semiconductor unit 10a in a direction orthogonal to the main current direction D1 (+ Y direction). And are arranged.
  • the semiconductor units 10a and 10b (X21 and X22), mechanically and electrically by the control connecting wire 44b and the sense connecting wire 45b as in the semiconductor units 10a and 10b shown in FIG. Is connected.
  • the semiconductor units 10a and 10b (X11 and X12) are mechanically and electrically connected by the control connecting wire 44a and the sense connecting wire 45a in the same manner as the semiconductor units 10a and 10b shown in FIG. Can be done.
  • the circuit patterns 23e and 23f of the semiconductor units 10a and 10a (X11 and X21) are mechanically and electrically connected to each other by wires.
  • the circuit patterns 23c and 23d of the semiconductor units 10b and 10b (X12 and X22) are mechanically and electrically connected to each other by wires.
  • the semiconductor units 10a and 10a are connected by the bus bars 50a and 50c1. Further, the semiconductor units 10a, 10a (X11, X21) are connected to the semiconductor units 10b, 10b (X12, X22) by bus bars 50b, 50c2.
  • the leg portion 51a is joined to the input terminal region 23a2 of the circuit pattern 23a of the semiconductor unit 10a (X11, X21).
  • the wiring portion 52a is mechanically connected to the leg portion 51a. Further, the wiring portion 52a extends in the ⁇ Y direction of FIG. 11 orthogonal to the main current direction D1.
  • the wiring portion 52a can be extended in a required direction depending on the design and specifications of the semiconductor device 1d.
  • the leg portion 51b is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor unit 10b (X12, X22).
  • the wiring portion 52b is mechanically connected to the leg portion 51b. Further, the wiring portion 52b extends in the ⁇ Y direction of FIG. 11 orthogonal to the main current direction D1. The wiring portion 52b can be extended in a required direction depending on the design and specifications of the semiconductor device 1d.
  • the bus bar 50c1 includes a leg portion 51c1 and a wiring portion 52c1.
  • the leg portion 51c1 is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor unit 10a (X11, X21). Bonding of the legs 51c is also performed, for example, by solder bonding or ultrasonic bonding.
  • the wiring portion 52c1 extends in the ⁇ Y direction of FIG. 11 orthogonal to the main current direction D1. Note that FIG. 11 shows a part of the wiring portion 52c1.
  • the wiring portion 52c1 can be extended in a required direction depending on the design and specifications of the semiconductor device 1d.
  • the bus bar 50c2 includes a leg portion 51c2 and a wiring portion 52c2.
  • the leg portion 51c2 is joined to the input terminal region 23a2 of the circuit pattern 23a of the semiconductor unit 10b (X12, X22). Bonding of the legs 51c2 is also performed, for example, by solder bonding or ultrasonic bonding.
  • the wiring portion 52c2 extends in the ⁇ Y direction of FIG. 11 orthogonal to the main current direction D1. Note that FIG. 11 shows a part of the wiring portion 52c2.
  • the wiring portion 52c2 can be extended in a required direction depending on the design and specifications of the semiconductor device 1d.
  • FIG. 11 shows an example in which the semiconductor units 10a and 10b (X11 and X12) and the semiconductor units 10a and 10b (X21 and X22) are arranged so that the main current direction D1 is in the same direction (+ X direction). .. Not limited to this case, the semiconductor units 10a and 10b may be arranged in (X11, X12) and the semiconductor units 10a and 10b may be arranged in (X21, X22) so that the main current directions D1 are opposite to each other.
  • semiconductor units 10a having a main current direction D1 in the + X direction may be arranged in (X11, X12), and semiconductor units 10b having a main current direction D1 in the ⁇ X direction may be arranged in (X21, X12), respectively. ..
  • FIGS. 12 and 13 are plan views of the semiconductor device of the modified example 4 of the first embodiment. Since the semiconductor units 10a and 10b included in the semiconductor devices 1e1 and 1e2 of FIG. 12 are the same as those described with reference to FIGS. 1 to 5, the reference numerals and detailed description thereof will be omitted. Further, in FIG. 12, the description of the bus bar is omitted. Further, FIG. 12A shows a case where the semiconductor units 10a and 10b are arranged, and FIG. 12B shows a case where the semiconductor units 10b and 10a are arranged along the ⁇ X direction.
  • X1 and X2 are associated with each other along the ⁇ X direction. Further, for convenience, X11, X12, X21, and X22 are associated with the semiconductor units 10a and 10b of the semiconductor device 1e of FIG. 13 along the + X direction and ⁇ Y.
  • the semiconductor device 1e1 includes a set of semiconductor units 10a and 10b. That is, in the semiconductor device 1e1, the semiconductor units 10a and 10b (X1, X2) are arranged side by side in a row and are mechanically and electrically connected.
  • the main current directions D1 of the semiconductor unit 10a (X1) and the semiconductor unit 10b (X2) are opposite to each other. That is, the main current direction D1 of the semiconductor unit 10a faces the + X direction, and the main current direction D1 of the semiconductor unit 10b faces the ⁇ X direction.
  • the semiconductor units 10a and 10b (X1, X2) are mechanically and electrically connected by the control connecting wires 44a and 44b and the sense connecting wires 45a and 45b in the same manner as the semiconductor units 10a and 10b shown in FIG. can do. Further, the semiconductor device 1e1 can connect a bus bar to the semiconductor units 10a and 10b, respectively (see, for example, FIG. 11).
  • the semiconductor device 1e2 includes a set of semiconductor units 10a and 10b. That is, in the semiconductor device 1e2, the semiconductor units 10b and 10a (X1, X2) are arranged side by side in a row and are mechanically and electrically connected.
  • the main current directions D1 of the semiconductor unit 10b (X1) and the semiconductor unit 10a (X2) are opposite to each other. That is, the main current direction D1 of the semiconductor unit 10b faces the ⁇ X direction, and the main current direction D1 of the semiconductor unit 10b faces the + X direction.
  • the semiconductor units 10b, 10a (X1, X2) are mechanically and electrically connected by the control connecting wires 44a, 44b and the sense connecting wires 45a, 45b, similarly to the semiconductor units 10b, 10a shown in FIG. can do. Further, the semiconductor device 1e1 can connect a bus bar to the semiconductor units 10b and 10a, respectively (see, for example, FIG. 11).
  • the semiconductor units 10a and 10b may not have the circuit pattern 23e for sense connection and the circuit pattern 23f for gate connection. In this case, the control connecting wires 44a and 44b and the sense connecting wires 45a and 45b are also unnecessary. By doing so, the substrate area can be further reduced, and the small semiconductor devices 1e1 and 1e2 can be obtained.
  • the input terminal region 23a2 of the semiconductor unit 10a is made to correspond to the connection point C1 of FIG.
  • the output terminal region 23b2 of the semiconductor unit 10a is made to correspond to the connection point E1C2 in FIG.
  • the input terminal region 23a2 of the semiconductor unit 10b is made to correspond to the connection point E1C2 in FIG.
  • the output terminal region 23b2 of the semiconductor unit 10b is made to correspond to the connection point E2 in FIG. This makes it possible to form a half-bridge circuit.
  • the input terminal region 23a2 of the semiconductor unit 10b is made to correspond to the connection point C1 in FIG.
  • the output terminal region 23b2 of the semiconductor unit 10b is made to correspond to the connection point E1C2 in FIG.
  • the input terminal region 23a2 of the semiconductor unit 10a is made to correspond to the connection point E1C2 of FIG.
  • the output terminal region 23b2 of the semiconductor unit 10a is made to correspond to the connection point E2 in FIG. This makes it possible to form a half-bridge circuit.
  • the input terminal regions 23a2 of the semiconductor units 10a and 10b are made to correspond to the connection point C1 in FIG.
  • the output terminal regions 23b2 of the semiconductor units 10a and 10b are made to correspond to the connection point E1C2 in FIG.
  • the upper arms A arranged in parallel can be formed.
  • the input terminal regions 23a2 of the semiconductor units 10a and 10b are made to correspond to the connection point E1C2 in FIG.
  • the output terminal regions 23b2 of the semiconductor units 10a and 10b are made to correspond to the connection point E2 in FIG.
  • the lower arms B arranged in parallel can be formed.
  • a plurality of semiconductor devices 1e1 and 1e2 may be connected along the Y direction in FIG.
  • the semiconductor devices 1e1 and 1e2 shown in FIG. 12 are arranged side by side in the + Y direction. That is, in the semiconductor device 1e, the semiconductor units 10a, 10b (X11, X12) are arranged in the vertical direction in the first row, and the semiconductor units 10b, 10a (X21, X22) are arranged in the vertical direction in the second row. There is.
  • the semiconductor units 10b and 10a In the semiconductor device 1e, between the semiconductor units 10b and 10a (X21 and X22), mechanically and electrically by the control connecting wire 44b and the sense connecting wire 45b as in the semiconductor units 10a and 10b shown in FIG. Is connected. Further, the semiconductor units 10a and 10b (X11 and X12) are mechanically and electrically connected by the control connecting wire 44a and the sense connecting wire 45a in the same manner as the semiconductor units 10a and 10b shown in FIG. Can be done. Further, the circuit patterns 23e and 23f of the semiconductor units 10a and 10a (X11 and X22) and the circuit patterns 23d and 23c of the semiconductor units 10b and 10b (X21 and X12) are mechanically and electrically connected by wires, respectively. ing.
  • the bus bar 50a is connected to the semiconductor units 10a and 10b (X11, X12) on the ⁇ Y direction side. Further, the bus bar 50b is connected to the semiconductor units 10a and 10b (X22, X21) on the + Y direction side. Further, the semiconductor units 10a and 10b (X11, X21) on the + X direction side are connected by the bus bar 50c1. Further, the semiconductor units 10b and 10a (X12, X22) on the ⁇ X direction side are connected by the bus bar 50c2.
  • the leg portion 51a is joined to the input terminal region 23a2 of each circuit pattern 23a of the semiconductor units 10a and 10b (X11, X12) on the ⁇ Y direction side.
  • the wiring portion 52a is mechanically connected to the leg portion 51a.
  • the wiring portion 52a has a U-shape according to the arrangement positions of the semiconductor units 10a and 10b.
  • the leg portion 51b is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor units 10b, 10a (X21, X22) on the + Y direction side.
  • the wiring portion 52b is mechanically connected to the leg portion 51b.
  • the wiring portion 52b in this case is also U-shaped according to the arrangement positions of the semiconductor units 10b and 10a.
  • the leg portion 51c1 is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor units 10a and 10b (X11, X21) on the + X direction side and the input terminal region 23a2 of the circuit pattern 23a. Bonding of the legs 51c is also performed, for example, by solder bonding or ultrasonic bonding. Further, the wiring portion 52c1 extends in the ⁇ Y direction of FIG. 13 orthogonal to the main current direction D1. Note that FIG. 13 shows a part of the wiring portion 52c1. The wiring portion 52c1 can be extended in a required direction depending on the design and specifications of the semiconductor device 1e.
  • the leg portion 51c2 is joined to the output terminal region 23b2 of the circuit pattern 23b of the semiconductor units 10b, 10a (X12, X22) on the ⁇ X direction side and the input terminal region 23a2 of the circuit pattern 23a. Bonding of the legs 51c2 is also performed, for example, by solder bonding or ultrasonic bonding. Further, the wiring portion 52c2 extends in the ⁇ Y direction of FIG. 13 orthogonal to the main current direction D1. Note that FIG. 13 shows a part of the wiring portion 52c2. The wiring portion 52c2 can be extended in a required direction depending on the design and specifications of the semiconductor device 1e.
  • FIGS. 14 and 15 are plan views of the semiconductor device of the modification 5 of the first embodiment. Since the semiconductor units 10a and 10b included in the semiconductor devices 1f and 1g of FIGS. 14 and 15 are the same as those described with reference to FIGS. 1 to 5, the reference numerals and the details will be omitted. Further, FIG. 14 shows a case where two sets of semiconductor units 10a included in the semiconductor device 1 and having the same main current direction D1 facing the + X direction are arranged in the Y direction. Further, FIG.
  • Y1 and Y2 are associated with the semiconductor units 10a and 10a and the semiconductor units 10b and 10b included in the semiconductor devices 1f and 1g along the + Y direction.
  • the semiconductor device 1f includes two sets of semiconductor units 10a and 10a in which the main current direction D1 faces the + X direction in the same direction, respectively. That is, in the semiconductor device 1f, the semiconductor units 10a and 10a (Y1, Y2) are arranged in a row in the Y direction and are mechanically and electrically connected. That is, the semiconductor unit 10a (Y2) is arranged adjacent to the semiconductor unit 10a (Y1) in the direction orthogonal to the main current direction D1 (+ Y direction).
  • the control connecting wires 44a and 44b and the sense connecting wires 45a and 45b are mechanically connected in the same manner as the semiconductor units 10a and 10a (Y1, Y2) shown in FIG. And, it can be electrically connected. Further, in the semiconductor device 1f, a bus bar 50a is connected to the semiconductor units 10a and 10b (Y1, Y2) as in FIG. 9.
  • One configuration of such a semiconductor device 1f can be obtained by a semiconductor unit 10a in which all of them are oriented in the main current direction D1.
  • the semiconductor device 1f is not limited to two sets of semiconductor units 10a, but may include one set or three or more sets.
  • the semiconductor device 1g is configured such that the semiconductor device 1f is oriented in the ⁇ X direction in which the main current direction D1 is the same direction. That is, in the semiconductor device 1g, the semiconductor units 10b and 10b (Y1, Y2) are arranged in a row in the Y direction and are mechanically and electrically connected. Between the semiconductor units 10b and 10b (Y1, Y2), the control connecting wires 44a and 44b and the sense connecting wires 45a and 45b are mechanically connected in the same manner as the semiconductor units 10b and 10b (Y3 and Y4) shown in FIG. And, it can be electrically connected. Further, in the semiconductor device 1f, the bus bar 50b is connected to the semiconductor units 10b and 10b (Y1, Y2) as in FIG. 9.
  • One configuration of such a semiconductor device 1g can be obtained by a semiconductor unit 10b in which all main current directions D1 are oriented in the same direction. Further, the input / output of the semiconductor device 1g is switched with respect to the semiconductor device 1f.
  • the semiconductor device 1g is not limited to two sets of semiconductor units 10b, but may include one set or three or more sets. Even in the semiconductor devices 1f and 1g, the semiconductor units 10a and 10b may not have the circuit pattern 23e for sense connection and the circuit pattern 23f for gate connection. In this case, the control connecting wires 44a and 44b and the sense connecting wires 45a and 45b are also unnecessary. By doing so, the substrate area can be further reduced, and a small semiconductor device 1f, 1g can be obtained.
  • FIG. 16 is a plan view of a semiconductor unit included in the semiconductor device of the second embodiment.
  • the semiconductor unit 11 of the second embodiment has the same configuration as the semiconductor unit 10 except for the semiconductor chips 30a and 30b. Therefore, the components of the semiconductor unit 11 similar to those of the semiconductor unit 10 are similarly coded, and the description thereof will be simplified or omitted.
  • the semiconductor unit 11 may not have the circuit pattern 23e for sense connection and the circuit pattern 23f for gate connection. By doing so, the substrate area can be further reduced.
  • the semiconductor chips 30a and 30b are also composed mainly of silicon or silicon carbide.
  • the semiconductor chip 30a is a switching element. Examples of the switching element include an IGBT or a power MOSFET.
  • the semiconductor chip 30a is an IGBT, an input electrode (collector electrode) is provided on the back surface, and a control electrode 31 (gate electrode) and an output electrode 32 (emitter electrode) are provided on the front surface, respectively.
  • the semiconductor chip 30a is a power MOSFET, an input electrode (drain electrode) is provided on the back surface, and a control electrode 31 (gate electrode) and an output electrode 32 (source electrode) are provided on the front surface.
  • the back surface of the semiconductor chip 30a is mechanically and electrically bonded to the circuit pattern 23a by soldering. Further, the semiconductor chip 30a is joined to the circuit pattern 23a with the control electrode 31 facing the ⁇ X side.
  • the semiconductor chips 30a may be arranged so that the control electrodes 31 face each other, as in the semiconductor chip 30 of FIG.
  • the semiconductor chip 30b is a diode element.
  • the diode element include FWD such as SBD (Schottky Barrier Diode) and PiN (P-intrinsic-N) diode.
  • FWD such as SBD (Schottky Barrier Diode) and PiN (P-intrinsic-N) diode.
  • Such a semiconductor chip 30b is provided with an output electrode (cathode electrode) on the back surface and an input electrode (anode electrode) on the front surface.
  • the back surface of the semiconductor chip 30b is mechanically and electrically bonded to the circuit pattern 23a by soldering.
  • main current wire 41 is connected to the output electrode on the front surface of the semiconductor chip 30a and the input electrode on the front surface of the semiconductor chip 30b by stitch bonding, and further connected to the circuit pattern 23b.
  • the control wire 42 mechanically and electrically connects the central contact region 23c1 of the circuit pattern 23c and the control electrode 31 of the semiconductor chip 30a, respectively.
  • such semiconductor units 11 are arranged in a row in the Y direction so that the main current directions D1 of the two semiconductor units 11 are opposite to each other.
  • a semiconductor device including a half-bridge circuit can be obtained by connecting the above. Further, by appropriately combining the arrangement of the plurality of semiconductor units 11 and the direction of the main current direction D1, a semiconductor device as in the first embodiment and its modification can be easily obtained.
  • the two semiconductor units 11 used in the semiconductor device are different ceramic circuit boards 20, the insulation between the semiconductor units is maintained, and a short circuit of the semiconductor units can be suppressed. Therefore, the expansion of the area of the ceramic plate 21 can be suppressed, and the size of the semiconductor unit 11 can also be suppressed. Further, the semiconductor unit 11 can be miniaturized and the semiconductor device can be miniaturized.
  • FIG. 17 is a plan view of a semiconductor unit included in the semiconductor device of the third embodiment.
  • the shapes of the circuit patterns 23a and 23c are changed with respect to the semiconductor unit 10, the arrangement positions of the circuit patterns 23c and 23d are exchanged, and the circuit patterns 23e and 23f are exchanged. The placement position of is changed.
  • the components of the semiconductor unit 12 similar to those of the semiconductor unit 10 are similarly coded, the description thereof will be omitted, and the components different from those of the semiconductor unit 10 will be described.
  • the semiconductor chip 30 is joined to the circuit pattern 23a with the control electrodes 31 facing outward (third and fourth sides 21c and 21d sides), respectively.
  • the circuit pattern 23a has a substantially rectangular shape and includes a protruding region 23a3 protruding downward in FIG. 17.
  • the circuit pattern 23a is formed from the third side 21c to the fourth side 21d of the ceramic plate 21, respectively. That is, the end portion (on the ⁇ Y direction side) of the circuit pattern 23a is formed adjacent to the third side 21c of the ceramic plate 21, and no other circuit pattern is formed between them.
  • the end portion (on the + Y direction side) of the circuit pattern 23a is formed so as to be adjacent to and opposed to the fourth side 21d of the ceramic plate 21, and no other circuit pattern is formed between them.
  • the width of the protruding region 23a3 in the ⁇ Y direction is narrower due to the width of the circuit pattern 23a in the ⁇ Y direction. Therefore, there is a gap between the end of the protruding region 23a3 on the ⁇ Y side and the third and fourth sides 21c and 21d of the ceramic plate 21. Further, the circuit pattern 23a includes one input terminal region 23a2 in the protruding region 23a3.
  • the semiconductor chip 30 is arranged in a region including the center line (dotted chain line XX).
  • four semiconductor chips 30 are arranged vertically ( ⁇ X direction) about the center line (dashed-dotted line XX).
  • two ceramic plates 21 are arranged line-symmetrically with the center line (dotted chain line YY) of the third side 21c and the fourth side 21d as the center.
  • the control electrodes 31 of the respective semiconductor chips 30 are arranged on the center line (dashed-dotted line YY) side, and are arranged so as to face each other with the center line (dashed-dotted line YY) as the center.
  • the circuit pattern 23d is formed adjacent to the outside of the circuit pattern 23a (opposite side of the main current direction D1). Further, the circuit pattern 23d has a U-shape in a plan view along the protruding region 23a3 of the circuit pattern 23a. Both ends of the circuit pattern 23d and the output electrodes 32 of the semiconductor chip 30 are mechanically and electrically connected by the sense wire 46.
  • the circuit pattern 23c is formed adjacent to the outside of the circuit pattern 23d. That is, the circuit pattern 23c is also U-shaped in a plan view and is formed along the circuit pattern 23d. Both ends of the circuit pattern 23c and the control electrodes 31 of the semiconductor chip 30 are mechanically and electrically connected by the control wire 42.
  • the circuit pattern 23e (second sense circuit pattern) may be electrically connected to the output electrode 32 of the semiconductor chip 30.
  • the circuit pattern 23e forms a linear shape and is formed adjacent to the outside of the circuit pattern 23b (main current direction D1).
  • the end ( ⁇ Y direction side) of the circuit pattern 23e is formed corresponding to the end ( ⁇ Y direction side) of the circuit pattern 23f.
  • the circuit pattern 23f (second control circuit pattern) may be electrically connected to the control electrode 31 of the semiconductor chip 30.
  • the circuit pattern 23f forms a linear shape and is formed adjacent to the outside of the circuit pattern 23e (main current direction D1).
  • the end ( ⁇ Y direction side) of the circuit pattern 23f is formed corresponding to the end ( ⁇ Y direction side) of the circuit pattern 23b.
  • circuit patterns 23d and 23e are formed at positions symmetrical with respect to the center line (dotted chain line XX) orthogonal to the main current direction D1 of the ceramic circuit board 20. Further, the circuit patterns 23d and 23e are formed at equal distances from the first and second sides 21a and 21b of the ceramic plate 21.
  • the semiconductor unit 12 may not have the circuit pattern 23e for sense connection and the circuit pattern 23f for gate connection. By doing so, the substrate area can be further reduced.
  • such semiconductor units 12 are arranged in a row in the Y direction so that the main current directions D1 of the two semiconductor units 11 are opposite to each other.
  • a semiconductor device including a half-bridge circuit can be obtained by connecting the above. As described above, by combining the arrangement of the semiconductor unit 12 and the direction of the main current direction D1, a semiconductor device as in the first embodiment and its modification can be easily obtained.
  • the two semiconductor units 12 used in the semiconductor device are different ceramic circuit boards 20, the insulation between the semiconductor units 12 is maintained, and a short circuit of the semiconductor units 12 can be suppressed. Therefore, the expansion of the area of the ceramic plate 21 can be suppressed, and the size of the semiconductor unit 12 can also be suppressed. Further, the semiconductor unit 12 can be miniaturized and the semiconductor device can be miniaturized.

Abstract

短絡を防止でき、セラミックス板の拡大化を抑制する。　セラミックス板（２１）は、平面視で、対向する第１，第２辺（２１ａ，２１ｂ）と第１，第２辺（２１ａ，２１ｂ）に直交して対向する第３，第４辺（２１ｃ，２１ｄ）とで囲まれた矩形状を成す。回路パターン（２３ｂ）は、セラミックス板（２１）のおもて面に形成されている。回路パターン（２３ａ）は、セラミックス板（２１）のおもて面に形成され、半導体チップ（３０）の裏面が接合される。さらに、回路パターン（２３ｂ）及び回路パターン（２３ａ）は、第３辺（２１ｃ）から第４辺（２１ｄ）に渡ってそれぞれ形成され、さらに、第１辺（２１ａ）から第２辺（２１ｂ）に向かう主電流方向（Ｄ１）に並んで形成されている。

Description

半導体ユニット及び半導体装置
　本発明は、半導体ユニット及び半導体装置に関する。
　半導体装置は、パワーデバイスを含む。パワーデバイスは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を具備する半導体チップである。このような半導体装置は、上記の半導体チップが配置されたセラミックス回路基板を備える。セラミックス回路基板は、セラミックス板とセラミックス板のおもて面に形成された複数の回路パターンとを含む。１つのセラミックス回路基板で上アームと下アームとにそれぞれ対応するように回路パターンが形成されている。半導体チップは、複数の回路パターン上に適宜搭載される。半導体チップの制御電極と半導体チップの主電極とセラミックス回路基板の回路パターンとの間で適宜ボンディングワイヤにより電気的に接続される。これにより半導体装置は、所望の機能を実現する（例えば、特許文献１参照）。
国際公開第２０１６／０８４６２２号
　上記の半導体装置は、セラミックス板上に、上アーム及び下アームにそれぞれ対応する回路パターンを、それらの間を所定距離空けて形成する必要がある。これにより、上アーム及び下アームにそれぞれ対応する回路パターン間における短絡を防止することができる。しかしながら、回路パターン間に所定距離を空ける必要があるために、セラミックス板の回路パターンの搭載面積が狭くなり、セラミックス板の小型化が難しい。このため、半導体装置の小型化を図ることが難しくなってしまう。
　本発明は、このような点に鑑みてなされたものであり、短絡を防止でき、セラミックス板の拡大化を抑制することができる半導体ユニット及び当該半導体ユニットを含む半導体装置を提供することを目的とする。
　本発明の一観点によれば、おもて面に出力電極と制御電極が設けられ、裏面に入力電極が設けられた半導体チップと、平面視で、対向する第１辺及び第２辺と前記第１辺及び前記第２辺に直交して対向する第３辺及び第４辺とで囲まれた矩形状を成す絶縁板と、前記絶縁板のおもて面に形成された出力回路パターンと、前記絶縁板のおもて面に形成され前記半導体チップの裏面が接合される入力回路パターンとを含む絶縁回路基板と、を有し、前記出力回路パターン及び前記入力回路パターンは、前記第３辺から前記第４辺に渡ってそれぞれ形成され、さらに、前記第１辺から前記第２辺に向かう主電流方向に前記入力回路パターン、前記出力回路パターンの順に並んで形成されている、半導体ユニットが提供される。
　また、本発明の一観点によれば、第１アーム部を構成する前記半導体ユニットと第２アーム部を構成する前記半導体ユニットとを含み、前記第１アーム部を構成する前記半導体ユニットの前記主電流方向と前記第２アーム部を構成する前記半導体ユニットの前記主電流方向とが、反対方向を向いた状態で備えられている半導体ユニットを含む半導体装置が提供される。
　開示の技術によれば、短絡を防止でき、セラミックス板の拡大化を抑制して、半導体ユニット並びに半導体装置の小型化を図ることができる。
　本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態の半導体装置に含まれる半導体ユニットの平面図である。 第１の実施の形態の半導体装置に含まれる半導体ユニットの断面図である。 第１の実施の形態の半導体装置に含まれる半導体ユニットの別の平面図である。 第１の実施の形態の半導体装置の平面図（その１）である。 第１の実施の形態の半導体装置の平面図（その２）である。 第１の実施の形態の半導体装置に含まれる等価回路を示す図である。 参考例の半導体ユニットの平面図である。 第１の実施の形態の変形例１の半導体装置の平面図である。 第１の実施の形態の変形例２の半導体装置の平面図である。 第１の実施の形態の変形例３の半導体装置の平面図（その１）である。 第１の実施の形態の変形例３の半導体装置の平面図（その２）である。 第１の実施の形態の変形例４の半導体装置の平面図（その１）である。 第１の実施の形態の変形例４の半導体装置の平面図（その２）である。 第１の実施の形態の変形例５の半導体装置の平面図（その１）である。 第１の実施の形態の変形例５の半導体装置の平面図（その２）である。 第２の実施の形態の半導体装置に含まれる半導体ユニットの平面図である。 第３の実施の形態の半導体装置に含まれる半導体ユニットの平面図である。
　以下、図面を参照して、実施の形態について説明する。なお、以下の説明において、「おもて面」及び「上面」とは、図１の半導体ユニット１０において、紙面手前（＋Ｚ方向）を向いた面を表す。同様に、「上」とは、図１の半導体ユニット１０において、紙面手前（＋Ｚ方向）の方向を表す。「裏面」及び「下面」とは、図１の半導体ユニット１０において、紙面奥側（－Ｚ方向）を向いた面を表す（図１では当該裏面の記載は省略）。同様に、「下」とは、図１の半導体ユニット１０において、紙面奥（－Ｚ方向）の方向を表す。「側面」とは、半導体ユニット１０において、「おもて面」または「上面」と「裏面」及び「下面」とを繋ぐ面を表す。例えば、「側面」とは、図１の半導体ユニット１０において、紙面の上下（±Ｘ方向）並びに左右（±Ｙ方向）に向いた面を表す。必要に応じて他の図面でも同様の方向性を意味する。「おもて面」、「上面」、「上」、「裏面」、「下面」、「下」、「側面」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。また、以下の説明において「主成分」とは、８０ｖｏｌ％以上含む場合を表す。
　［第１の実施の形態］
　以下、図面を参照して、第１の実施の形態の半導体装置について、図１～図３を用いて説明する。図１は、第１の実施の形態の半導体装置に含まれる半導体ユニットの平面図であり、図２は、第１の実施の形態の半導体装置に含まれる半導体ユニットの断面図である。また、図３は、第１の実施の形態の半導体装置に含まれる半導体ユニットの別の平面図である。なお、図２は、図１の一点鎖線Ｘ－Ｘにおける断面図である。
　半導体装置は後述するように図１及び図２に示される半導体ユニット１０を２つ備える。半導体ユニット１０は、セラミックス回路基板２０（絶縁回路基板）とセラミックス回路基板２０のおもて面に設けられた半導体チップ３０とを有している。
　半導体チップ３０は、シリコンまたは炭化シリコンを主成分として構成されている。このような半導体チップ３０は、ＲＣ（Reverse Conducting）－ＩＧＢＴのスイッチング素子を含んでいる。ＲＣ－ＩＧＢＴは、ＩＧＢＴとＦＷＤ（Free Wheeling Diode）が１チップ内に逆並列に接続されて構成されている。半導体チップ３０は、おもて面に制御電極３１（ゲート電極）と出力電極３２（ＩＧＢＴ部のエミッタ電極及びＦＷＤ部のカソード電極）とを備えている。半導体チップ３０は、平面視で矩形状を成している。制御電極３１は、半導体チップ３０のおもて面の一の辺の中心部に設けられている。出力電極３２は、半導体チップ３０のおもて面の制御電極３１を除いた範囲に設けられている。また、半導体チップ３０の裏面に図示を省略する入力電極（ＩＧＢＴ部のコレクタ電極及びＦＷＤ部のアノード電極）を備えている。なお、半導体ユニット１０では、４つの半導体チップ３０がそれぞれの制御電極３１が内側を向いて対向した状態で回路パターン２３ａに裏面側が配置されている場合を示している。半導体チップ３０の個数並びに配置位置はこの場合に限らない。
　セラミックス回路基板２０は、平面視で矩形状である。セラミックス回路基板２０は、セラミックス板２１とセラミックス板２１の裏面に形成された金属板２２とを有している。さらに、セラミックス回路基板２０は、セラミックス板２１のおもて面に形成された回路パターン２３ａ～２３ｆを有している。セラミックス板２１及び金属板２２は、平面視で矩形状である。また、セラミックス板２１及び金属板２２は、角部がＲ面取り、Ｃ面取りされていてもよい。金属板２２のサイズは、平面視で、セラミックス板２１のサイズより小さく、セラミックス板２１の内側に形成されている。
　セラミックス板２１は、平面視で、（±Ｘ方向に）対向する第１，第２辺２１ａ，２１ｂと第１，第２辺２１ａ，２１ｂに直交して（±Ｙ方向に）対向する第３，第４辺２１ｃ，２１ｄとで囲まれた矩形状を成す。セラミックス板２１は、平面視で、第１，第２辺２１ａ，２１ｂを長辺、第３，第４辺２１ｃ，２１ｄを短辺とする長方形であってもよい。なお、セラミックス板２１において、後述する入力端子領域２３ａ２側の第１辺２１ａから後述する出力端子領域２３ｂ２側の第２辺２１ｂへの方向（＋Ｘ方向）を主電流方向Ｄ１とする。また、セラミックス板２１は、熱伝導性のよいセラミックスを主成分として構成されている。セラミックス板２１を構成するセラミックスは、例えば、酸化アルミニウムと当該酸化アルミニウムに添加された酸化ジルコニウムとを主成分とする複合材料、または、窒化珪素を主成分とする材料により構成されている。また、セラミックス板２１の厚さは、０．２ｍｍ以上、２．５ｍｍ以下である。
　金属板２２は、熱伝導性に優れた金属を主成分として構成されている。このような金属は、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金である。また、金属板２２の厚さは、０．１ｍｍ以上、５．０ｍｍ以下である。金属板２２の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際のめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。
　回路パターン２３ａ～２３ｆは、導電性に優れた金属を主成分として構成されている。このような金属は、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金が挙げられる。また、回路パターン２３ａ～２３ｆの厚さは、０．１ｍｍ以上、５．０ｍｍ以下である。回路パターン２３ａ～２３ｆの表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際のめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。回路パターン２３ａ～２３ｆは、セラミックス板２１のおもて面に形成した金属層に対してエッチング等の処理を行って得られる。または、あらかじめ金属層から切り出した回路パターン２３ａ～２３ｆをセラミックス板２１のおもて面に圧着させてもよい。なお、図１及び図２に示す回路パターン２３ａ～２３ｆは一例である。回路パターン２３ａ～２３ｆの詳細については以下で説明する。回路パターン２３ａ～２３ｆもまた、耐食性を向上させるために、めっき処理により表面にめっき材を形成してもよい。このめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。
　このような構成を有するセラミックス回路基板２０として、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭＢ（Active Metal Brazed）基板を用いてよい。セラミックス回路基板２０は、半導体チップ３０で発生した熱を回路パターン２３ａ、セラミックス板２１及び金属板２２を介して、外側に伝導させることができる。
　ここで、回路パターン２３ａ～２３ｆのそれぞれの詳細について説明する。回路パターン２３ａ（入力回路パターン）は、半導体チップ３０の裏面に形成された入力電極とはんだを介して機械的、かつ、電気的に接続される。回路パターン２３ａは、略矩形状を成しており、図１中下側に窪み部２３ａ１を含んでいる。この窪み部２３ａ１には、後述する回路パターン２３ｃのコンタクト領域２３ｃ１が入り込む。回路パターン２３ａは、さらに、窪み部２３ａ１を挟み、回路パターン２３ｃ側に２つの入力端子領域２３ａ２を含む。
　回路パターン２３ａは、主電流方向Ｄ１に直交する中心線（一点鎖線Ｘ－Ｘ）を含む領域に設けられている。そして、半導体チップ３０は、中心線（一点鎖線Ｘ－Ｘ）を含む領域に配置されている。図１では、４つの半導体チップ３０が中心線（一点鎖線Ｘ－Ｘ）を中心として上下（±Ｘ方向）に２つずつ配置されている。また、セラミックス板２１の第３辺２１ｃと第４辺２１ｄとの中心線（一点鎖線Ｙ－Ｙ）を中心として線対称に２つずつ配置されている。それぞれの半導体チップ３０の制御電極３１は、中心線（一点鎖線Ｙ－Ｙ）側に配置されており、中心線（一点鎖線Ｙ－Ｙ）を中心として対向して配置されている。
　回路パターン２３ｂ（出力回路パターン）は、半導体チップ３０の出力電極３２と、主電流方向Ｄ１に配線される主電流ワイヤ４１により機械的、かつ、電気的に接続される。回路パターン２３ｂは、回路パターン２３ｆ側に２つの出力端子領域２３ｂ２が含まれている。
　このような回路パターン２３ａ，２３ｂは、セラミックス板２１の第３辺２１ｃから第４辺２１ｄに渡ってそれぞれ形成されている。さらに、主電流方向Ｄ１に回路パターン２３ａ，２３ｂの順に並んで形成されている。すなわち、回路パターン２３ａ，２３ｂは、±Ｘ方向に隣接して形成され、その間に他の回路パターンが形成されていない。また、回路パターン２３ａ，２３ｂの（－Ｙ方向側の）端部は、セラミックス板２１の第３辺２１ｃに隣接して形成され、その間に他の回路パターンが形成されていない。回路パターン２３ａ，２３ｂの（＋Ｙ方向側の）端部は、セラミックス板２１の第４辺２１ｄに隣接して対向して形成され、その間に他の回路パターンが形成されていない。このため、セラミックス回路基板２０において、入力端子領域２３ａ２へ入力した主電流は、主電流方向Ｄ１に流れて、出力端子領域２３ｂ２から出力する。
　なお、回路パターン２３ａ，２３ｂの間隔、回路パターン２３ａ，２３ｂの－Ｙ方向側の端部とセラミックス板２１の第３辺２１ｃとの間隔、及び、回路パターン２３ａ，２３ｂの＋Ｙ方向側の端部とセラミックス板２１の第４辺２１ｄとの間隔は、所定の絶縁距離に応じて形成されていてよい。例えば、所定の絶縁距離に応じて形成される間隔は、０．５ｍｍ以上、４．０ｍｍ以下であってよい。
　さらに、例えば、回路パターン２３ｂ（出力回路パターン）は、±Ｙ方向側の端部すべてが、第３，第４辺２１ｃ，２１ｄに隣接して形成されていてよい。回路パターン２３ａ（入力回路パターン）は、半導体チップ３０が配置される領域において、その±Ｙ方向側の端部が第３，第４辺２１ｃ，２１ｄに隣接して形成されていてよい。一方で、入力端子領域２３ａ２が配置される領域においては、その±Ｙ方向側の端部と第３，第４辺２１ｃ，２１ｄとの間には、後述する制御回路やセンス回路等である回路パターン２３ｃ，２３ｄが形成されていてよい。
　また、セラミックス回路基板２０において、第１辺２１ａ側に入力端子領域２３ａ２が配置され、第２辺２１ｂ側に出力端子領域２３ｂ２が配置される。つまり、主電流方向Ｄ１は、入力端子領域２３ａ２から出力端子領域２３ｂ２に向けた方向である。入力端子領域２３ａ２と出力端子領域２３ｂ２とは、セラミックス回路基板２０を主電流方向Ｄ１に直交する中心線（一点鎖線Ｘ－Ｘ）から等距離に設けられている。さらに、入力端子領域２３ａ２と出力端子領域２３ｂ２とは、第１，第２辺２１ａ，２１ｂからほぼ等距離に設けられている。
　回路パターン２３ｃ（第１制御回路パターン）は、半導体チップ３０の制御電極３１と電気的に接続されている。回路パターン２３ｃは、回路パターン２３ａの外側（主電流方向Ｄ１の反対側）に隣接して形成されている。回路パターン２３ｃの（±Ｙ方向側の）端部は、回路パターン２３ａの入力端子領域２３ａ２が設けられている領域の幅に対応して形成されている。すなわち、回路パターン２３ｃの（±Ｙ方向側の）端部とセラミックス板２１の第３，第４辺２１ｃ，２１ｄとの間には隙間が空いている。また、回路パターン２３ｃは、セラミックス板２１の第３，第４辺２１ｃ，２１ｄの中間に対応する箇所にコンタクト領域２３ｃ１を含んでいる。このコンタクト領域２３ｃ１は、回路パターン２３ａの窪み部２３ａ１に入り込んでいる。回路パターン２３ｃ（コンタクト領域２３ｃ１）は、半導体チップ３０の内側を向いた制御電極３１と、主電流方向Ｄ１に配線された制御ワイヤ４２（制御配線部材）により機械的、かつ、電気的に接続されている。
　回路パターン２３ｆ（第２制御回路パターン）は、半導体チップ３０の制御電極３１と、電気的に接続されていてよい。回路パターン２３ｆは、直線状を成して、回路パターン２３ｂの外側（主電流方向Ｄ１）に隣接して形成されている。回路パターン２３ｆの（±Ｙ方向側の）端部は、回路パターン２３ｂの（±Ｙ方向側の）端部に対応して形成されている。
　また、このような回路パターン２３ｃ，２３ｆは、セラミックス回路基板２０を主電流方向Ｄ１に直交する中心線（一点鎖線Ｘ－Ｘ）に対して線対称の位置に形成されている。また、回路パターン２３ｃ，２３ｆは、セラミックス板２１の第１，第２辺２１ａ，２１ｂから等距離に形成されている。
　回路パターン２３ｄ（第１センス回路パターン）は、半導体チップ３０の出力電極３２と電気的に接続されている。回路パターン２３ｄは、回路パターン２３ａに対して主電流方向Ｄ１の反対方向にて形成されている。回路パターン２３ｄは、回路パターン２３ｃの外側（－Ｘ方向側）に隣接して形成されている。すなわち、回路パターン２３ｄは、第１の実施の形態では、平面視でＵ字状を成している。具体的には、回路パターン２３ｄは、回路パターン２３ａの入力端子領域２３ａ２が設定されたそれぞれの領域と、回路パターン２３ｃの（±Ｙ方向側）のそれぞれの端部と、回路パターン２３ｃの主電流方向Ｄ１の反対側と、に沿って形成されている。回路パターン２３ｄは、半導体チップ３０の出力電極３２と、主電流方向Ｄ１に配線されたセンスワイヤ４６により機械的、かつ、電気的に接続されている。
　回路パターン２３ｅ（第２センス回路パターン）は、半導体チップ３０の出力電極３２と電気的に接続されていてよい。回路パターン２３ｅは、直線状を成して、回路パターン２３ｆの外側（主電流方向Ｄ１）に隣接して形成されている。回路パターン２３ｅの（±Ｙ方向側の）端部は、回路パターン２３ｆの（±Ｙ方向側の）端部に対応して形成されている。
　また、このような回路パターン２３ｄ，２３ｅは、セラミックス回路基板２０の主電流方向Ｄ１に直交する中心線（一点鎖線Ｘ－Ｘ）から等距離に形成されている。また、回路パターン２３ｄ，２３ｅは、セラミックス板２１の第１，第２辺２１ａ，２１ｂからそれぞれ等距離に形成されている。
　主電流ワイヤ４１、制御ワイヤ４２、センスワイヤ４６は、導電性に優れた金属を主成分として構成されている。このような金属は、例えば、金、銀、銅、アルミニウム、または、少なくともこれらの１種を含む合金が挙げられる。制御ワイヤ４２、センスワイヤ４６の径は、主電流ワイヤ４１より細くてよい。そうすることでボンディング面積を小さくし、細かい部分への配線が容易にできる。制御ワイヤ４２、センスワイヤ４６の径は、例えば、５０μｍ以上、４００μｍ以下であり、主電流ワイヤ４１の径は、３００μｍ以上、６００μｍ以下である。なお、後述する制御連結ワイヤ４４ａ，４４ｂ、センス連結ワイヤ４５ａ，４５ｂもまた、制御ワイヤ４２、センスワイヤ４６と同様の材質で構成されている。制御連結ワイヤ４４ａ，４４ｂ、センス連結ワイヤ４５ａ，４５ｂの径は、制御ワイヤ４２、センスワイヤ４６と同様であってよく、主電流ワイヤ４１より細くてよい。
　制御ワイヤ４２及びセンスワイヤ４６は、図１の場合に限らず、図３に示されるように配線してもよい。制御ワイヤ４２は、回路パターン２３ｃのコンタクト領域２３ｃ１と半導体チップ３０の制御電極３１との間を主電流方向Ｄ１に平行に配線して接続している。センスワイヤ４６は、回路パターン２３ｂ，２３ｄとの間を主電流方向Ｄ１に平行であって、セラミックス板２１の第３，第４辺２１ｃ，２１ｄ側で配線して接続している。さらに、主電流ワイヤ４１は、制御ワイヤ４２とセンスワイヤ４６との間を主電流方向Ｄ１に平行に配線される。このように、主電流ワイヤ４１、制御ワイヤ４２、センスワイヤ４６はいずれも主電流方向Ｄ１に平行に配線されるため、容易にボンディングされる。
　このように半導体チップ３０と回路パターン２３ａ，２３ｂ，２３ｃ，２３ｄとが主電流ワイヤ４１、制御ワイヤ４２、センスワイヤ４６により接続される。半導体ユニット１０は、このような接続によりアーム部が構成される。当該アーム部は、配置方向（主電流方向Ｄ１を配置する向き）に応じて、上アームまたは下アームとして機能する。これらの詳細については後述する。
　次に、このような半導体ユニット１０を含む半導体装置について、図４～図６を用いて説明する。図４及び図５は、第１の実施の形態の半導体装置の平面図である。図６は、第１の実施の形態の半導体装置に含まれる等価回路を示す図である。なお、これらの図では、説明に必要な構成に符号を付している。符号を省略している構成は、図１及び図２を参照することができる。なお、半導体装置は、図３の半導体ユニットを適用してもよい。
　半導体装置１は、２つの半導体ユニット１０ａ，１０ｂを含んでいる。半導体ユニット１０ａは、半導体ユニット１０を主電流方向Ｄ１に向けたものであって、上アームとして機能する。半導体ユニット１０ｂは、半導体ユニット１０の主電流方向Ｄ１を半導体ユニット１０ａの反対に向けたものであって、下アームとして機能する。したがって、半導体ユニット１０ａ，１０ｂは、それぞれ、半導体ユニット１０と同様の構成部品を備えており、配置方向のみが異なっている。
　このような半導体装置１では、半導体ユニット１０ａの回路パターン２３ｂと半導体ユニット１０ｂの回路パターン２３ａとが主回路連結ワイヤ（不図示）により機械的、かつ、電気的に接続されていてよい。
　また、半導体装置１では、半導体ユニット１０ａの回路パターン２３ｃと半導体ユニット１０ｂの回路パターン２３ｆとが制御連結ワイヤ４４ａにより機械的、かつ、電気的に接続されている。半導体ユニット１０ａの回路パターン２３ｆと半導体ユニット１０ｂの回路パターン２３ｃとが制御連結ワイヤ４４ｂにより機械的、かつ、電気的に接続されている。
　また、半導体装置１では、半導体ユニット１０ａの回路パターン２３ｄと半導体ユニット１０ｂの回路パターン２３ｅとがセンス連結ワイヤ４５ａにより機械的、かつ、電気的に接続されている。半導体ユニット１０ａの回路パターン２３ｅと半導体ユニット１０ｂの回路パターン２３ｄとがセンス連結ワイヤ４５ｂにより機械的、かつ、電気的に接続されている。
　さらに、半導体装置１は、バスバー５０ａ，５０ｂが設けられている。バスバー５０ａ，５０ｂは、導電性に優れた金属を主成分として構成されている。このような金属は、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金が挙げられる。バスバー５０ａ，５０ｂの表面に対しても、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。
　また、バスバー５０ａは、脚部５１ａと配線部５２ａとを含んでいる。脚部５１ａは、半導体ユニット１０ａの回路パターン２３ａの入力端子領域２３ａ２に接合されている。脚部５１ａの接合は、例えば、はんだ接合、超音波接合により行われる。配線部５２ａは、脚部５１ａに機械的に接続されている。配線部５２ａと脚部５１ａとは一体的でも、例えば、溶接により接合されていてもよい。また、配線部５２ａは、主電流方向Ｄ１に対して直交して図５の±Ｙ方向に延伸している。なお、図５では、配線部５２ａの一部を示している。配線部５２ａは、半導体装置１の設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｂもまた、脚部５１ｂと配線部５２ｂとを含んでいる。脚部５１ｂは、半導体ユニット１０ｂの回路パターン２３ｂの出力端子領域２３ｂ２に接合されている。脚部５１ｂの接合もまた、例えば、はんだ接合、超音波接合により行われる。配線部５２ｂは、脚部５１ｂに機械的に接続されている。配線部５２ｂと脚部５１ｂともまた一体的でも、例えば、溶接により接合されていてもよい。また、配線部５２ｂは、主電流方向Ｄ１に対して直交して図５の±Ｙ方向に延伸している。なお、図５では、配線部５２ｂの一部を示している。配線部５２ｂは、半導体装置１の設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｃもまた、脚部５１ｃと配線部５２ｃとを含んでいる。脚部５１ｃは、半導体ユニット１０ａの回路パターン２３ｂの出力端子領域２３ｂ２と半導体ユニット１０ｂの回路パターン２３ａの入力端子領域２３ａ２とに接合されている。脚部５１ｃの接合もまた、例えば、はんだ接合、超音波接合により行われる。配線部５２ｃは、脚部５１ｃに機械的に接続されている。配線部５２ｃと脚部５１ｃともまた一体的でも、例えば、溶接により接合されていてもよい。また、配線部５２ｃは、主電流方向Ｄ１に対して直交して図５の±Ｙ方向に延伸している。なお、図５では、配線部５２ｃの一部を示している。配線部５２ｃは、半導体装置１の設計、仕様により必要な方向に延伸させることができる。
　半導体装置１は、図６に示されるハーフブリッジ回路を構成し、上アームＡ及び下アームＢを含む。半導体装置１は、半導体ユニット１０ａ，１０ｂを接続することで、半導体ユニット１０ａは上アームＡ、半導体ユニット１０ｂは下アームＢとして機能させることができる。この場合の半導体装置１では、外部電源（図示を省略）の正極Ｐに接続される接続点Ｃ１が、半導体ユニット１０ａの入力端子領域２３ａ２に対応する。負荷（図示を省略）の端子Ｏに接続される接続点Ｅ１Ｃ２が、半導体ユニット１０ａの出力端子領域２３ｂ２及び半導体ユニット１０ｂの入力端子領域２３ａ２に対応する。外部電源の負極Ｎに接続される接続点Ｅ２が、半導体ユニット１０ｂの出力端子領域２３ｂ２に対応する。
　接続点Ｃ１から、バスバー５０ａを介して半導体装置１の外部に配線され、外部電源の高電位端子（Ｐ）と接続される。接続点Ｅ２から、バスバー５０ｂを介して半導体装置１の外部に配線され、外部電源の低電位端子（Ｎ）と接続される。そして、接続点Ｅ１Ｃ２から、バスバー５０ｃを介して半導体装置１の外部に配線され、負荷の端子（Ｏ）と接続される。これにより、半導体ユニット１０は、インバータとして機能する。
　なお、このように半導体ユニット１０ａ，１０ｂが接続された半導体装置１は、放熱基板上に、例えば、はんだまたは銀ろうを介して配置される。放熱基板は、平面視で矩形状の平板であってよい。放熱基板は、熱伝導性に優れた金属を主成分として構成されている。このような金属は、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金が挙げられる。また、耐食性を向上させるために、ニッケルをめっき処理等により放熱基板の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル－リン合金、ニッケル－ボロン合金がある。このような放熱基板には、半導体装置１を外部機器に取り付ける際に用いられる取り付け孔等が適宜形成されている。
　また、このような半導体装置１の放熱基板の裏面に冷却ユニットをサーマルグリースを介して取り付けてもよい。サーマルグリースは、例えば、金属酸化物のフィラーが混入されたシリコーンである。この冷却ユニットもまた、熱伝導性に優れた材料を主成分として構成され、必要に応じて、表面にめっき処理を行ってもよい。冷却ユニットは、例えば、複数のフィンから構成されるヒートシンク並びに水冷による冷却装置である。また、放熱基板は、このような冷却ユニットと一体的に構成されてもよい。
　また、半導体装置１は、封止部材で封止されていてもよい。封止部材は、セラミックス回路基板２０のおもて面、半導体チップ３０及び主電流ワイヤ４１、制御ワイヤ４２、センスワイヤ４６等のワイヤを封止していてよい。また、放熱基板の裏面は、封止部材から表出していてよい。封止部材は、エポキシ樹脂等の熱硬化樹脂、またはシリコーンゲルである。さらに、フィラー等の充填材を含んでいてよい。
　また、ケース（図示を省略）に収納してから封止部材で封止してもよい。ケースには、必要に応じて、配線部材を設けてもよい。配線部材は、例えば、リードフレームやバスバー５０ａ，５０ｂ，５０ｃである。この場合のケースは、リードフレームに含まれる制御端子、センス端子並びにバスバー５０ａ，５０ｂ，５０ｃに含まれる外部端子が表出される。なお、制御端子により制御信号が入力され、センス端子により測定信号が出力される。外部端子により外部に対して所定の電流が入出力される。このようなケースは、熱可塑性樹脂を主成分として構成されている。このような樹脂は、例えば、ポリフェニレンサルファイド樹脂、ポリブチレンテレフタレート樹脂、ポリブチレンサクシネート樹脂、ポリアミド樹脂、または、アクリロニトリルブタジエンスチレン樹脂である。
　次に、半導体ユニット１０に対する参考例の半導体ユニットについて、図７を用いて説明する。図７は、参考例の半導体ユニットの平面図である。なお、図７に示す半導体ユニット１００は、半導体ユニット１０と同じ構成には同じ符号を付しており、それらの説明は省略する。半導体ユニット１００では、セラミックス板２１と回路パターン２３０ａ～２３０ｇと半導体チップ１３０，１３１とを含んでいる。回路パターン２３０ａ～２３０ｇは、図７に示されるような形状、位置に形成されている。
　なお、半導体チップ１３０，１３１は、スイッチング素子、ダイオード素子をそれぞれ含んでいる。スイッチング素子である半導体チップ１３０は、裏面に入力電極を、おもて面に、制御電極及び出力電極をそれぞれ備えている。ダイオード素子である半導体チップ１３１は、裏面に出力電極を、おもて面に入力電極をそれぞれ備えている。
　回路パターン２３０ａは、図６における接続点Ｅ１Ｃ２を含むパターンを構成する。回路パターン２３０ａは、回路パターン２３０ｂに配置された半導体チップ１３１の出力電極と接続されたボンディングワイヤ１４０が接続される。また、回路パターン２３０ａは、半導体チップ１３０，１３１の裏面がはんだを介して接合されている。回路パターン２３０ａは、略矩形状を成しており、図７中上側にコンタクト領域２３０ａ１を含む部分が突出している。回路パターン２３０ａは、回路パターン２３０ｂと並んで配置される。
　回路パターン２３０ｂは、図６における上アームＡの接続点Ｃ１を含むパターンを構成する。回路パターン２３０ｂは、半導体チップ１３０，１３１の裏面がはんだを介して接合されている。回路パターン２３０ｂは、図７中下側にコンタクト領域２３０ｂ１を含む部分が突出している。
　回路パターン２３０ｃは、図６における下アームの接続点Ｅ２を含むパターンを構成する。回路パターン２３０ｃは、半導体チップ１３１の入力電極と接続されたボンディングワイヤ１４０が接続される。回路パターン２３０ｃは、セラミックス板２１の第２辺２１ｂ側にコンタクト領域２３０ｃ１が設けられている。
　回路パターン２３０ｄは、上アームＡの制御パターンを構成する。回路パターン２３０ｄは、半導体チップ１３０の制御電極と制御ワイヤ４２により接続されている。回路パターン２３０ｄは、図７において、セラミックス板２１の第２辺２１ｂ側に形成されている。
　回路パターン２３０ｇは、下アームＢの制御パターンを構成する。回路パターン２３０ｇは、回路パターン２３０ａの半導体チップ１３０の制御電極と制御ワイヤ４２により接続されている。回路パターン２３０ｇは、図７において、回路パターン２３０ｄと反対側のセラミックス板２１の第１辺２１ａ側に形成されている。
　また、回路パターン２３０ｅ，２３０ｆは、センスパターンを構成する。回路パターン２３０ｆは、セラミックス板２１の第１辺２１ａ側に配置され、回路パターン２３０ｅは、回路パターン２３０ｆと反対側の第２辺２１ｂ側に配置されている。回路パターン２３０ｅ，２３０ｆは、センスワイヤ４６により半導体チップ１３０の出力電極と機械的、かつ、電気的に接続されている。
　このような半導体ユニット１００では、上アームＡの回路パターン２３０ｂと下アームＢの回路パターン２３０ａとの間に隙間Ｇを空けておかなくてはならない。これにより、回路パターン２３０ｂと回路パターン２３０ａとの間における短絡を防止することができる。すなわち、半導体ユニット１００では、隙間Ｇを確保するために、セラミックス板２１の面積が大きくなってしまう。したがって、セラミックス板２１の小型化が難しく、半導体ユニット１００、ひいては、半導体ユニット１００を含む半導体装置の小型化も難しい。
　一方、半導体ユニット１０は、半導体チップ３０とセラミックス回路基板２０とを有している。半導体チップ３０は、おもて面に出力電極３２と制御電極３１が設けられ、裏面に入力電極が設けられている。セラミックス回路基板２０は、セラミックス板２１と回路パターン２３ｂ及び回路パターン２３ａとを含んでいる。セラミックス板２１は、平面視で、対向する第１，第２辺２１ａ，２１ｂと第１，第２辺２１ａ，２１ｂに直交して対向する第３，第４辺２１ｃ，２１ｄとで囲まれた矩形状を成す。回路パターン２３ｂは、セラミックス板２１のおもて面に形成されている。回路パターン２３ａは、セラミックス板２１のおもて面に形成され、半導体チップ３０の裏面が接合される。さらに、回路パターン２３ｂ及び回路パターン２３ａは、第３辺２１ｃから第４辺２１ｄに渡ってそれぞれ形成され、さらに、第１辺２１ａから第２辺２１ｂに向かう主電流方向Ｄ１に並んで形成されている。
　半導体ユニット１０を用いた２つの半導体ユニット１０ａ，１０ｂを主電流方向Ｄ１が反対向きになるように並べて配置し、配線で接続することで半導体装置１が得られる。このように、半導体装置１は、半導体ユニット１０の方向を変えるだけで容易に組み合わせて構成される。この場合以外でも、半導体ユニット１０の様々な組み合わせにより半導体装置１を構成することができる。
　さらに、半導体装置１において、半導体ユニット１０ａ，１０ｂは異なるセラミックス回路基板２０であるため、半導体ユニット１０ａ，１０ｂ間の絶縁性が維持され、半導体ユニット１０ａ，１０ｂの短絡を抑制することができる。このため、セラミックス板２１の面積の拡大化を抑制でき、半導体ユニット１０（半導体ユニット１０ａ，１０ｂ）も大型化を抑制することができる。さらには、半導体ユニット１０の小型化を図ると共に、半導体装置１の小型化を図ることができる。
　以下では、このような半導体ユニット１０の様々な組み合わせによる半導体装置の変形例について説明する。
　［変形例１］
　変形例１では、図４及び図５に示した半導体ユニット１０ａ，１０ｂをさらにもう一組接続させた場合について、図８を用いて説明する。図８は、第１の実施の形態の変形例１の半導体装置の平面図である。なお、図８の半導体装置１ａに含まれる半導体ユニット１０ａ，１０ｂは、図１～図５で説明したものと同様であるため、符号の図示並びに詳細な説明については省略する。また、半導体装置１ａの半導体ユニット１０ａ，１０ｂには、便宜的に、＋Ｙ方向に沿って、Ｙ１～Ｙ４を対応付けている。
　半導体装置１ａは、図８に示されるように、２組の半導体ユニット１０ａ，１０ｂを含んでいる。すなわち、半導体装置１ａは、半導体装置１に含まれる半導体ユニット１０ａ，１０ｂ（Ｙ１，Ｙ２）に対してさらに、＋Ｙ方向に半導体ユニット１０ａ，１０ｂ（Ｙ３，Ｙ４）を接続させている。つまり、主電流方向Ｄ１が交互に繰り返されるように半導体ユニット１０が配置されている。なお、半導体ユニット１０ｂ，１０ａ（Ｙ２，Ｙ３）の間は、図４に示した半導体ユニット１０ａ，１０ｂと同様に制御連結ワイヤ４４ａ，４４ｂ及びセンス連結ワイヤ４５ａ，４５ｂにより機械的、かつ、電気的に接続されている。
　また、半導体装置１ａは、半導体ユニット１０ａ，１０ａ（Ｙ１，Ｙ３）がバスバー５０ａにより、また、半導体ユニット１０ｂ，１０ｂ（Ｙ２，Ｙ４）がバスバー５０ｂにより接続されている。さらに、半導体ユニット１０ａ，１０ｂ，１０ａ，１０ｂ（Ｙ１，Ｙ２，Ｙ３，Ｙ４）がバスバー５０ｃにより接続されている。なお、バスバー５０ａ，５０ｂ，５０ｃの半導体ユニット１０ａ，１０ｂに対する接続は、図５の場合と同様である。
　バスバー５０ａにおいて、脚部５１ａは、半導体ユニット１０ａ，１０ａ（Ｙ１，Ｙ３）の回路パターン２３ａの入力端子領域２３ａ２に接合されている。配線部５２ａは、脚部５１ａに機械的に接続されている。また、配線部５２ａは、主電流方向Ｄ１に対して直交して図８の±Ｙ方向に延伸している。なお、図８では、配線部５２ａの一部を示している。配線部５２ａは、半導体装置１ａの設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｂにおいてもまた、脚部５１ｂは、半導体ユニット１０ｂ，１０ｂ（Ｙ２，Ｙ４）の回路パターン２３ｂの出力端子領域２３ｂ２に接合されている。配線部５２ｂは、脚部５１ｂに機械的に接続されている。また、配線部５２ｂは、主電流方向Ｄ１に対して直交して図８の±Ｙ方向に延伸している。なお、図８では、配線部５２ｂの一部を示している。配線部５２ｂは、半導体装置１ａの設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｃにおいてもまた、脚部５１ｃは、半導体ユニット１０ａ（Ｙ１，Ｙ３）の回路パターン２３ｂの出力端子領域２３ｂ２と半導体ユニット１０ｂ（Ｙ２，Ｙ４）の回路パターン２３ａの入力端子領域２３ａ２とに接合されている。脚部５１ｃの接合もまた、例えば、はんだ接合、超音波接合により行われる。また、配線部５２ｃは、主電流方向Ｄ１に対して直交して図８の±Ｙ方向に延伸している。なお、図８では、配線部５２ｃの一部を示している。配線部５２ｃは、半導体装置１ａの設計、仕様により必要な方向に延伸させることができる。
　なお、変形例１の半導体装置１ａは、２組の半導体ユニット１０ａ，１０ｂを接続した場合を示しているに過ぎない。必要に応じて、１組の半導体ユニット１０ａ，１０ｂを図８のＹ方向に沿って、複数接続してもよい。
　［変形例２］
　変形例２では、図４及び図５に示した半導体ユニット１０ａ，１０ｂの外側に半導体ユニット１０ａ，１０ｂをそれぞれ接続させた場合について、図９を用いて説明する。図９は、第１の実施の形態の変形例２の半導体装置の平面図である。なお、図９の半導体装置１ｂに含まれる半導体ユニット１０ａ，１０ｂは、図１～図５で説明したものと同様であるため、符号の図示並びに詳細な説明については省略する。また、半導体装置１ｂの半導体ユニット１０ａ，１０ｂには、便宜的に、＋Ｙ方向に沿って、Ｙ１～Ｙ４を対応付けている。
　半導体装置１ｂは、図９に示されるように、図１～図５に示した半導体ユニット１０ａ，１０ｂ（Ｙ２，Ｙ３）に対して、さらに、－Ｙ方向側に半導体ユニット１０ａ（Ｙ１）を、＋Ｙ方向側に半導体ユニット１０ｂ（Ｙ４）を含んでいる。すなわち、半導体装置１ｂは、２つの半導体ユニット１０ａ，１０ａ（Ｙ１，Ｙ２）と２つの半導体ユニット１０ｂ，１０ｂ（Ｙ３，Ｙ４）とが一列に接続されている。なお、半導体ユニット１０ａ，１０ａ（Ｙ１，Ｙ２）の間は、それぞれの回路パターン２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆをワイヤでそれぞれ機械的、かつ、電気的に接続されている。半導体ユニット１０ｂ，１０ｂ（Ｙ３，Ｙ４）の間も同様にワイヤにより機械的、かつ、電気的に接続されている。
　また、半導体装置１ｂは、半導体ユニット１０ａ，１０ａ（Ｙ１，Ｙ２）がバスバー５０ａにより、また、半導体ユニット１０ｂ，１０ｂ（Ｙ３，Ｙ４）がバスバー５０ｂにより接続されている。さらに、半導体ユニット１０ａ，１０ａ，１０ｂ，１０ｂ（Ｙ１，Ｙ２，Ｙ３，Ｙ４）がバスバー５０ｃにより接続されている。
　バスバー５０ａにおいて、脚部５１ａは、半導体ユニット１０ａ，１０ａ（Ｙ１，Ｙ２）の回路パターン２３ａの入力端子領域２３ａ２に接合されている。配線部５２ａは、脚部５１ａに機械的に接続されている。また、配線部５２ａは、主電流方向Ｄ１に対して直交して図９の±Ｙ方向に延伸している。なお、図９では、配線部５２ａの一部を示している。配線部５２ａは、半導体装置１ｂの設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｂにおいてもまた、脚部５１ｂは、半導体ユニット１０ｂ，１０ｂ（Ｙ３，Ｙ４）の回路パターン２３ｂの出力端子領域２３ｂ２に接合されている。配線部５２ｂは、脚部５１ｂに機械的に接続されている。また、配線部５２ｂは、主電流方向Ｄ１に対して直交して図９の±Ｙ方向に延伸している。なお、図９では、配線部５２ｂの一部を示している。配線部５２ｂは、半導体装置１ｂの設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｃにおいてもまた、脚部５１ｃは、半導体ユニット１０ａ（Ｙ１，Ｙ２）の回路パターン２３ｂの出力端子領域２３ｂ２と半導体ユニット１０ｂ（Ｙ３，Ｙ４）の回路パターン２３ａの入力端子領域２３ａ２とに接合されている。脚部５１ｃの接合もまた、例えば、はんだ接合、超音波接合により行われる。また、配線部５２ｃは、主電流方向Ｄ１に対して直交して図９の±Ｙ方向に延伸している。なお、図９では、配線部５２ｃの一部を示している。配線部５２ｃは、半導体装置１ｂの設計、仕様により必要な方向に延伸させることができる。
　なお、変形例２の半導体装置１ｂは、１組の半導体ユニット１０ａ，１０ｂの図９の±Ｙ方向にそれぞれ半導体ユニット１０ａ，１０ｂを接続した場合を示しているに過ぎない。必要に応じて、１組の半導体ユニット１０ａ，１０ｂに対して－Ｙ方向に複数の半導体ユニット１０ａを、＋Ｙ方向に複数の半導体ユニット１０ｂをそれぞれ接続してもよい。
　［変形例３］
　変形例３では、図４及び図５に示した半導体ユニット１０ａ，１０ｂを縦方向（Ｘ方向）に配置させた場合について、図１０及び図１１を用いて説明する。図１０及び図１１は、第１の実施の形態の変形例３の半導体装置の平面図である。なお、図１０の半導体装置１ｃに含まれる半導体ユニット１０ａ，１０ｂは、図１～図５で説明したものと同様であるため、符号の図示並びに詳細な説明については省略する。また、図１１は、図１０の半導体装置１ｃをＹ方向に複数配列させた場合を示している。また、図１０の半導体装置１ｃの半導体ユニット１０ａ，１０ｂには、便宜的に、＋Ｘ方向に沿って、Ｘ１，Ｘ２を対応付けている。また、図１１の半導体装置１ｄの半導体ユニット１０ａ，１０ｂには、便宜的に、＋Ｘ方向及び±Ｙに沿って、Ｘ１１，Ｘ１２，Ｘ２１，Ｘ２２を対応付けている。
　半導体装置１ｃは、図１０に示されるように、１組の半導体ユニット１０ａ，１０ｂを含んでいる。すなわち、半導体装置１ｃは、主電流方向Ｄ１と平行に半導体ユニット１０ａ，１０ｂ（Ｘ１，Ｘ２）を一列に並べて配置して機械的、かつ、電気的に接続させている。半導体ユニット１０ａ（Ｘ１）と半導体ユニット１０ｂ（Ｘ２）の主電流方向Ｄ１は、同じ向き（＋Ｘ方向）である。
　半導体ユニット１０ａ，１０ｂ（Ｘ１，Ｘ２）の間は、図４に示した半導体ユニット１０ａ，１０ｂと同様に制御連結ワイヤ４４ａ，４４ｂ及びセンス連結ワイヤ４５ａ，４５ｂにより機械的、かつ、電気的に接続することができる。また、半導体装置１ｃは、半導体ユニット１０ａ，１０ｂに適宜バスバー５０ａ，５０ｂ，５０ｃをそれぞれ接続することができる（例えば、図１１を参照）。
　半導体装置１ｃでは、半導体ユニット１０ａ，１０ｂにおいて、センス連結用の回路パターン２３ｅ及びゲート連結用の回路パターン２３ｆがなくてもよい。この場合、制御連結ワイヤ４４ａ，４４ｂ及びセンス連結ワイヤ４５ａ，４５ｂも不要である。こうすることで、さらに基板面積を縮小でき、小型な半導体装置１ｃとすることができる。
　半導体装置１ｃは、例えば、半導体ユニット１０ａの入力端子領域２３ａ２を図６の接続点Ｃ１に対応させる。半導体ユニット１０ａの出力端子領域２３ｂ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ｂの入力端子領域２３ａ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ｂの出力端子領域２３ｂ２を図６の接続点Ｅ２に対応させる。これにより、半導体装置１ｃに、ハーフブリッジ回路を形成することができる。また、例えば、半導体ユニット１０ｂの入力端子領域２３ａ２を図６の接続点Ｃ１に対応させる。半導体ユニット１０ｂの出力端子領域２３ｂ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ａの入力端子領域２３ａ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ａの出力端子領域２３ｂ２を図６の接続点Ｅ２に対応させる。これにより、ハーフブリッジ回路を形成することができる。
　また、例えば、半導体ユニット１０ａ，１０ｂの入力端子領域２３ａ２を図６の接続点Ｃ１に対応させる。半導体ユニット１０ａ，１０ｂの出力端子領域２３ｂ２を図６の接続点Ｅ１Ｃ２に対応させる。これにより、並列された上アームＡを形成することができる。また、例えば、半導体ユニット１０ａ，１０ｂの入力端子領域２３ａ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ａ，１０ｂの出力端子領域２３ｂ２を図６の接続点Ｅ２に対応させる。これにより、並列された下アームＢを形成することができる。
　なお、半導体装置１ｃは、１組の半導体ユニット１０ａ，１０ｂを縦方向に接続した場合を示しているに過ぎない。必要に応じて、１組の半導体ユニット１０ａ，１０ｂを図１０のＹ方向に沿って、複数接続してもよい。
　例えば、図１１に示される半導体装置１ｄは、半導体装置１ｃに対してさらに半導体装置１ｃをもう１組設けた場合である。半導体装置１ｄは、図１０に示した１組の半導体ユニット１０ａ，１０ｂの＋Ｙ方向に、さらにもう１組の半導体ユニット１０ａ，１０ｂを配置させている。すなわち、半導体装置１ｄは、一列目で縦方向に、半導体ユニット１０ａ，１０ｂ（Ｘ１１，Ｘ１２）を配置して、２列目で縦方向に、半導体ユニット１０ａ，１０ｂ（Ｘ２１，Ｘ２２）を配置している。すなわち、半導体装置１ｄは、半導体ユニット１０ａが主電流方向Ｄ１に対する直交方向（＋Ｙ方向）に複数配置され、半導体ユニット１０ｂが主電流方向Ｄ１に対する直交方向（＋Ｙ方向）に、半導体ユニット１０ａにそれぞれ対向して配列されている。なお、半導体装置１ｄでは、半導体ユニット１０ａ，１０ｂ（Ｘ２１，Ｘ２２）の間は、図１０に示した半導体ユニット１０ａ，１０ｂと同様に制御連結ワイヤ４４ｂ及びセンス連結ワイヤ４５ｂにより機械的、かつ、電気的に接続されている。また、半導体ユニット１０ａ，１０ｂ（Ｘ１１，Ｘ１２）の間は、図１０に示した半導体ユニット１０ａ，１０ｂと同様に制御連結ワイヤ４４ａ及びセンス連結ワイヤ４５ａにより機械的、かつ、電気的に接続することができる。さらに、半導体ユニット１０ａ，１０ａ（Ｘ１１，Ｘ２１）の回路パターン２３ｅ，２３ｆ同士はワイヤでそれぞれ機械的、かつ、電気的に接続されている。半導体ユニット１０ｂ，１０ｂ（Ｘ１２，Ｘ２２）の回路パターン２３ｃ，２３ｄ同士はワイヤでそれぞれ機械的、かつ、電気的に接続されている。
　また、半導体装置１ｄでは、半導体ユニット１０ａ，１０ａ（Ｘ１１，Ｘ２１）がバスバー５０ａ，５０ｃ１により接続されている。さらに、半導体ユニット１０ａ，１０ａ（Ｘ１１，Ｘ２１）が半導体ユニット１０ｂ，１０ｂ（Ｘ１２，Ｘ２２）がバスバー５０ｂ，５０ｃ２により接続されている。
　バスバー５０ａにおいて、脚部５１ａは、半導体ユニット１０ａ（Ｘ１１，Ｘ２１）の回路パターン２３ａの入力端子領域２３ａ２に接合されている。配線部５２ａは、脚部５１ａに機械的に接続されている。また、配線部５２ａは、主電流方向Ｄ１に対して直交して図１１の±Ｙ方向に延伸している。なお、配線部５２ａは、半導体装置１ｄの設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｂにおいてもまた、脚部５１ｂは、半導体ユニット１０ｂ（Ｘ１２，Ｘ２２）の回路パターン２３ｂの出力端子領域２３ｂ２に接合されている。配線部５２ｂは、脚部５１ｂに機械的に接続されている。また、配線部５２ｂは、主電流方向Ｄ１に対して直交して図１１の±Ｙ方向に延伸している。なお、配線部５２ｂは、半導体装置１ｄの設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｃ１は脚部５１ｃ１と配線部５２ｃ１とを含んでいる。脚部５１ｃ１は、半導体ユニット１０ａ（Ｘ１１，Ｘ２１）の回路パターン２３ｂの出力端子領域２３ｂ２に接合されている。脚部５１ｃの接合もまた、例えば、はんだ接合、超音波接合により行われる。また、配線部５２ｃ１は、主電流方向Ｄ１に対して直交して図１１の±Ｙ方向に延伸している。なお、図１１では、配線部５２ｃ１の一部を示している。配線部５２ｃ１は、半導体装置１ｄの設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｃ２は脚部５１ｃ２と配線部５２ｃ２とを含んでいる。脚部５１ｃ２は、半導体ユニット１０ｂ（Ｘ１２，Ｘ２２）の回路パターン２３ａの入力端子領域２３ａ２に接合されている。脚部５１ｃ２の接合もまた、例えば、はんだ接合、超音波接合により行われる。また、配線部５２ｃ２は、主電流方向Ｄ１に対して直交して図１１の±Ｙ方向に延伸している。なお、図１１では、配線部５２ｃ２の一部を示している。配線部５２ｃ２は、半導体装置１ｄの設計、仕様により必要な方向に延伸させることができる。
　なお、図１１では、半導体ユニット１０ａ，１０ｂ（Ｘ１１，Ｘ１２）と半導体ユニット１０ａ，１０ｂ（Ｘ２１，Ｘ２２）とで主電流方向Ｄ１が同一方向（＋Ｘ方向）になるように配置した例を示した。この場合に限らず、主電流方向Ｄ１が反対方向になるように、（Ｘ１１，Ｘ１２）に半導体ユニット１０ａ，１０ｂを、（Ｘ２１，Ｘ２２）に半導体ユニット１０ａ，１０ｂを配置してもよい。言い換えると、（Ｘ１１，Ｘ１２）に主電流方向Ｄ１が＋Ｘ方向の半導体ユニット１０ａをそれぞれ配置し、（Ｘ２１，Ｘ１２）に主電流方向Ｄ１が－Ｘ方向の半導体ユニット１０ｂをそれぞれ配置してもよい。
　［変形例４］
　変形例４では、図１０に示した半導体装置１ｃにおいて、半導体ユニット１０の配置方向を異ならせた場合について、図１２及び図１３を用いて説明する。図１２及び図１３は、第１の実施の形態の変形例４の半導体装置の平面図である。なお、図１２の半導体装置１ｅ１，１ｅ２に含まれる半導体ユニット１０ａ，１０ｂは、図１～図５で説明したものと同様であるため、符号の図示並びに詳細な説明については省略する。また、図１２では、バスバーの記載を省略している。また、図１２（Ａ）では、半導体ユニット１０ａ，１０ｂを、図１２（Ｂ）では、半導体ユニット１０ｂ，１０ａを－Ｘ方向に沿って配置した場合をそれぞれ示している。また、それぞれに－Ｘ方向に沿って、Ｘ１，Ｘ２を対応付けている。また、図１３の半導体装置１ｅの半導体ユニット１０ａ，１０ｂには、便宜的に、＋Ｘ方向及び±Ｙに沿って、Ｘ１１，Ｘ１２，Ｘ２１，Ｘ２２を対応付けている。
　半導体装置１ｅ１は、図１２（Ａ）に示されるように、１組の半導体ユニット１０ａ，１０ｂを含んでいる。すなわち、半導体装置１ｅ１は、半導体ユニット１０ａ，１０ｂ（Ｘ１，Ｘ２）を一列に並べて配置して機械的、かつ、電気的に接続させている。半導体ユニット１０ａ（Ｘ１）と半導体ユニット１０ｂ（Ｘ２）との主電流方向Ｄ１は、反対向きである。すなわち、半導体ユニット１０ａの主電流方向Ｄ１は、＋Ｘ方向を、半導体ユニット１０ｂの主電流方向Ｄ１は、－Ｘ方向をそれぞれ向いている。
　半導体ユニット１０ａ，１０ｂ（Ｘ１，Ｘ２）の間は、図１０に示した半導体ユニット１０ａ，１０ｂと同様に制御連結ワイヤ４４ａ，４４ｂ及びセンス連結ワイヤ４５ａ，４５ｂにより機械的、かつ、電気的に接続することができる。また、半導体装置１ｅ１は、半導体ユニット１０ａ，１０ｂにバスバーをそれぞれ接続することができる（例えば、図１１を参照）。
　半導体装置１ｅ２は、図１２（Ｂ）に示されるように、１組の半導体ユニット１０ａ，１０ｂを含んでいる。すなわち、半導体装置１ｅ２は、半導体ユニット１０ｂ，１０ａ（Ｘ１，Ｘ２）を一列に並べて配置して機械的、かつ、電気的に接続させている。半導体ユニット１０ｂ（Ｘ１）と半導体ユニット１０ａ（Ｘ２）との主電流方向Ｄ１は、反対向きである。すなわち、半導体ユニット１０ｂの主電流方向Ｄ１は、－Ｘ方向を、半導体ユニット１０ｂの主電流方向Ｄ１は、＋Ｘ方向をそれぞれ向いている。
　半導体ユニット１０ｂ，１０ａ（Ｘ１，Ｘ２）の間は、図１０に示した半導体ユニット１０ｂ，１０ａと同様に制御連結ワイヤ４４ａ，４４ｂ及びセンス連結ワイヤ４５ａ，４５ｂにより機械的、かつ、電気的に接続することができる。また、半導体装置１ｅ１は、半導体ユニット１０ｂ，１０ａにバスバーをそれぞれ接続することができる（例えば、図１１を参照）。
　なお、半導体装置１ｅ１，１ｅ２でも、半導体ユニット１０ａ，１０ｂにおいて、センス連結用の回路パターン２３ｅ及びゲート連結用の回路パターン２３ｆがなくてもよい。この場合、制御連結ワイヤ４４ａ，４４ｂ及びセンス連結ワイヤ４５ａ，４５ｂも不要である。こうすることで、さらに基板面積を縮小でき、小型な半導体装置１ｅ１，１ｅ２とすることができる。
　さらに、半導体装置１ｅ１，１ｅ２では、例えば、半導体ユニット１０ａの入力端子領域２３ａ２を図６の接続点Ｃ１に対応させる。半導体ユニット１０ａの出力端子領域２３ｂ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ｂの入力端子領域２３ａ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ｂの出力端子領域２３ｂ２を図６の接続点Ｅ２に対応させる。これにより、ハーフブリッジ回路を形成することができる。また、例えば、半導体ユニット１０ｂの入力端子領域２３ａ２を図６の接続点Ｃ１に対応させる。半導体ユニット１０ｂの出力端子領域２３ｂ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ａの入力端子領域２３ａ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ａの出力端子領域２３ｂ２を図６の接続点Ｅ２に対応させる。これにより、ハーフブリッジ回路を形成することができる。
　また、例えば、半導体ユニット１０ａ，１０ｂの入力端子領域２３ａ２を図６の接続点Ｃ１に対応させる。半導体ユニット１０ａ，１０ｂの出力端子領域２３ｂ２を図６の接続点Ｅ１Ｃ２に対応させる。これにより、並列された上アームＡを形成することができる。また、例えば、半導体ユニット１０ａ，１０ｂの入力端子領域２３ａ２を図６の接続点Ｅ１Ｃ２に対応させる。半導体ユニット１０ａ，１０ｂの出力端子領域２３ｂ２を図６の接続点Ｅ２に対応させる。これにより、並列された下アームＢを形成することができる。
　なお、半導体装置１ｅ１，１ｅ２を図１２のＹ方向に沿って、複数接続してもよい。この場合の一例である、半導体装置１ｅは、図１２に示した半導体装置１ｅ１，１ｅ２を＋Ｙ方向に並んで配置させている。すなわち、半導体装置１ｅは、一列目で縦方向に半導体ユニット１０ａ，１０ｂ（Ｘ１１，Ｘ１２）を配置して、２列目で縦方向に、半導体ユニット１０ｂ，１０ａ（Ｘ２１，Ｘ２２）を配置している。なお、半導体装置１ｅでは、半導体ユニット１０ｂ，１０ａ（Ｘ２１，Ｘ２２）の間は、図９に示した半導体ユニット１０ａ，１０ｂと同様に制御連結ワイヤ４４ｂ及びセンス連結ワイヤ４５ｂにより機械的、かつ、電気的に接続されている。また、半導体ユニット１０ａ，１０ｂ（Ｘ１１，Ｘ１２）の間は、図１０に示した半導体ユニット１０ａ，１０ｂと同様に制御連結ワイヤ４４ａ及びセンス連結ワイヤ４５ａにより機械的、かつ、電気的に接続することができる。さらに、半導体ユニット１０ａ，１０ａ（Ｘ１１，Ｘ２２）の回路パターン２３ｅ，２３ｆと半導体ユニット１０ｂ，１０ｂ（Ｘ２１，Ｘ１２）の回路パターン２３ｄ，２３ｃとはワイヤでそれぞれ機械的、かつ、電気的に接続されている。
　また、半導体装置１ｅでは、図１３に示されるように、－Ｙ方向側の半導体ユニット１０ａ，１０ｂ（Ｘ１１，Ｘ１２）にバスバー５０ａが接続されている。さらに、＋Ｙ方向側の半導体ユニット１０ａ，１０ｂ（Ｘ２２，Ｘ２１）にバスバー５０ｂが接続されている。また、＋Ｘ方向側の半導体ユニット１０ａ，１０ｂ（Ｘ１１，Ｘ２１）がバスバー５０ｃ１により接続されている。さらに、－Ｘ方向側の半導体ユニット１０ｂ，１０ａ（Ｘ１２，Ｘ２２）がバスバー５０ｃ２により接続されている。
　バスバー５０ａにおいて、脚部５１ａは、－Ｙ方向側の半導体ユニット１０ａ，１０ｂ（Ｘ１１，Ｘ１２）のそれぞれの回路パターン２３ａの入力端子領域２３ａ２に接合されている。配線部５２ａは、脚部５１ａに機械的に接続されている。但し、配線部５２ａは、半導体ユニット１０ａ，１０ｂの配置位置に応じて、Ｕ字形状である。
　バスバー５０ｂにおいてもまた、脚部５１ｂは、＋Ｙ方向側の半導体ユニット１０ｂ，１０ａ（Ｘ２１，Ｘ２２）の回路パターン２３ｂの出力端子領域２３ｂ２に接合されている。配線部５２ｂは、脚部５１ｂに機械的に接続されている。この場合の配線部５２ｂも、半導体ユニット１０ｂ，１０ａの配置位置に応じて、Ｕ字形状である。
　バスバー５０ｃ１においてもまた、脚部５１ｃ１は、＋Ｘ方向側の半導体ユニット１０ａ，１０ｂ（Ｘ１１，Ｘ２１）の回路パターン２３ｂの出力端子領域２３ｂ２及び回路パターン２３ａの入力端子領域２３ａ２に接合されている。脚部５１ｃの接合もまた、例えば、はんだ接合、超音波接合により行われる。また、配線部５２ｃ１は、主電流方向Ｄ１に対して直交して図１３の±Ｙ方向に延伸している。なお、図１３では、配線部５２ｃ１の一部を示している。配線部５２ｃ１は、半導体装置１ｅの設計、仕様により必要な方向に延伸させることができる。
　バスバー５０ｃ２においてもまた、脚部５１ｃ２は、－Ｘ方向側の半導体ユニット１０ｂ，１０ａ（Ｘ１２，Ｘ２２）の回路パターン２３ｂの出力端子領域２３ｂ２及び回路パターン２３ａの入力端子領域２３ａ２に接合されている。脚部５１ｃ２の接合もまた、例えば、はんだ接合、超音波接合により行われる。また、配線部５２ｃ２は、主電流方向Ｄ１に対して直交して図１３の±Ｙ方向に延伸している。なお、図１３では、配線部５２ｃ２の一部を示している。配線部５２ｃ２は、半導体装置１ｅの設計、仕様により必要な方向に延伸させることができる。
　［変形例５］
　変形例５では、図１に示した半導体ユニット１０を同じ向きにしてＹ方向に複数に配置させた場合について、図１４及び図１５を用いて説明する。図１４及び図１５は、第１の実施の形態の変形例５の半導体装置の平面図である。なお、図１４及び図１５の半導体装置１ｆ，１ｇに含まれる半導体ユニット１０ａ，１０ｂは、図１～図５で説明したものと同様であるため、符号の図示並びに詳細は説明については省略する。また、図１４は、半導体装置１に含まれる主電流方向Ｄ１が同一の＋Ｘ方向を向いた半導体ユニット１０ａを２組Ｙ方向に配列させた場合を示している。また、図１５は、半導体装置１に含まれる主電流方向Ｄ１が同一の－Ｘ方向を向いた半導体ユニット１０ｂを２組Ｙ方向に配列させた場合を示している。なお、半導体装置１ｆ，１ｇに含まれる半導体ユニット１０ａ，１０ａ並びに半導体ユニット１０ｂ，１０ｂには、便宜的に、＋Ｙ方向に沿って、Ｙ１，Ｙ２を対応付けている。
　半導体装置１ｆは、それぞれ主電流方向Ｄ１が同一方向の＋Ｘ方向を向いた２組の半導体ユニット１０ａ，１０ａを含んでいる。すなわち、半導体装置１ｆは、Ｙ方向に半導体ユニット１０ａ，１０ａ（Ｙ１，Ｙ２）を一列に配置して機械的、かつ、電気的に接続させている。すなわち、半導体ユニット１０ａ（Ｙ２）が主電流方向Ｄ１に対して直交方向（＋Ｙ方向）に半導体ユニット１０ａ（Ｙ１）に隣接して配置されている。
　なお、半導体ユニット１０ａ，１０ａ（Ｙ１，Ｙ２）の間は、図９に示した半導体ユニット１０ａ，１０ａ（Ｙ１，Ｙ２）と同様に制御連結ワイヤ４４ａ，４４ｂ及びセンス連結ワイヤ４５ａ，４５ｂにより機械的、かつ、電気的に接続することができる。また、半導体装置１ｆは、半導体ユニット１０ａ，１０ｂ（Ｙ１，Ｙ２）に、図９と同様に、バスバー５０ａが接続されている。
　このような半導体装置１ｆは、全てが主電流方向Ｄ１に向いた半導体ユニット１０ａにより一構成が得られる。なお、半導体装置１ｆは、半導体ユニット１０ａを２組に限らず、１組でも、または、３組以上含んでもよい。
　他方、半導体装置１ｇは、図１５に示されるように、半導体装置１ｆを主電流方向Ｄ１が同一方向の－Ｘ方向に向けて構成される。すなわち、半導体装置１ｇは、Ｙ方向に半導体ユニット１０ｂ，１０ｂ（Ｙ１，Ｙ２）を一列に配置して機械的、かつ、電気的に接続させている。なお、半導体ユニット１０ｂ，１０ｂ（Ｙ１，Ｙ２）の間は、図９に示した半導体ユニット１０ｂ，１０ｂ（Ｙ３，Ｙ４）と同様に制御連結ワイヤ４４ａ，４４ｂ及びセンス連結ワイヤ４５ａ，４５ｂにより機械的、かつ、電気的に接続することができる。また、半導体装置１ｆは、半導体ユニット１０ｂ，１０ｂ（Ｙ１，Ｙ２）に、図９と同様に、バスバー５０ｂが接続されている。
　このような半導体装置１ｇは、全ての主電流方向Ｄ１が同一方向に向いた半導体ユニット１０ｂにより一構成が得られる。また、半導体装置１ｇは、半導体装置１ｆに対して入出力が入れ替わる。なお、半導体装置１ｇもまた、半導体ユニット１０ｂを２組に限らず、１組でも、または、３組以上含んでもよい。なお、半導体装置１ｆ，１ｇでも、半導体ユニット１０ａ，１０ｂにおいて、センス連結用の回路パターン２３ｅ及びゲート連結用の回路パターン２３ｆがなくてもよい。この場合、制御連結ワイヤ４４ａ，４４ｂ及びセンス連結ワイヤ４５ａ，４５ｂも不要である。こうすることで、さらに基板面積を縮小でき、小型な半導体装置１ｆ，１ｇとすることができる。
　［第２の実施の形態］
　第２の実施の形態では、第１の実施の形態において半導体チップとしてＲＣ－ＩＧＢＴに代わり、スイッチング素子及びダイオード素子の２種の半導体チップを用いる場合について図１６を用いて説明する。図１６は、第２の実施の形態の半導体装置に含まれる半導体ユニットの平面図である。なお、第２の実施の形態の半導体ユニット１１は、半導体チップ３０ａ，３０ｂ以外は、半導体ユニット１０と同様の構成を成している。このため、半導体ユニット１１の構成部品で、半導体ユニット１０と同様なものには同様に符合を付し、それらの説明は簡略化または省略する。なお、半導体ユニット１１において、センス連結用の回路パターン２３ｅ及びゲート連結用の回路パターン２３ｆがなくてもよい。こうすることで、さらに基板面積を縮小できる。
　半導体ユニット１１の回路パターン２３ａには、－Ｘ方向に沿って、半導体チップ３０ａ，３０ｂが２列配置されている。半導体チップ３０ａ，３０ｂもまたシリコンまたは炭化シリコンを主成分として構成されている。
　半導体チップ３０ａは、スイッチング素子である。スイッチング素子は、例えば、ＩＧＢＴまたはパワーＭＯＳＦＥＴが挙げられる。半導体チップ３０ａがＩＧＢＴである場合には、裏面に入力電極（コレクタ電極）を、おもて面に、制御電極３１（ゲート電極）及び出力電極３２（エミッタ電極）をそれぞれ備えている。半導体チップ３０ａがパワーＭＯＳＦＥＴである場合には、裏面に入力電極（ドレイン電極）を、おもて面に、制御電極３１（ゲート電極）及び出力電極３２（ソース電極）をそれぞれ備えている。半導体チップ３０ａは、その裏面が回路パターン２３ａにはんだにより機械的、かつ、電気的に接合されている。また、半導体チップ３０ａは、制御電極３１が－Ｘ側を向いた状態で回路パターン２３ａに接合されている。なお、半導体チップ３０ａは、図１の半導体チップ３０のように、互いの制御電極３１が向き合うように配置してもよい。
　また、半導体チップ３０ｂは、ダイオード素子である。ダイオード素子は、例えば、ＳＢＤ（Schottky Barrier Diode）、ＰｉＮ（P-intrinsic-N）ダイオード等のＦＷＤが挙げられる。このような半導体チップ３０ｂは、裏面に出力電極（カソード電極）を、おもて面に入力電極（アノード電極）をそれぞれ備えている。半導体チップ３０ｂは、その裏面が回路パターン２３ａ上にはんだにより機械的、かつ、電気的に接合されている。
　また、主電流ワイヤ４１が半導体チップ３０ａのおもて面の出力電極と半導体チップ３０ｂのおもて面の入力電極とをスティッチボンディングにより接続され、さらに、回路パターン２３ｂに接続されている。制御ワイヤ４２は、回路パターン２３ｃの中央のコンタクト領域２３ｃ１と半導体チップ３０ａの制御電極３１とをそれぞれ機械的、かつ、電気的に接続している。
　このような半導体ユニット１１を、図４及び図５と同様に、２つの半導体ユニット１１のそれぞれの主電流方向Ｄ１が反対方向になるようにＹ方向に一列に配置して、お互いの半導体ユニットとを接続することでハーフブリッジ回路を備える半導体装置が得られる。また、複数の半導体ユニット１１の配置及び主電流方向Ｄ１の向きを適宜組み合わせることで、第１の実施の形態並びにその変形例のような半導体装置が容易に得られる。
　さらに、半導体装置に用いられた２つの半導体ユニット１１は異なるセラミックス回路基板２０であるため、半導体ユニット間の絶縁性が維持され、半導体ユニットの短絡を抑制することができる。このため、セラミックス板２１の面積の拡大化を抑制でき、半導体ユニット１１も大型化を抑制することができる。さらには、半導体ユニット１１の小型化を図ると共に、半導体装置の小型化を図ることができる。
　［第３の実施の形態］
　第３の実施の形態は、第１の実施の形態の半導体ユニット１０と異なる回路パターンである場合について図１７を用いて説明する。図１７は、第３の実施の形態の半導体装置に含まれる半導体ユニットの平面図である。なお、第３の実施の形態の半導体ユニット１２は、半導体ユニット１０に対して、回路パターン２３ａ，２３ｃの形状を変えて、回路パターン２３ｃ，２３ｄの配置位置を入れ替え、また、回路パターン２３ｅ，２３ｆの配置位置を入れ替えている。また、半導体ユニット１２の構成部品で、半導体ユニット１０と同様なものには同様に符合を付し、それらの説明は省略し、半導体ユニット１０に対して異なる構成部品について説明する。
　半導体ユニット１２では、まず、半導体チップ３０は制御電極３１がそれぞれ外側（第３，第４辺２１ｃ，２１ｄ側）を向いて回路パターン２３ａに接合されている。
　また、回路パターン２３ａは、略矩形状を成しており、図１７中下側に突出する突出領域２３ａ３を含んでいる。回路パターン２３ａは、セラミックス板２１の第３辺２１ｃから第４辺２１ｄに渡ってそれぞれ形成されている。すなわち、回路パターン２３ａの（－Ｙ方向側の）端部は、セラミックス板２１の第３辺２１ｃに隣接して形成され、その間に他の回路パターンが形成されていない。回路パターン２３ａの（＋Ｙ方向側の）端部は、セラミックス板２１の第４辺２１ｄに隣接して対向して形成され、その間に他の回路パターンが形成されていない。突出領域２３ａ３の±Ｙ方向の幅は、回路パターン２３ａの±Ｙ方向の幅により狭くなっている。このため、突出領域２３ａ３の±Ｙ側の端部と、セラミックス板２１の第３，第４辺２１ｃ，２１ｄとの間には隙間が空いている。また、回路パターン２３ａは、突出領域２３ａ３に１つの入力端子領域２３ａ２が含まれている。
　このような回路パターン２３ａにおいて、半導体チップ３０は、中心線（一点鎖線Ｘ－Ｘ）を含む領域に配置されている。図１７では、４つの半導体チップ３０が中心線（一点鎖線Ｘ－Ｘ）を中心として上下（±Ｘ方向）に２つずつ配置されている。また、セラミックス板２１の第３辺２１ｃと第４辺２１ｄとの中心線（一点鎖線Ｙ－Ｙ）を中心として線対称に２つずつ配置されている。それぞれの半導体チップ３０の制御電極３１は、中心線（一点鎖線Ｙ－Ｙ）側に配置されており、中心線（一点鎖線Ｙ－Ｙ）を中心として対向して配置されている。
　回路パターン２３ｄは、回路パターン２３ａの外側（主電流方向Ｄ１の反対側）に隣接して形成されている。また、回路パターン２３ｄは、回路パターン２３ａの突出領域２３ａ３に沿って、平面視でＵ字状を成している。このような回路パターン２３ｄの両端部と半導体チップ３０の出力電極３２とがセンスワイヤ４６により機械的、かつ、電気的に接続されている。回路パターン２３ｃは、回路パターン２３ｄの外側に隣接して形成されている。すなわち、回路パターン２３ｃもまた、平面視でＵ字状を成して、回路パターン２３ｄに沿って形成されている。このような回路パターン２３ｃの両端部と半導体チップ３０の制御電極３１とが制御ワイヤ４２により機械的、かつ、電気的に接続されている。
　また、半導体ユニット１２では、半導体ユニット１０における回路パターン２３ｅ及び回路パターン２３ｆの配置位置を入れ替えている。すなわち、回路パターン２３ｅ（第２センス回路パターン）は、半導体チップ３０の出力電極３２と電気的に接続されていてよい。回路パターン２３ｅは、直線状を成して、回路パターン２３ｂの外側（主電流方向Ｄ１）に隣接して形成されている。回路パターン２３ｅの（±Ｙ方向側の）端部は、回路パターン２３ｆの（±Ｙ方向側の）端部に対応して形成されている。回路パターン２３ｆ（第２制御回路パターン）は、半導体チップ３０の制御電極３１と、電気的に接続されていてよい。回路パターン２３ｆは、直線状を成して、回路パターン２３ｅの外側（主電流方向Ｄ１）に隣接して形成されている。回路パターン２３ｆの（±Ｙ方向側の）端部は、回路パターン２３ｂの（±Ｙ方向側の）端部に対応して形成されている。
　また、このような回路パターン２３ｄ，２３ｅは、セラミックス回路基板２０を主電流方向Ｄ１に直交する中心線（一点鎖線Ｘ－Ｘ）に対して線対称の位置に形成されている。また、回路パターン２３ｄ，２３ｅは、セラミックス板２１の第１，第２辺２１ａ，２１ｂから等距離に形成されている。なお、半導体ユニット１２において、センス連結用の回路パターン２３ｅ及びゲート連結用の回路パターン２３ｆがなくてもよい。こうすることで、さらに基板面積を縮小できる。
　このような半導体ユニット１２を、図４及び図５と同様に、２つの半導体ユニット１１のそれぞれの主電流方向Ｄ１が反対方向になるようにＹ方向に一列に配置して、お互いの半導体ユニットとを接続することでハーフブリッジ回路を備える半導体装置が得られる。このように、半導体ユニット１２の配置及び主電流方向Ｄ１の向きを組み合わせることで、第１の実施の形態並びにその変形例のような半導体装置が容易に得られる。
　さらに、半導体装置に用いられた２つの半導体ユニット１２は異なるセラミックス回路基板２０であるため、半導体ユニット１２間の絶縁性が維持され、半導体ユニット１２の短絡を抑制することができる。このため、セラミックス板２１の面積の拡大化を抑制でき、半導体ユニット１２も大型化を抑制することができる。さらには、半導体ユニット１２の小型化を図ると共に、半導体装置の小型化を図ることができる。
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応するすべての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
　１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｅ１，１ｅ２　半導体装置
　１０，１０ａ，１０ｂ，１１，１２　半導体ユニット
　２０　セラミックス回路基板
　２１　セラミックス板
　２１ａ　第１辺
　２１ｂ　第２辺
　２１ｃ　第３辺
　２１ｄ　第４辺
　２２　金属板
　２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ　回路パターン
　２３ａ１　窪み部
　２３ａ２　入力端子領域
　２３ａ３　突出領域
　２３ｂ２　出力端子領域
　２３ｃ１　コンタクト領域
　３０，３０ａ，３０ｂ　半導体チップ
　３１　制御電極
　３２　出力電極
　４１　主電流ワイヤ
　４２　制御ワイヤ
　４４ａ，４４ｂ　制御連結ワイヤ
　４５ａ，４５ｂ　センス連結ワイヤ
　４６　センスワイヤ
　５０ａ，５０ｂ，５０ｃ，５０ｃ１，５０ｃ２　バスバー
　５１ａ，５１ｂ，５１ｃ，５１ｃ１，５１ｃ２　脚部
　５２ａ，５２ｂ，５２ｃ，５２ｃ１，５２ｃ２　配線部

Claims (20)

  1. 　おもて面に出力電極と制御電極が設けられ、裏面に入力電極が設けられた半導体チップと、
    　平面視で、対向する第１辺及び第２辺と前記第１辺及び前記第２辺に直交して対向する第３辺及び第４辺とで囲まれた矩形状を成す絶縁板と、前記絶縁板のおもて面に形成された出力回路パターンと、前記絶縁板のおもて面に形成され前記半導体チップの裏面が接合される入力回路パターンとを含む絶縁回路基板と、
    　を有し、
    　前記出力回路パターン及び前記入力回路パターンは、前記第３辺から前記第４辺に渡ってそれぞれ形成され、さらに、前記第１辺から前記第２辺に向かう主電流方向に前記入力回路パターン、前記出力回路パターンの順に並んで形成されている、
    　半導体ユニット。
  2. 　前記出力電極と前記出力回路パターンとを前記主電流方向に沿って接続する出力配線部材をさらに有する、
    　請求項１に記載の半導体ユニット。
  3. 　前記絶縁板のおもて面において、前記入力回路パターンに対して前記主電流方向の反対方向にて形成された第１制御回路パターンと、
    　前記絶縁板のおもて面において、前記出力回路パターンに対して前記主電流方向に形成された、第２制御回路パターンと、
    　をさらに有する、
    　請求項２に記載の半導体ユニット。
  4. 　前記第１制御回路パターンは、前記入力回路パターンに隣接して形成されている、
    　請求項３に記載の半導体ユニット。
  5. 　前記制御電極と前記第１制御回路パターンとを前記主電流方向に沿って接続する制御配線部材をさらに有する、
    　請求項３または４に記載の半導体ユニット。
  6. 　前記絶縁板のおもて面において、前記入力回路パターンに対して前記主電流方向の反対方向にて形成された第１センス回路パターンと、
    　前記絶縁板のおもて面において、前記出力回路パターンに対して前記主電流方向に形成された、第２センス回路パターンと、
    　をさらに有する、
    　請求項３乃至５のいずれかに記載の半導体ユニット。
  7. 　前記出力電極と前記第１センス回路パターンとを前記主電流方向に沿って接続するセンス配線部材をさらに有する、
    　請求項６に記載の半導体ユニット。
  8. 　前記第１制御回路パターンと前記第２制御回路パターンとは、前記主電流方向に直交する中心線に対して線対称の位置に形成され、前記第１辺及び前記第２辺から等距離に形成されている、
    　請求項３乃至７のいずれかに記載の半導体ユニット。
  9. 　前記第１センス回路パターンと前記第２センス回路パターンとは、前記主電流方向に直交する中心線から等距離に形成され、前記第１辺及び前記第２辺から等距離に形成されている、
    　請求項６または７に記載の半導体ユニット。
  10. 　前記第１制御回路パターンは前記入力回路パターンに隣接して形成され、
    　前記第２制御回路パターンは前記出力回路パターンに隣接して形成されている、
    　請求項３乃至９のいずれかに記載の半導体ユニット。
  11. 　前記第１センス回路パターンは前記第１制御回路パターンの外側に隣接して形成され、
    　前記第２センス回路パターンは前記第２制御回路パターンの外側に隣接して形成されている、
    　請求項６、７または９に記載の半導体ユニット。
  12. 　前記第１制御回路パターンは、前記入力回路パターンの前記第３辺及び前記第４辺に平行な端部に渡って形成され、
    　前記第１センス回路パターンは、平面視でＵ字状を成し、前記第１制御回路パターンを囲んで、前記第３辺から前記第４辺に渡って形成されている、
    　請求項６、７または９に記載の半導体ユニット。
  13. 　前記第２制御回路パターンと前記第２センス回路パターンとは、それぞれ、前記第３辺から前記第４辺に渡って形成されている、
    　請求項６、７または９に記載の半導体ユニット。
  14. 　前記入力回路パターンに入力端子領域が設けられ、
    　前記出力回路パターンに出力端子領域が設けられ、
    　前記入力端子領域と前記出力端子領域とが、前記主電流方向に直交する中心線から等距離に設けられ、前記第１辺及び前記第２辺から略等距離にそれぞれ設けられている、
    　請求項１乃至１３のいずれかに記載の半導体ユニット。
  15. 　第１アーム部を構成する前記半導体ユニットと第２アーム部を構成する前記半導体ユニットとを含み、
    　前記第１アーム部を構成する前記半導体ユニットの前記主電流方向と前記第２アーム部を構成する前記半導体ユニットの前記主電流方向とが、反対方向を向いた状態で備えられている、
    　請求項１乃至１４に記載の半導体ユニットを含む半導体装置。
  16. 　前記第１アーム部と前記第２アーム部とはそれぞれの前記第３辺及び前記第４辺が対向して隣接している、
    　請求項１５に記載の半導体装置。
  17. 　前記第１アーム部は前記第２アーム部の反対側に、前記主電流方向に直交する方向に複数並んで配置され、
    　前記第２アーム部は前記第１アーム部の反対側に、前記主電流方向に直交する方向に複数並んで配置されている、
    　請求項１６に記載の半導体装置。
  18. 　前記第１アーム部と前記第２アーム部とが前記主電流方向に直交する方向に互い違いに複数並んで配置されている、
    　請求項１５に記載の半導体装置。
  19. 　前記半導体ユニットは、
    　前記絶縁板のおもて面において、前記入力回路パターンに対して前記主電流方向の反対方向にて形成された第１制御回路パターンと、
    　前記絶縁板のおもて面において、前記出力回路パターンに対して前記主電流方向に形成された、第２制御回路パターンと、
    　をさらに有し、
    　前記第１アーム部の前記第１制御回路パターンと前記第２アーム部の前記第２制御回路パターンとが電気的に接続されて、
    　前記第１アーム部の前記第２制御回路パターンと前記第２アーム部の前記第１制御回路パターンとが電気的に接続されている、
    　請求項１５に記載の半導体装置。
  20. 　前記第１アーム部と前記第２アーム部とは前記第１アーム部の前記第１辺及び前記第２辺と前記第２アーム部の前記第１辺及び前記第２辺とが対向して隣接している、
    　請求項１５に記載の半導体装置。
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