JP2020009834A - 半導体装置 - Google Patents

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Abstract

【課題】小型、低インダクタンスかつ高冷却性能の半導体装置を提供する。【解決手段】半導体装置は、冷却基板５上に多角柱状の第１主端子１１、第２主端子１２、第３主端子１５および第４主端子１６を備え、第１主端子１１の上面の第１外部接続面は正極へ接続され、第４主端子１６の上面の第４外部接続面は負極へ接続され、第１主端子１１の側面と第２主端子１２の側面と間に電気的に接続された第１半導体素子２１と、第３主端子１５の側面と第４主端子１６の側面と間に電気的に接続された第２半導体素子２４と、を備え、第２主端子と第３主端子が離間しつつ隣接して配置され、かつ第１主端子と第４主端子が離間しつつ隣接して配置される。【選択図】図３

Description

本発明は、パワーエレクトロニクスとして使用可能な半導体装置に関する。
非特許文献１は、一面に形成された導電パターン及び他面に形成された伝熱パターンを有する絶縁基板と、導電パターンに実装された半導体チップと、半導体チップに接続されるポスト電極及び導電パターンに接続される端子ピンが固着されたプリント基板とを備える半導体装置を開示する。このような半導体装置は、ポスト電極による配線経路の短縮により、小型化が可能であるとともに、インダクタンスが低減するため高速スイッチングに対応可能である（非特許文献１参照）。
しかし、近年の炭化ケイ素（ＳｉＣ）等を用いた高速スイッチング素子の普及に伴い、更なる高速スイッチングに対応する超低インダクタンスのパッケージが求められている。また、特許文献１の半導体装置は、外部のプリント基板との配線を想定したピン状の端子を備えることが小型化及び低インダクタンス化の要因の１つであるが、例えばバスバー（端子板）接続用のねじ穴を有する端子が求められる場合がある。ねじ穴等、他の導体との接続用の構造を特許文献１の端子に追加すると、内部配線の延長によりインダクタンスが増加する可能性がある。
特許文献２は、複数の半導体モジュールをバスバーで互いに接続した状態でケースに格納することにより、ねじ締め用の端子を有する１つの大容量モジュールとして扱うことができる半導体装置を開示する。これにより、装置をねじ締めに対応させることができるが、半導体モジュールを連結する構造及び端子を変換する構造が必要であるため、装置の小型化が困難である。また、電流が複数の半導体モジュールに分散されるため低インダクタンス化を図ることができるが、装置のインダクタンスは、モジュール間の配線のインダクタンスにより、必ずしも半導体モジュールの個数の逆数倍にならない。
特許文献３、４、５及び６は、複数の半導体チップと、複数の半導体チップの各正極に接合される第１導体と、複数の半導体チップの各負極に接合される第２導体とを備える電力用半導体素子を開示する。一方、特許文献７は、冷却ブロックと、冷却ブロックの両面にそれぞれ併設された複数の半導体スイッチング素子と、冷却ブロックを挟んだ対称位置ではスイッチング時の磁束変化を互いに打ち消す方向に電流が流れるように配置された２つの導体とを備える電力変換素子モジュールを開示する。このような構造では、ブロック配線分のインダクタンスがあるので、特許文献１程度の低インダクタンス化が限度である。また、導体間の距離が、半導体チップの厚さ程度になるため、絶縁性に問題が生じないように、ゲートや補助ソース配線を引き回すことが難しい。
国際公開第２０１４／０６１２１１号 国際公開第２０１３／１４５６１９号 特開２００７−０６７０８４号公報 特開２００７−０６７２２０号公報 特開２００７−０６８３０２号公報 特開２０１８−０３７４５２号公報 特開平１０−０９４２５６号公報
梨子田典弘、他2名、「All-SiC モジュール技術」、富士電機技報、2012年11月、第85巻、第6号、p. 403-407
本発明は、上記問題点を鑑み、小型且つ低インダクタンスであり、冷却性能が高く、他の導体との接続用の構造を追加可能な半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様は、上面に正極へ接続される第１外部接続面、下面に第１冷却面、及び側面を有する多角柱状の第１主端子と、上面に第２外部接続面、下面に第２冷却面、及び側面を有する多角柱状の第２主端子と、第１主面及び前記第１主面に対向する第２主面を有し、前記第１主面が前記第１主端子の前記側面に電気的に接続され、前記第２主面が前記第２主端子の前記側面に電気的に接続された第１半導体素子と、上面に第３外部接続面、下面に第３冷却面、及び側面を有する多角柱状の第３主端子と、上面に負極へ接続される第４外部接続面、下面に第４冷却面、及び側面を有する多角柱状の第４主端子と、第３主面及び前記第３主面に対向する第４主面を有し、前記第３主面が前記第３主端子の前記側面に電気的に接続され、前記第４主面が前記第４主端子の前記側面に電気的に接続された第２半導体素子と、おもて面に前記第１冷却面、前記第２冷却面、前記第３冷却面及び前記第４冷却面を接合した冷却基板と、を備え、前記第２主端子と前記第３主端子が離間しつつ隣接して配置され、かつ前記第１主端子と前記第４主端子が離間しつつ隣接して配置された半導体装置であることを要旨とする。
本発明によれば、小型、低インダクタンス、かつ高冷却性能の半導体装置を提供できる。
図１は、第１実施形態に係る半導体装置の基本的な構成を説明する模式的な斜視図である。 図２は、図１を背面側から見た斜視図である。 図３は、第１実施形態に係る半導体装置の内部の構成を説明する斜視図である。 図４は、図３のIV−IV方向から見た断面図である。 図５は、第１実施形態に係る半導体装置の第１回路の等価回路図である。 図６は、第１実施形態に係る半導体装置の第１ハーフブリッジ回路が搭載される前の状態を図示した一例である。 図７Ａは、第１実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その１）である。 図７Ｂは、第１実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その２）である。 図７Ｃは、第１実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その３）である。 図７Ｄは、第１実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その４）である。 図８Ａは、第２実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その１）である。 図８Ｂは、第２実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その２）である。 図８Ｃは、第２実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その３）である。 図８Ｄは、第２実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その４）である。 図９は、第３実施形態に係る半導体装置の内部の構成を説明する斜視図である。 図１０は、第３実施形態に係る半導体装置の内部の構成を説明する上面図である。 図１１Ａは、第３実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その１）である。 図１１Ｂは、第３実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その２）である。 図１１Ｃは、第３実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その３）である。 図１１Ｄは、第３実施形態に係る半導体装置を流れる電流の時間変化を説明する回路図（その４）である。 図１２は、第４実施形態に係る半導体装置を説明する断面図である。 図１３は、第４実施形態に係る半導体装置を説明する斜視図である。
以下、図面を参照して、本発明の第１、第２、第３及び第４実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
（第１実施形態）
本発明の第１実施形態に係る半導体装置は、図１及び図２に示すように、複数の主端子１１，１２，１３，１４，１５，１６と、複数の補助端子４１１，４１２，４２１，４２２，４３１，４３２，４４１，４４２を備える。そして、一部を外部に露出した状態で複数の主端子１１，１２，１３，１４，１５，１６及び複数の補助端子４１１，４１２，４２１，４２２，４３１，４３２，４４１，４４２の収容する直方体状の筐体６と、筐体６を他に取り付けるための取り付け部７１，７２とを備える。なお、筐体６の形状は直方体状に限定されるものではない。
筐体６は、絶縁性を有する樹脂材料等からモールド成形により形成される。筐体６は、直方体状の本体部６１と、本体部６１の一対の両側面に連結されたそれぞれ四角柱状の２つの補助部６２を有する。本体部６１は、上面において複数の多角柱状（例えば、ブロック状）の主端子１１，１２，１３，１４，１５，１６の各上面を露出する。本体部６１は、下面において、内部の熱を外部に伝達する伝熱板５１の表面を露出する。２つの補助部６２は、本体部の上面より低い高さを有する上面と、本体部６１の下面に連続し、本体部６１の下面と共に筐体６の下面を構成する下面とをそれぞれ有する。
取り付け部７１，７２は、本体部６１の長手方向における両端面から外向きに突出する板状の金具である。取り付け部７１，７２は、本体部６１の下面がなす平面に沿う平坦部７１１，７２１と、平坦部７１１，７２１それぞれの第１主面から第２主面に貫通する貫通孔７１０，７２０とをそれぞれ有する。第１実施形態に係る半導体装置は、例えば、貫通孔７１０，７２０がフィンやヒートシンク等の他の冷却装置のねじ穴に合わせられた状態でねじ締めされ、平坦部７１１，７２１それぞれがねじ頭部に締め付けられることにより、伝熱板５１が冷却装置に接触した状態で固定される。
図３に示すように、取り付け部７１，７２は、それぞれ筐体６の長手方向における両端面に埋め込まれて固定される埋込部７１２，７２２と、平坦部７１１，７２１及び埋込部７１２，７２２の間を連結する段差部７１３，７２３とを更に有する。段差部７１３，７２３は、平坦部７１１，７２１を本体部６１の下面がなす平面に平行に沿うように保持する。
複数の主端子１１，１２，１３，１４，１５，１６は、それぞれ露出された上面に形成され、バスバー等の他の導体との接続用の構造であるねじ穴１１０，１２０，１３０，１４０，１５０，１６０をそれぞれ有する直方体のブロック状の形状である。複数の補助端子４１１，４１２，４２１，４２２，４３１，４３２，４４１，４４２は、２つの補助部６２の上面からそれぞれ上方に突出する端子板であり、外部に露出された領域に貫通孔をそれぞれ有する。
図３の鳥瞰図の下側の列に第１Ｐ端子（第１主端子）１１、第１Ｕ端子（第２主端子）１２、第１Ｎ端子（第５主端子）１３がＰ−Ｕ−Ｎのトポロジーで配列されている。また、図３の鳥瞰図の上側の列に第２Ｐ端子（第６主端子）１４、第２Ｕ端子（第３主端子）１５及び第２Ｎ端子（第４主端子）１６がＰ−Ｕ−Ｎのトポロジーで配列されている。第１Ｐ端子（第１主端子）１１が第２Ｎ端子（第４主端子）１６の近くに離間して配置され、第１Ｎ端子（第５主端子）１３が第２Ｐ端子（第６主端子）１４の近くに離間して配置されている。また、複数の主端子１１，１２，１３，１４，１５，１６は、それぞれ筐体６の内側に保持されながら上面が筐体６の上面から露出するように、高さが他所より高く形成されたメサ部（外部接続面）１１１，１２１，１３１，１４１，１５１，１６１をそれぞれ有する。
複数の主端子１１，１２，１３，１４，１５，１６は、例えば銅（Ｃｕ）を含む金属材料等の高い熱伝導性を有する材料からなる。ねじ穴１１０，１２０，１３０，１４０，１５０，１６０は、主端子１１，１２，１３，１４，１５，１６がＣｕから形成される場合、直接ねじを切ることにより形成されてもよい。また、ねじ穴１１０，１２０，１３０，１４０，１５０，１６０には、機械的強度を向上するためにヘリサートやＥ−サート（登録商標）等のねじインサート、ナット、内側にねじ山を形成したパイプ等が埋め込まれてもよい。
第１実施形態に係る半導体装置は、図３の右下側に第１Ｐ端子１１及び第１Ｕ端子１２の間に配置された第１構造体（第１半導体素子２１，第１端子ピン３１，第１基板４１の複合体）を更に備える。そして図３の左下側に、第１Ｕ端子１２及び第１Ｎ端子１３の間に配置された第２構造体（第３半導体素子２２，第３端子ピン３２，第３基板４２の複合体）を更に備える。そして図３の左上側に第２Ｐ端子１４及び第２Ｕ端子１５の間に配置された第３構造体（第４半導体素子２３，第４端子ピン３３，第４基板４３の複合体）を更に備える。また図３の右上側には、第２Ｕ端子１５及び第２Ｎ端子１６の間に配置された第４構造体（第２半導体素子２４，第２端子ピン３４，第２基板４４の複合体）を更に備える。加えて、第１実施形態に係る半導体装置は、複数の主端子１１，１２，１３，１４，１５，１６を搭載する矩形平板状の冷却基板５を更に備える。複数の主端子１１，１２，１３，１４，１５，１６は、互いに離間して冷却基板５上に３×２の二次元マトリクス状に配列される。
図４の断面図に示すように、冷却基板５は、矩形平板状の絶縁基板５２と、絶縁基板５２の下面に配置された矩形平板状の伝熱板５１と、絶縁基板５２の上面にそれぞれ配置された複数の端子パターン５３とを有する。複数の端子パターン５３は、複数の主端子１１，１２，１３，１４，１５，１６に対応するように、それぞれ矩形状のパターンとして、絶縁基板５２の上面にそれぞれ配置される。伝熱板５１及び端子パターン５３は、例えば銅（Ｃｕ）を含む金属材料等の高い熱伝導性を有する材料からなる。絶縁基板５２は、合成樹脂やセラミックス等の絶縁材料からなる。冷却基板５は、複数の端子パターン５３の各上面を、複数の主端子１１，１２，１３，１４，１５，１６の下面の冷却面をそれぞれ搭載する搭載面として有する。
冷却基板５は、例えば、セラミック基板の表面に銅が共晶接合された直接銅接合（Ｄｉｒｅｃｔｃｏｐｐｅｒ ｂｏｎｄｉｎｇ；ＤＣＢ）基板、セラミック基板の表面に活性金属ろう付け（Ａｃｔｉｖｅｍｅｔａｌ ｂｒａｚｉｎｇ；ＡＭＢ）法により金属が配置されたＡＭＢ基板等を採用可能である。セラミック基板の材料は、例えば、窒化ケイ素（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ2Ｏ3）等を採用可能である。伝熱板５１及び端子パターン５３の厚さは、熱伝導、応力、製造コスト等を考慮して、例えば０．５〜１．５ｍｍ程度に決定される。冷却基板５は、伝熱板５１と絶縁基板５２の間、及び端子パターン５３と絶縁基板５２の間に接合材を有していてもよい。
図３に示すように、第１構造体（２１，３１，４１）は、複数の第１半導体素子２１と、複数の第１端子ピン３１と、第１基板４１とを有するハイブリッド回路を構成している。第２構造体（２２，３２，４２）は、複数の第３半導体素子２２と、複数の第３端子ピン３２と、第３基板４２とを有するハイブリッド回路を構成している。第３構造体（２３，３３，４３）は、複数の第４半導体素子２３と、複数の第４端子ピン３３と、第４基板４３とを有するハイブリッド回路を構成している。第４構造体（２４，３４，４４）は、複数の第２半導体素子２４と、複数の第２端子ピン３４と、第２基板４４とを有するハイブリッド回路を構成している。
第１Ｐ端子（第１主端子）１１は、複数の第１半導体素子２１を実装する第１実装面と、冷却基板５に接合される第１冷却面と、上面に設けられた第１外部接続面１１１と、第２Ｎ端子１６と対向する第１対向面とを有する。図３では直方体形状の第１Ｐ端子１１を例示しているので、第１実装面と第１冷却面とは互いに直交する配向の面関係であるが、必ずしも厳密に直交している必要はない。少なくとも、第１実装面と第１冷却面とが異なる配向の面に設定されて、第１Ｐ端子１１が多角柱形状であればよい。例えば第１Ｐ端子１１は平行６面体状のブロック形状でも構わない。
複数の第１半導体素子２１は、第１Ｐ端子１１の第１実装面に接合される第１主面から反対側の第２主面までを主電流の経路とする縦型の半導体チップである。複数の第１端子ピン３１は、複数の第１半導体素子２１の第２主面のそれぞれの第２主電極に接続される一端をそれぞれ有する。第１基板４１は、第１Ｐ端子１１の側面である第１実装面に沿って配置され、複数の第１端子ピン３１のそれぞれを第１実装面に対して垂直に保持する。
第１Ｕ端子（第２主端子）１２は、第１基板４１を介して第１Ｐ端子１１の第１実装面と対向し複数の第１端子ピン３１の各他端を接合する側面である第１接続面と、冷却基板５に接合される第２冷却面と、上面に設けられた第２外部接続面１２１と、第２Ｕ端子１５と対向する側面である第２対向面と、第１接続面の反対を向く側面である第３実装面とを有する。図３では直方体形状の第１Ｕ端子１２を例示しているので、第１接続面と第２冷却面とは互いに直交する配向の面関係であるが、必ずしも厳密に直交している必要はない。少なくとも、第１接続面と第２冷却面とが異なる配向の面に設定されて、第１Ｕ端子１２が多角柱形状であれば良い。例えば第１Ｕ端子１２は平行６面体状のブロック形状でも構わない。
複数の第３半導体素子２２は、第１Ｕ端子１２の側面である第３実装面に接合される第１主面から反対側の第２主面を主電流の経路としてそれぞれ有する。複数の第３端子ピン３２は、第３半導体素子２２の第２主面に接続される一端をそれぞれ有する。第３基板４２は、第１Ｕ端子１２の第３実装面に沿って配置され、複数の第３端子ピン３２をそれぞれ第３実装面に対して垂直に保持する。
第１Ｎ端子（第５主端子）１３は、第３基板４２を介して第１Ｕ端子１２の第３実装面と対向し、複数の第３端子ピン３２の各他端に接続される第３接続面と、冷却基板５に接合される第５冷却面と、上面に設けられた第５外部接続面１３１と、第２Ｐ端子１４と対向する第５対向面とを有する。図３では直方体形状の第１Ｎ端子１３を例示しているが、平行６面体状のブロック形状でも構わない。
第２Ｐ端子（第６主端子）１４は、第２Ｕ端子１５の側面である第４接続面と対向した第４実装面と、冷却基板５に接合される第６冷却面と、上面に設けられた第６外部接続面１４１と、第１Ｎ端子１３の第５対向面と近接して平行に対向する第６対向面とを有する。図３では直方体形状の第２Ｐ端子１４を例示しているが、平行６面体状のブロック形状でも構わない。第２Ｐ端子１４の側面である第４実装面は、第１Ｎ端子１３の第３接続面がなす平面に面レベルが一致していることが望ましい。第２Ｐ端子１４の第４実装面は、第４基板４３を介して第２Ｕ端子１５の第４接続面と対向することにより、複数の第４半導体素子２３の第２主面に接続される。
第２Ｕ端子（第３主端子）１５は、第２実装面の反対を向く側面として第４接続面と、上面に設けられた第３外部接続面１５１とを有する。複数の第４端子ピン３３は、第２Ｕ端子１５の第４接続面に接続される一端をそれぞれ有する。第４基板４３は、第２Ｕ端子１５の第４接続面に沿って配置され、複数の第４端子ピン３３をそれぞれ第４接続面に対して垂直に保持する。複数の第４半導体素子２３は、複数の第４端子ピン３３の各他端に接続される第１主面から反対側の第２主面へ主電流が流れる縦型構造である。第２Ｕ端子（第３主端子）１５は、複数の第２半導体素子２４を実装する側面である第２実装面と、冷却基板５に接合される第３冷却面と、第１Ｕ端子１２の第２対向面と近接して平行に対向する第３対向面とを有する。図３では直方体形状の第２Ｕ端子１５を例示しているので、第２実装面と第３冷却面とは互いに直交する配向の面関係であるが、必ずしも厳密に直交している必要はない。例えば第２Ｕ端子１５は平行６面体状のブロック形状でも構わない。第２実装面は、第１Ｕ端子１２の第１接続面がなす平面に面レベルが一致することが望ましい。
複数の第２半導体素子２４は、第２Ｕ端子１５の第２実装面に接合される第１主面から反対側の第２主面までを主電流の経路としてそれぞれ有する。複数の第２端子ピン３４は、第２半導体素子２４の第２主面に接続される一端をそれぞれ有する。第２基板４４は、第２Ｕ端子１５の第２実装面に沿って配置され、複数の第２端子ピン３４のそれぞれを第２実装面に対して垂直に保持する。
第２Ｎ端子（第４主端子）１６は、第２Ｕ端子１５の第２実装面に対向する第２接続面と、冷却基板５に接合される第４冷却面と、上面に設けられた第４外部接続面１６１と、第１Ｐ端子１１の第１対向面と近接して平行に対向する第４対向面とを有する。図３では直方体形状の第２Ｎ端子１６を例示しているが、必ずしも直方体形状に限定されず、平行６面体状のブロック形状等に多少の変形があっても構わない。第２Ｎ端子（第４主端子）１６の第２接続面は、第１Ｐ端子１１の第１実装面がなす平面に面レベルが一致していることが望ましい。第２Ｎ端子（第４主端子）１６の第２接続面が、第２基板４４を介して第２Ｕ端子１５の第２実装面に対向することにより、複数の第２端子ピン３４の各他端を接合する。
複数の半導体素子２１，２２，２３，２４のそれぞれは、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のトランジスタ、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）等のサイリスタを含む半導体スイッチング素子、ショットキーバリアダイオード等のダイオードから任意に選択可能である。例えば、ＩＧＢＴ等において、第１主電極はエミッタ又はコレクタのいずれか一方の電極を意味し、第２主電極は他方の電極を意味する。ＭＯＳＦＥＴ等において、第１主電極はソース又はドレインのいずれか一方の電極を意味し、第２主電極は他方の電極を意味する。ＳＩサイリスタ、ダイオード等において、アノード又はカソードのいずれか一方の電極を意味し、第２主電極は他方の電極を意味する。
複数の半導体素子２１，２２，２３，２４のそれぞれは、第１主面に配置された第１主電極と、対向する第２主面に形成された第２主電極とをそれぞれ有する縦型構造を有する半導体チップであることが好ましい。複数の半導体素子２１，２２，２３，２４のそれぞれは縦型構造を有することにより、第１主面から第２主面までの間を主電流の経路とする。即ち、複数の半導体素子２１，２２，２３，２４の各第１主電極は、第１Ｐ端子１１、第１Ｕ端子１２、第２Ｐ端子１４及び第２Ｕ端子１５に電気的に接続される。複数の半導体素子２１，２２，２３，２４の各第２主電極は、複数の第１端子ピン３１、複数の第３端子ピン３２、複数の第４端子ピン３３及び複数の第２端子ピン３４にそれぞれ接続される。この結果、複数の半導体素子２１，２２，２３，２４の各第２主電極は、第１Ｕ端子１２、第１Ｎ端子１３、第２Ｕ端子１５及び第２Ｎ端子１６に電気的に接続される。
複数の端子ピン３１，３２，３３，３４は、具体的には複数の第１端子ピン３１、複数の第２端子ピン３４、複数の第３端子ピン３２及び複数の第４端子ピン３３と４組の端子ピン群に分類される。複数の端子ピン３１，３２，３３，３４のそれぞれは、例えば、銅（Ｃｕ）を含む金属材料等の、高い熱伝導性及び低い電気抵抗を有する材料からなる円柱状のピンである。複数の端子ピン３１，３２，３３，３４は、円柱状に限るものでなく、複数の半導体素子２１，２２，２３，２４の接合する面より小さい断面を有する形状であれば、多角柱状であってもブロック状であってもよい。１つの半導体素子に対して、４組の端子ピン群に分類された端子ピン群のいずれかを接合したり、１本の端子ピンの接合面積を増加したりすることにより、熱抵抗を低減することができる。
複数の基板４１，４２，４３，４４は、具体的には第１基板４１、第２基板４４、第３基板４２及び第４基板４３と４枚の基板に分類される。複数の基板４１，４２，４３，４４はそれぞれ、例えば、予め複数の端子ピン３１，３２，３３，３４が差し込まれたインプラントプリント基板である。複数の端子ピン３１，３２，３３，３４及び複数の基板４１，４２，４３，４４として、インプラントプリント基板を採用することにより、製造プロセスを簡単にして製造コストを低減することができる。なお、複数の端子ピン３１，３２，３３，３４は、必ずしも複数の基板４１，４２，４３，４４に保持されなくてもよく、独立して配置されてもよい。
図５に示すように、第１Ｐ端子１１、第１Ｕ端子１２及び第１Ｎ端子１３は、互いの間に接続された第１半導体素子２１（２１１，２１２）を高電位側の上アーム、第３半導体素子２２（２２１，２２２）を低電位側の下アームとして有する。即ち、第１Ｐ端子１１、第１Ｕ端子１２及び第１Ｎ端子１３は、図５に示す第１ハーフブリッジ回路の主端子を構成する。具体的には、複数の第１半導体素子２１は、第１Ｐ端子１１及び第１Ｕ端子１２の間に互いに逆並列に接続された第１半導体スイッチング素子２１１及び第１ダイオード２１２を有する。また、複数の第３半導体素子２２は、第１Ｕ端子１２及び第１Ｎ端子１３の間に互いに逆並列に接続された第３半導体スイッチング素子２２１及び第３ダイオード２２２を有する。
例えば、複数の半導体素子２１，２２，２３，２４は、半導体スイッチング素子として、ｎチャネル型の絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）を有し、ダイオードとしてｐｎダイオードを有するような構成が採用可能である。
図５においては、それぞれ１つの第１半導体スイッチング素子２１１、第１ダイオード２１２、第３半導体スイッチング素子２２１及び第３ダイオード２２２が図示されるが模式的な簡略表示に過ぎない。実際には、例えば、複数の第１半導体素子２１、複数の第２半導体素子２４、複数の第３半導体素子２２及び複数の第４半導体素子２３を備える構成とすることもできる。例えば、互いに並列に接続された４つの半導体スイッチング素子と、互いに並列に接続された２つのダイオードとをそれぞれ有する回路構成が採用可能である。
第１Ｐ端子１１は、第１半導体スイッチング素子２１１のドレインに電気的に接続され、高電位側端子Ｄ１をなす様な選択が可能である。第１Ｕ端子１２は、第３半導体スイッチング素子２２１のドレイン及び第１半導体スイッチング素子２１１のソースに電気的に接続され、負荷側端子Ｓ１／Ｄ２として選択することが可能である。第１Ｎ端子１３は、第３半導体スイッチング素子２２１のソースに電気的に接続され、低電位側端子Ｓ２として選択することが可能である。
図３、図４及び図５に示すように、第１基板４１に装着された補助端子４１１は、第１基板４１の配線パターン及び制御電極ピン３１１を介して、第１半導体スイッチング素子２１１のゲートに電気的に接続されている。このため、補助端子４１１は、制御電極端子Ｇ１として選択することが可能である。第１基板４１に装着された補助端子４１２は、第１基板４１の配線パターン及び複数の第１端子ピン３１を介して、第１半導体スイッチング素子２１１のソースに電気的に接続されている。このため、補助端子４１２は、電流検出用端子ＳＳ１として選択することが可能である。
第３基板４２に装着された補助端子４２１は、第３基板４２の配線パターン及び制御電極ピン３２１を介して、第３半導体スイッチング素子２２１のゲートに電気的に接続され、制御電極端子Ｇ２として選択できる。第３基板４２に装着された補助端子４２２は、第３基板４２の配線パターン及び複数の第３端子ピン３２を介して、第３半導体スイッチング素子２２１のソースに電気的に接続されている。このため、補助端子４２２は、電流検出用端子ＳＳ２として選択できる。
図４に示すように、導電性の素子接合材８１（第１接合材）が、第１Ｐ端子１１と第１半導体素子２１との間、および第１Ｕ端子１２と第３半導体素子２２との間をそれぞれ導電接続している。導電性のピン接合材８２１，８２２（第１接合材）が、第１半導体素子２１と第１端子ピン３１の間、第１端子ピン３１と第１Ｕ端子１２の間、第３半導体素子２２と第３端子ピン３２の間、第３端子ピン３２と第１Ｎ端子１３の間をそれぞれ導電接合している。導電性の端子接合材８３（第２接合材）が、第１Ｐ端子１１と冷却基板５の端子パターン５３との間、第１Ｕ端子１２と冷却基板５の端子パターン５３との間、及び第１Ｎ端子１３と冷却基板５の端子パターン５３との間をそれぞれ導電接合している。
素子接合材８１、ピン接合材８２１，８２２及び端子接合材８３は、例えば、はんだ、高い熱伝導性を有する導電性接着剤、銀（Ａg）ナノ粒子等の金属焼結体等から任意に選択可能である。例えば、素子接合材８１及び端子接合材８３は、熱伝導性の向上を優先するために、Ａgナノ粒子等の金属焼結体を採用可能である。ピン接合材８２１，８２２は、接合時の位置ずれ吸収や、小面積での接合強度の確保を優先するために、はんだを採用可能である。
第１Ｐ端子１１、第１Ｕ端子１２、第１Ｎ端子１３、第１構造体（２１，３１，４１）及び第２構造体（２２，３２，４２）から構成される第１ハーフブリッジ回路は、互いに接合された組立体を構成する。第１ハーフブリッジ回路は、組立体の状態で冷却基板５に搭載される。
第１ハーフブリッジ回路と同様に、第２Ｐ端子１４、第２Ｕ端子１５及び第２Ｎ端子１６は、第２ハーフブリッジ回路の主端子を構成する。第２ハーフブリッジ回路は、第２Ｐ端子１４と第２Ｕ端子１５との間に第４半導体素子２３を高電位側の上アームとした第２構造体（２３,３３,４３）を有し、第２Ｕ端子１５と第２Ｎ端子１６との間に第２半導体素子２４を低電位側の下アームとした第３構造体（２４，３４，４４）有している。即ち、第２ハーフブリッジ回路は、第１ハーフブリッジ回路と同様の構造を有し、第１ハーフブリッジ回路とは左右逆に並行配置されている。
図６に示すように、冷却基板５の上側は、第１Ｐ端子１１、第１Ｕ端子１２及び第１Ｎ端子１３に対応する領域に各端子パターン５３がパターニングされている。更に、各端子パターン５３の上面には、第１Ｐ端子１１、第１Ｕ端子１２及び第１Ｎ端子１３に対応する領域に端子接合材８３がパターニングされている。図６は、第２ハーフブリッジ回路の組立体が、冷却基板５上のパターニングされた端子接合材８３に載置されたところを図示したものである。第１ハーフブリッジ回路の組立体および第２ハーフブリッジ回路の組立体が冷却基板５に端子接合材８３を介して載置された状態で加熱され、端子接合材８３が溶融及び固化、又は焼結することにより、第１Ｐ端子１１、第１Ｕ端子１２、第１Ｎ端子１３、第２Ｐ端子１４、第２Ｕ端子１５及び第２Ｎ端子１６は、冷却基板５の各端子パターン５３に接合される。
ここで、仮に素子接合材８１及びピン接合材８２１，８２２の融点が端子接合材８３の融点より低い場合を考える。このとき、端子接合材８３による接合時に、素子接合材８１及びピン接合材８２１，８２２による接合において部品相互間の位置ずれや接合の解除が生じてしまう可能性がある。このため、第１Ｐ端子１１、第１Ｕ端子１２及び第１Ｎ端子１３と冷却基板５との間を接合する端子接合材８３（第２接合材）の融点に考慮が必要となる。素子接合材８１及び少なくとも素子側のピン接合材８２１（第１接合材）の融点は、端子接合材８３の融点より高く選択される。
第１Ｐ端子１１、第１Ｕ端子１２及び第１Ｎ端子１３と、第２Ｐ端子１４、第２Ｕ端子１５及び第２Ｎ端子１６とは、それぞれ筐体６の長手方向に沿って互いに平行に配列される。第１ハーフブリッジ回路の高電位側の第１Ｐ端子１１は、筐体６の幅方向（各半導体素子を流れる主電流に直交する方向）において第２ハーフブリッジ回路の低電位側の第２Ｎ端子１６と並んで配置される。第１ハーフブリッジ回路の低電位側の第１Ｎ端子１３は、筐体６の幅方向において第２ハーフブリッジ回路の高電位側の第２Ｐ端子１４と並んで配置される。第１Ｕ端子１２は、筐体６の幅方向において第２Ｕ端子１５と並んで配置される。このように、第１実施形態に係る半導体装置は、端子の極性が互い違いとなるように筐体６の幅方向に配列された２つのハーフブリッジ回路を備える。
第１ハーフブリッジ回路及び第２ハーフブリッジ回路が直流電源に互いに並列に接続される場合、第１半導体素子２１、第４半導体素子２３、第３半導体素子２２及び第２半導体素子２４の各制御電極に各々導電接続された補助端子（４１１，４３１，４２１，４４１）は、それぞれ上アームである第１半導体素子２１及び第４半導体素子２３と、それぞれ下アームである第３半導体素子２２及び第２半導体素子２４とが互い違いにオンオフを繰り返すように制御信号を入力される。
第１ハーフブリッジ回路及び第２ハーフブリッジ回路が直流電源に互いに並列に接続された半導体装置が上アームの半導体素子と下アームの半導体素子を交互にオンオフ動作する際の電流変化を図７Ａ，図７Ｂ，図７Ｃ，図７Ｄに示した。実線矢印は、増加する電流を示し、破線矢印は、減少する電流を示している。半導体素子のオンオフ動作は、図７Ａ，図７Ｂ，図７Ｃ，図７Ｄの順に行われ、次に図７Ａに戻り、このサイクルが繰り返される。
図７Ａは、第３半導体素子２２１及び第２半導体素子２４１がオフされた状態で、第１半導体スイッチング素子２１１及び第４半導体スイッチング素子２３１がオン状態にされた時の電流変化を示している。第１Ｐ端子（第１主端子）１１から第１半導体スイッチング素子２１１、第１端子ピン３１を経由して第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１へ流れる電流が増加すると共に、第２Ｐ端子（第６主端子）１４から第４半導体スイッチング素子２３１、第４端子ピン３３を経由して第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１へ流れる電流が増加する。
図７Ｂは、第３半導体スイッチング素子２２１及び第２半導体スイッチング素子２４１がオフされた状態で、第１半導体スイッチング素子２１１及び第４半導体スイッチング素子２３１がオン状態からオフ状態へ切り替えられた時の電流変化を示している。第１Ｕ端子（第２主端子）１２に接続された図示しない外部モーターのコイルへの還流電流として、第１Ｎ端子（第５主端子）１３から第３ダイオード２２２、第３端子ピン３２を経由して第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１へ流れる電流が増加すると共に、第１半導体スイッチング素子２１１のテール電流として、第１半導体スイッチング素子２１１から第１端子ピン３１を経由して第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１へ流れる電流が減少する。これと同時に、第２Ｕ端子（第３主端子）１５に接続された図示しない外部モーターのコイルへの還流電流として、第２Ｎ端子（第４主端子）１６から第２端子ピン３４、第２ダイオード２４２を経由して第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１へ流れる電流が増加すると共に、第４半導体スイッチング素子２３１のテール電流として、第４半導体スイッチング素子２３１から第４端子ピン３３を経由して第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１へ流れる電流が減少する。
そのため、半導体装置は、第１半導体素子２１の第２主面から第２主端子１２の第２外部接続面１２１の間の電流の変化によって生じる磁束と、第２半導体素子２４の第３主面から第３主端子１５の第３外部接続面１５１の間の電流の変化によって生じる磁束とが互いに打ち消しあう構造になっている。
図７Ｃは、第１半導体スイッチング素子２１１及び第４半導体スイッチング素子２３１がオフされた状態で、第３半導体スイッチング素子２２１及び第２半導体スイッチング素子２４１がオフ状態からオン状態へ切り替えられた時の電流変化を示している。第１Ｕ端子（第２主端子）１２から第３半導体スイッチング素子２２１、第３端子ピン３２を経由して第１Ｎ端子（第５主端子）１３へ流れる電流が増加すると共に、第２Ｕ端子（第３主端子）１５から第２半導体スイッチング素子２４１、第２端子ピン３４を経由して第２Ｎ端子（第４主端子）１６へ流れる電流が増加する。
図７Ｄは、第１半導体スイッチング素子２１１及び第４半導体スイッチング素子２３１がオフされた状態で、第３半導体スイッチング素子２２１及び第２半導体スイッチング素子２４１がオン状態からオフ状態へ切り替えられた時の電流変化を示している。第１Ｕ端子（第２主端子）１２に接続された図示しない外部モーターのコイルから来る還流電流として、第１Ｕ端子（第２主端子）１２から第１端子ピン３１、第１ダイオード２１２を経由して第１Ｐ端子（第１主端子）１１へ流れる電流が増加すると共に、第３半導体スイッチング素子２２１のテール電流として、第３半導体スイッチング素子２２１から第３端子ピン３２を経由して第１Ｎ端子（第５主端子）１３へ流れる電流が減少する。これと同時に、第２Ｕ端子（第３主端子）１５に接続された図示しない外部モーターのコイルから来る還流電流として、第２Ｕ端子（第３主端子）１５から第４端子ピン３３、第４ダイオード２３２を経由して第２Ｐ端子（第６主端子）１４へ流れる電流が増加すると共に、第２半導体スイッチング素子２４１のテール電流として、第２半導体スイッチング素子２４１から第２端子ピン３４を経由して第２Ｎ端子（第４主端子）１６へ流れる電流が減少する。
そのため、半導体装置は、第１半導体素子２１の第２主面から第２主端子１２の第２外部接続面１２１の間の電流の変化によって生じる磁束と、第２半導体素子２４の第３主面から第３主端子１５の第３外部接続面１５１の間の電流の変化によって生じる磁束とが互いに打ち消しあう構造になっている。
上述のように、第１実施形態に係る半導体装置において、第１ハーフブリッジ回路の第１Ｐ端子１１、第１Ｕ端子１２及び第１Ｎ端子１３と、第２ハーフブリッジ回路の第２Ｎ端子１６、第２Ｕ端子１５及び第２Ｐ端子１４とは、それぞれ互いに離間しつつ近接して平行に対向する状態にある。そして、各ハーフブリッジ回路の半導体スイッチング素子がオンからオフに切り替わる際に、第１ハーフブリッジ回路及び第２ハーフブリッジ回路に流れる電流が、概ね平行であり、正負逆符号の変化率を有するようにそれぞれ配置される。よって、第１実施形態に係る半導体装置は、互いに流れる電流の変化により生じる磁束が相殺され、結果として、第１ハーフブリッジ回路及び第２ハーフブリッジ回路のインダクタンスを低減することができる。
第１Ｐ端子１１、第１Ｕ端子１２及び第１Ｎ端子１３と、第２Ｎ端子１６、第２Ｕ端子１５及び第２Ｐ端子１４とは、可能な限り互いに近接させた方が効果的であるが、互いに近接するほど絶縁性が問題となる。第１実施形態に係る半導体装置は、冷却基板５上に搭載された状態で第１ハーフブリッジ回路及び第２ハーフブリッジ回路を構成する組立体を封止し、少なくとも各主端子の上面及び冷却基板５の下面を露出する封止樹脂である筐体６を備える。このため、第１実施形態に係る半導体装置は、複数の主端子１１，１２，１３，１４，１５，１６の互いの間隙が樹脂材料で充填されることにより、絶縁性及び機械的強度を向上することができる。
非特許文献１に記載されるように、特許文献１に記載されるような構造を有する半導体装置のインダクタンスは、低周波数領域で約１２ｎＨである。これに対して、第１実施形態に係る半導体装置は、ブロック状の主端子１１，１２，１３，１４，１５，１６を採用して端子と配線とを一体化し、半導体素子を挟んで積層することにより、配線距離を極めて短く出来、自己インダクタンスの低減が可能である。更にこれを逆並列で配置することにより、更なる低インダクタンス化を実現可能である。
ここで、第１Ｐ端子１１、第１構造体（２１，３１，４１）、第１Ｕ端子１２、第２構造体（２２，３２，４２）及び第１Ｎ端子１３から構成される第１ハーフブリッジ回路単体の自己インダクタンスは、シミュレーションによれば約１１ｎＨであった。更に、極性が互い違いになるように並べられた第１ハーフブリッジ回路及び第２ハーフブリッジ回路では、シミュレーションによれば低周波数領域でも約３ｎＨに低インダクタンス化された。
仮に、特許文献１に記載の半導体装置を２つ並列に接続し、互いの干渉なく使用できたとしても、互いを接続する配線の影響もあるため、インダクタンスは単体時の１／２の６ｎＨかそれ以上となることが推測される。よって、第１実施形態に係る半導体装置によれば、従来構成に比べてインダクタンスを著しく低減可能であることが分かる。
一般的なパワー半導体モジュールでは、冷却性能を確保するために半導体素子の片面に冷却用の絶縁基板を配置するが、この場合、ワイヤーやプリント基板等により配線距離が増大してしまう。これに対して、第１実施形態に係る半導体装置は、冷却基板５にそれぞれ接合されたブロック状の主端子の側面に複数の半導体素子２１，２２，２３，２４が配置される。
即ち、第１実施形態に係る半導体装置によれば、主端子の側面に複数の半導体素子２１，２２，２３，２４が配置され、積層されるだけなので、配線距離が極めて短くなり、小型・低インダクタンス化に繋がる一方で、半導体素子２１，２２，２３，２４のそれぞれのチップ面が冷却基板５に垂直となるため、各半導体素子から冷却基板５に接する冷却面までの距離が増加する。しかし、第１実施形態に係る半導体装置では高い熱伝導性を有するブロック状の主端子を採用しているので、冷却性能の低下を抑制することができる。
更に、第１実施形態に係る半導体装置は、絶縁基板５２を有する冷却基板５を用いて金属ベースレス構造を採用したことや、低インダクタンス化による損失低減により、冷却性能を更に向上することができる。また、第１実施形態に係る半導体装置は、２つのハーフブリッジ回路に対して１枚の冷却基板５を接合しているため、冷却基板の下面を広い冷却面とすることができ、冷却性能を更に向上することができる。これによって、冷却基板５と平行に半導体素子を搭載するような一般的構造に比べ、同等以上の冷却性能となる。
また、第１実施形態に係る半導体装置は、それぞれねじ穴１１０，１２０，１３０，１４０，１５０，１６０を有するブロック状の主端子１１，１２，１３，１４，１５，１６を採用しているので、バスバーとの接続が容易である。
特に、第１実施形態に係る半導体装置によれば、第１Ｐ端子１１及び第２Ｎ端子１６と、第１Ｎ端子１３及び第２Ｐ端子１４とが、それぞれ互いに隣接して配置される。この配置関係は、ユーザが装置内でバスバーを接続する場合、端子近傍からのＰＮラミネートを簡単にし、配線によるインダクタンス増加自体も抑制することができる。
また、第１実施形態に係る半導体装置によれば、複数の半導体素子のそれぞれに対し、複数の半導体素子のそれぞれと主端子とを接続する複数の端子ピンを備えるようにできる。各半導体素子に対し複数の端子ピンを備えることにより、主端子間の絶縁性を確保しつつ各半導体素子により発生する熱を反対側の主端子にも伝達させることができる。なお、複数の端子ピンと半導体素子及び主端子との接合時の位置ずれは、高精度な治具と、はんだなどの接合時にチップが自動的最適な位置に動くセルフアライメントを利用することで抑制することができる。
以上のように、第１実施形態に係る半導体装置によれば、小型、低インダクタンスであり、冷却性能が高い構造である。このため、第１実施形態に係る半導体装置によれば、更なる高速スイッチングが可能であり、パワーエレクトロニクス装置のエネルギー効率を向上することができる。
（第２実施形態）
第１ハーフブリッジ回路及び第２ハーフブリッジ回路が直流電源に互いに並列に接続され、かつ、第１Ｕ端子（第２主端子）１２と第２Ｕ端子（第３主端子）１５との間に外部モーターのコイル１００が接続された単相インバータの半導体装置が、上アームの半導体素子と下アームの半導体素子を交互にオンオフ動作する際の電流変化を図８Ａ，図８Ｂ，図８Ｃ，図８Ｄに示した。実線矢印は、増加する電流を示し、破線矢印は、減少する電流を示している。半導体素子のオンオフ動作は、図８Ａ，図８Ｂ，図８Ｃ，図８Ｄの順に行われ、次に図８Ａに戻り、このサイクルが繰り返される。
図８Ａは、第１半導体素子２１１及び第２半導体素子２４１がオフされた状態で、第３半導体スイッチング素子２２１及び第４半導体スイッチング素子２３１がオン状態にされた時の電流変化を示している。第２Ｐ端子（第６主端子）１４から第４半導体スイッチング素子２３１、第４端子ピン３３、第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１、外部モーターのコイル１００、第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１、第３半導体スイッチング素子２２１、第３端子ピン３２を経由して第１Ｎ端子（第５主端子）１３へ流れる電流が増加する。第３半導体スイッチング素子２２１及び第４半導体スイッチング素子２３１の順方向を流れる電流は、互いに逆向きである。
図８Ｂは、第１半導体スイッチング素子２１１及び第２半導体スイッチング素子２４１がオフされた状態で、第３半導体スイッチング素子２２１及び第４半導体スイッチング素子２３１がオン状態からオフ状態へ切り替えられた時の電流変化を示している。第３半導体スイッチング素子２２１及び第４半導体スイッチング素子２３１がオン状態からオフ状態へ切り替えられると、第２Ｕ端子（第３主端子）１５と第１Ｕ端子（第２主端子）１２との間に接続された外部モーターのコイル１００に逆起電力が発生し、還流電流として、第２Ｎ端子（第４主端子）１６から第２端子ピン３４、第２ダイオード２４２、第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１、外部モーターのコイル１００、第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１、第１端子ピン３１、第１ダイオード２１２を経由して第１Ｐ端子（第１主端子）１１へ流れる電流が増加する。これと同時に、第４半導体スイッチング素子２３１のテール電流として、第４半導体スイッチング素子２３１から第４端子ピン３３を経由して第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１へ流れる電流が減少し、かつ、第３半導体スイッチング素子２２１のテール電流として、第３半導体スイッチング素子２２１から第３端子ピン３２を経由して第１Ｎ端子（第５主端子）１３のメサ部（第５外部接続面）１３１へ流れる電流が減少する。第１ダイオード２１２及び第２ダイオード２４２の順方向を流れる電流は、互いに逆向きである。
図８Ｃは、第３半導体スイッチング素子２２１及び第４半導体スイッチング素子２３１がオフされた状態で、第１半導体素子２１１及び第２半導体素子２４１がオン状態にされた時の電流変化を示している。第１Ｐ端子（第１主端子）１１から第１半導体スイッチング素子２１１、第１端子ピン３１、第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１、外部モーターのコイル１００、第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１、第２半導体スイッチング素子２４１、第２端子ピン３４を経由して第２Ｎ端子（第４主端子）１６へ流れる電流が増加する。第１半導体スイッチング素子２１１及び第２半導体スイッチング素子２４１の順方向を流れる電流は、互いに逆向きである。
図８Ｄは、第３半導体スイッチング素子２２１及び第４半導体スイッチング素子２３１がオフされた状態で、第１半導体スイッチング素子２１１及び第２半導体スイッチング素子２４１がオン状態からオフ状態へ切り替えられた時の電流変化を示している。第１半導体スイッチング素子２１１及び第２半導体スイッチング素子２４１がオン状態からオフ状態へ切り替えられると、第１Ｕ端子（第５主端子）１２と第２Ｕ端子（第３主端子）１５との間に接続された外部モーターのコイル１００に逆起電力が発生し、還流電流として、第１Ｎ端子（第５主端子）１３から第３端子ピン３２、第３ダイオード２２２、第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１、外部モーターのコイル１００、第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１、第４端子ピン３３、第４ダイオード２３２を経由して第２Ｐ端子（第６主端子）１４へ流れる電流が増加する。これと同時に、第１半導体スイッチング素子２１１のテール電流として、第１半導体スイッチング素子２１１から第１端子ピン３１を経由して第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１へ流れる電流が減少し、かつ、第２半導体スイッチング素子２４１のテール電流として、第２半導体スイッチング素子２４１から第２端子ピン３４を経由して第２Ｎ端子（第４主端子）１６のメサ部（第４外部接続面）１６１へ流れる電流が減少する。第３ダイオード２２２及び第４ダイオード２３２の順方向を流れる電流は、互いに逆向きである。
（第３実施形態）
第１施形態に係る半導体装置は図３に示したようにＰ−Ｕ−Ｎ；Ｎ−Ｕ−Ｐの主端子配列であった。しかし、本発明の第３実施形態に係る半導体装置は、図９及び図１０に示すように、Ｐ−Ｕ−Ｐ；Ｎ−Ｕ−Ｎの主端子配列である点で、第１施形態に係る半導体装置とは異なる。即ち、図３の左側に配列した第１Ｎ端子（第５主端子）１３の代わりに第３Ｐ端子（第７主端子）１７を、第２Ｐ端子（第６主端子）１４の代わりに第３Ｎ端子（第８主端子）１８を備える。このため、図３の第２構造体（２２，３２，４２）の代わりに、図９及び図１０に示すように、第５構造体（２５，３５，４５）を備える。又、図３の第３構造体（２３，３３，４３）の代わりに図９及び図１０に示すように、第６構造体（２６，３６，４６）を備える点が第１実施形態と異なる。第３実施形態において説明しない構成、作用及び効果は、第１実施形態と実質的に同様であるため重複する説明を省略する。
第３Ｐ端子１７及び第３Ｎ端子１８は、それぞれ直方体のブロック状である。第３Ｐ端子１７は、図示を省略した筐体６（図１参照）の内側に保持されながら上面が筐体６の上面から露出するように、高さが他所より高く形成されたメサ部１７１を有する。更に、第３Ｐ端子１７は、メサ部１７１の上面に形成され、バスバー等の他の導体との接続用の構造であるねじ穴１７０を有する。第３Ｎ端子１８は、高さが他所より高く形成されたメサ部１８１と、メサ部１８１の上面に形成され、他の導体との接続用の構造であるねじ穴１８０を有する。
第５構造体（２５，３５，４５）は、複数の第５半導体素子２５と、複数の第５端子ピン３５と、第５基板４５とを有する。第６構造体（２６，３６，４６）は、複数の第６半導体素子２６と、複数の第６端子ピン３６と、第６基板４６とを有する。第５構造体（２５，３５，４５）は、第１構造体（２１，３１，４１）の第１基板４１の突出部、補助端子（制御端子、Ｇ１）４１１及び補助端子（ＳＳ１）４１２の配置を左右逆に反転し、第１構造体（２１，３１，４１）を反転させた構造である。第６構造体（２６，３６，４６）は、第４構造体（２４，３４，４４）の第２基板４４の突出部、補助端子（制御端子、Ｇ４）４４１及び補助端子（ＳＳ４）４４２の配置を左右逆に反転し、第４構造体（２４，３４，４４）を反転させた構造である。すなわち、第３実施形態に係る半導体装置は、図１０に示した構造の重心を通り、筐体６の長手方向に直交する平面に関し、鏡像対称性を有する。
複数の第５半導体素子２５及び複数の第６半導体素子２６は、互いに並列に接続された４つの半導体スイッチング素子と、互いに並列に接続された２つのダイオードとをそれぞれ有する。複数の第５半導体素子２５及び複数の第６半導体素子２６それぞれにおいて、半導体スイッチング素子とダイオードとは互いに逆並列に接続される。第３実施形態に係る半導体装置は、第５基板４５に装着された補助端子４５１，４５２と、第６基板４６に装着された補助端子４６１，４６２とを備える。
補助端子４５１は、第５基板４５の配線パターン及び制御電極ピンを介して第５半導体素子２５の第５スイッチング素子２５１のゲートに電気的に接続され、制御電極端子になる。補助端子４５２は、第５基板４５の配線パターン及び複数の第５端子ピン３５を介して、第５半導体素子２５の第５スイッチング素子２５１のソースに電気的に接続され、電流検出用端子になる。同様に、補助端子４６１は、第６基板４６の配線パターン及び制御電極ピンを介して第６半導体素子２６の第６半導体スイッチング素子２６１のゲートに電気的に接続され、制御電極端子になる。補助端子４６２は、第６基板４６の配線パターン及び複数の第６端子ピン３６を介して、第６半導体素子２６の第６半導体スイッチング素子２６１のソースに電気的に接続され、電流検出用端子になる。
第３実施形態に係る半導体装置では、第１Ｕ端子１２の第１端子ピン３１が接合された第１接続面の反対を向く面を、第５接続面と定義する。複数の第５端子ピン３５は、第１Ｕ端子１２の第５接続面に接続される一端をそれぞれ有する。複数の第５半導体素子２５は、複数の第５端子ピン３５の各他端に接続される第１０主面から反対側の第９主面へ主電流が流れる縦型構造の半導体チップである。第３Ｐ端子（第７主端子）１７は、第５基板４５を介して第１Ｕ端子１２の第５接続面と対向し、複数の第５半導体素子２５の第９主面に接続される第５実装面を有する。第３Ｐ端子１７は更に、冷却基板５に接合される第７冷却面と、第３Ｎ端子（第８主端子）１８に対向する第７対向面とを有する。
同様に、第３実施形態に係る半導体装置では、第２Ｕ端子１５の第２実装面の反対を向く面を、第６実装面として定義する。複数の第６半導体素子２６の第１１主面は、第２Ｕ端子１５の第６実装面に接合される。複数の第６半導体素子２６は、第１１主面から反対側の第１２主面へ主電流が流れる縦型構造の半導体チップである。複数の第６端子ピン３６は、複数の第６半導体素子２６の第１２主面に接続される一端をそれぞれ有する。第３Ｎ端子（第８主端子）１８は、第３Ｐ端子１７の第５実装面がなす平面に平面レベルが一致し、第６基板４６を介して第２Ｕ端子１５の第６実装面と対向し、複数の第６端子ピン３６の他端に接続される第６接続面を有する。更に第１Ｎ端子１８は、冷却基板５に接合される第８冷却面と、第２Ｐ端子１７の第７対向面と近接して平行に対向する第８対向面とを有する。
第３実施形態に係る半導体装置は、第１半導体素子２１及び第５半導体素子２５を並列接続して高電位側の上アームとし、第２半導体素子２４及び第６半導体素子２６を並列接続して低電位側の下アームとして使用している。例えば、第１Ｐ端子１１及び第３Ｐ端子１７が直流電源の高電位側に接続され、第３Ｎ端子１８及び第２Ｎ端子１６が低電位側に接続され、第１Ｕ端子１２及び第２Ｕ端子１５がバスバーで接続されて、このバスバーが負荷側に接続される。この回路トポロジーにより、第３実施形態に係る半導体装置は、第１半導体素子２１及び第５半導体素子２５を上アームとし、第２半導体素子２４及び第６半導体素子２６を下アームとして有する１つのハーフブリッジ回路が構成できる。
第１半導体素子２１、第５半導体素子２５、第６半導体素子２６及び第２半導体素子２４の各制御電極に各々導電接続された補助端子（４１１，４５１，４６１，４４１）は、それぞれ上アームである第１半導体素子２１及び第５半導体素子２５と、それぞれ下アームである第６半導体素子２６及び第２半導体素子２４とが互い違いにオンオフを繰り返すように制御信号を入力される。
図９、図１０の半導体装置が、上アームの半導体素子と下アームの半導体素子を交互にオンオフ動作する際の電流変化を図１１Ａ，図１１Ｂ，図１１Ｃ，図１１Ｄに示した。実線矢印は、増加する電流を示し、破線矢印は、減少する電流を示している。半導体素子のオンオフ動作は、図１１Ａ，図１１Ｂ，図１１Ｃ，図１１Ｄの順に行われ、次に図１１Ａに戻り、このサイクルが繰り返される。
図１１Ａは、第２半導体素子２４１及び第６半導体素子２６１がオフされた状態で、第１半導体スイッチング素子２１１及び第５半導体スイッチング素子２５１がオン状態にされた時の電流変化を示している。第１Ｐ端子（第１主端子）１１から第１半導体スイッチング素子２１１、第１端子ピン３１を経由して第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１へ流れる電流が増加すると共に、第３Ｐ端子（第７主端子）１７から第５半導体スイッチング素子２５１、第５端子ピン３５を経由して第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１へ流れる電流が増加する。
図１１Ｂは、第２半導体スイッチング素子２４１及び第６半導体スイッチング素子２６１がオフされた状態で、第１半導体スイッチング素子２１１及び第５半導体スイッチング素子２５１がオン状態からオフ状態へ切り替えられた時の電流変化を示している。バスバーに接続された図示しない外部モーターのコイルへの還流電流として、第２Ｎ端子（第４主端子）１６から第２ダイオード２４２、第２端子ピン３４を経由して第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１へ流れる電流が増加する。これと同時に、バスバーに接続された図示しない外部モーターのコイルへの還流電流として、第３Ｎ端子（第８主端子）１８から第６端子ピン３６、第６ダイオード２６２を経由して第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１へ流れる電流が増加する。また、第１半導体スイッチング素子２１１のテール電流として、第１半導体スイッチング素子２１１から第１端子ピン３１を経由して第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１へ流れる電流が減少する。これと同時に、第５半導体スイッチング素子２５１のテール電流として、第５半導体スイッチング素子２５１から第５端子ピン３５を経由して第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１へ流れる電流が減少する。
そのため、半導体装置は、第１半導体素子２１の第２主面から第１Ｕ端子（第２主端子）１２のメサ部（第２外部接続面）１２１の間の電流の変化によって生じる磁束と、第２半導体素子２４の第３主面から第２Ｕ端子（第３主端子）１５のメサ部（第３外部接続面）１５１の間の電流の変化によって生じる磁束とが互いに打ち消しあう構造になっている。
図１１Ｃは、第１半導体スイッチング素子２１１及び第５半導体スイッチング素子２５１がオフされた状態で、第２半導体スイッチング素子２４１及び第６半導体スイッチング素子２６１がオフ状態からオン状態へ切り替えられた時の電流変化を示している。第２Ｕ端子（第３主端子）１５から第２半導体スイッチング素子２４１、第２端子ピン３４を経由して第２Ｎ端子（第４主端子）１６へ流れる電流が増加すると共に、第２Ｕ端子（第３主端子）１５から第６半導体スイッチング素子２６１、第６端子ピン３６を経由して第３Ｎ端子（第８主端子）１８へ流れる電流が増加する。
図１１Ｄは、第１半導体スイッチング素子２１１及び第５半導体スイッチング素子２５１がオフされた状態で、第２半導体スイッチング素子２４１及び第６半導体スイッチング素子２６１がオン状態からオフ状態へ切り替えられた時の電流変化を示している。第１Ｕ端子（第２主端子）１２に接続された図示しない外部モーターのコイルから来る還流電流として、第１Ｕ端子（第２主端子）１２から第１端子ピン３１、第１ダイオード２１２を経由して第１Ｐ端子（第１主端子）１１へ流れる電流が増加する。これと同時に、第１Ｕ端子（第２主端子）１２に接続された図示しない外部モーターのコイルから来る還流電流として、第１Ｕ端子（第２主端子）１２から第５端子ピン３５、第５ダイオード２５２を経由して第３Ｐ端子（第７主端子）１７へ流れる電流が増加する。また、第２半導体スイッチング素子２４１のテール電流として、第２半導体スイッチング素子２４１から第２端子ピン３４を経由して第２Ｎ端子（第４主端子）１６へ流れる電流が減少する。これと同時に、第６半導体スイッチング素子２６１のテール電流として、第６半導体スイッチング素子２６１から第６端子ピン３６を経由して第３Ｎ端子（第８主端子）１８へ流れる電流が減少する。
そのため、半導体装置は、第１半導体素子２１（第１ダイオード２１２）の第２主面から第２主端子１２の第２外部接続面１２１の間の電流の変化によって生じる磁束と、第２半導体素子２４（第２半導体スイッチング素子２４１）の第３主面から第３主端子１５の第３外部接続面１５１の間の電流の変化によって生じる磁束とが互いに打ち消しあう構造になっている。また、半導体装置は、第５半導体素子２５（第５半導体スイッチング素子２５１）の第９主面から第３Ｐ端子（第７主端子１７）の第７外部接続面１７１の間の電流の変化によって生じる磁束と、第６半導体素子（第６半導体スイッチング素子２６１）の第１２主面から第３Ｎ端子（第８主端子１８）の第８外部接続面１８１の間の電流の変化によって生じる磁束とが互いに打ち消しあう構造になっている。
上述のように、第３実施形態に係る半導体装置において、第１Ｐ端子１１、第１Ｕ端子１２及び第３Ｐ端子１７（第７主端子）と、第２Ｎ端子１６、第２Ｕ端子１５及び第３Ｎ端子１８（第８主端子）とは、それぞれ互いに離間しつつ近接して平行に対向する状態にある。ここで、上アームは、第１Ｐ端子１１、第１構造体（２１，３１，４１）、第１Ｕ端子１２、第５構造体（２５，３５，４５）及び第２Ｐ端子１７から構成される。また、下アームは、第２Ｎ端子１６、第６構造体（２６，３６，４６）、第２Ｕ端子１５、第６構造体（２６，３６，４６）及び第３Ｎ端子１８から構成される。第１Ｕ端子１２（第２主端子）と第２Ｕ端子１５（第３主端子）とを外部Ｕ端子部１２ａを有するバスバーで接続することで、上アームとなる第１半導体素子２１と第５半導体素子２５が並列接続され、かつ下アームとなる第２半導体素子２４と第６半導体素子２６が並列接続された１つのハーフブリッジ回路が形成される。そして、ハーフブリッジ回路の半導体スイッチング素子がオンからオフに切り替わる際に、上アーム及び下アームに流れる電流が、概ね平行であり、正負逆符号の変化率を有するように各主端子が配置されている。よって、第３実施形態に係る半導体装置は、互いに流れる電流の変化により生じる磁束が相殺され、結果として、半導体スイッチング素子がオンからオフに切り替わる時のハーフブリッジ回路のインダクタンスを低減することができる。
第１Ｐ端子１１、第１Ｕ端子１２及び第３Ｐ端子１７と、第２Ｎ端子１６、第２Ｕ端子１５及び第３Ｎ端子１８とは、可能な限り互いに近接させた方が効果的であるが、互いに近接するほど絶縁性が問題となる。第３実施形態に係る半導体装置は、冷却基板５上に搭載された状態で、第１Ｕ端子１２（第２主端子）と第２Ｕ端子１５（第３主端子）とを接続するバスバー、各主端子の上面及び冷却基板５の下面を除いて、ハーフブリッジ回路を構成する組立体を封止する封止樹脂（筐体６）を備える。このため、第３実施形態に係る半導体装置は、複数の主端子１１，１２，１５，１６，１７，１８の互いの間隙が樹脂材料で充填されることにより、絶縁性及び機械的強度を向上することができる。
第３実施形態に係る半導体装置によれば、主端子の側面に複数の半導体素子２１，２４，２５，２６が配置され、積層されるだけなので、配線距離が極めて短くなり、小型・低インダクタンス化に繋がる一方で、半導体素子２１，２４，２５，２６のそれぞれのチップ面が冷却基板５に垂直となるため、各半導体素子から冷却基板５に接する冷却面までの距離が増加する。しかし、第３実施形態に係る半導体装置では高い熱伝導性を有するブロック状の主端子を採用しているので、冷却性能の低下を抑制することができる。
また、第３実施形態に係る半導体装置は、それぞれねじ穴１１０，１２０，１７０，１６０，１５０，１８０を有するブロック状の主端子１１，１２，１７，１６，１５，１８を採用しているので、バスバーとの接続が容易である。
特に、第３実施形態に係る半導体装置によれば、第１Ｐ端子１１及び第２Ｎ端子１６と、第１Ｎ端子１３及び第２Ｐ端子１４とが、それぞれ互いに隣接して配置される。この配置関係は、ユーザが装置内でバスバーを接続する場合、端子近傍からＰ配線とＮ配線とを絶縁シートを介して隣接配線してラミネートすることを容易にでき、配線でのインダクタンスも抑制することができる。
また、第３実施形態に係る半導体装置によれば、複数の半導体素子のそれぞれに対し、複数の半導体素子のそれぞれと主端子とを接続する複数の端子ピンを備えるようにできる。各半導体素子に対し複数の端子ピンを備えることにより、主端子間の絶縁性を確保しつつ各半導体素子により発生する熱を反対側の主端子にも伝達させることができる。なお、複数の端子ピンと半導体素子及び主端子との接合時の位置ずれは、高精度な治具と、はんだなどの接合時にチップが自動的最適な位置に動くセルフアライメントを利用することで抑制することができる。
以上のように、第３実施形態に係る半導体装置は、小型、低インダクタンスであり、冷却性能が高い構造である。
（第４実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、既に述べた第１、第２及び第３実施形態において、複数の半導体素子が実装される各主端子は、内部の実装面近傍において、主端子より熱伝導率が高い部材を配置して冷却性能を更に向上するようにしてもよい。例えば半導体装置は、図１２に示すように、第１Ｐ端子１１の内部に、第１半導体スイッチング素子２１１（第１半導体素子２１）の近傍から第１冷却面に向かって第１伝熱部９１を設けるようにしてもよい。ここで、第１伝熱部は、第１Ｐ端子１１より熱伝導率が高い部材からなる。同様に、第１Ｕ端子１２の内部に、第３半導体スイッチング素子２２１（第３半導体素子２２）の近傍から第２冷却面に向かって第２伝熱部９２を設けるようにしてもよい。ここで、第２伝熱部９２は、第１Ｕ端子１２より熱伝導率が高い部材からなる。第１伝熱部９１及び第２伝熱部９２の部材は、例えば、ヒートパイプやグラファイト等を採用可能である。
なお、図１２では、第１Ｐ端子１１の内部に配置された第１伝熱部９１及び第１Ｕ端子１２の内部に配置された第２伝熱部９２のみを図示しているが、代表例として簡略化して模式的に示しているに過ぎない。例えば第１実施形態において第２Ｐ端子１４及び第２Ｕ端子１５のそれぞれの内部に同様に配置された伝熱部を備えるようにしてもよい。又、第３実施形態においては、第２Ｕ端子１５の内部において第２実装面及び第６実装面のそれぞれ近傍に配置された２つの伝熱部を備えるようにしてもよい。また、伝熱部は、複数の端子ピンが接続される接続面近傍にも配置されるようにしてもよく、全ての主端子の内部に配置されるようにしてもよい。
また、既に述べた第１、第２及び第３実施形態において、筐体６から露出される冷却面は、伝熱板５１の下面に限るものでなく、例えば、筐体６の幅方向における端面である側面に設けられるようにしてもよい。例えば図１３に示すように、第１補助冷却基板５１１及び第２補助冷却基板５１２を備える半導体装置としてもよい。
第１補助冷却基板５１１及び第２補助冷却基板５１２は、それぞれ筐体６Ａの幅方向における端面において表面を露出するように配置される。このため、筐体６Ａは、補助部６２を有しない直方体状であり、複数の補助端子４１１Ａ，４１２Ａ，４２１Ａ，４２２Ａ，４３１Ａ，４３２Ａ，４４１Ａ，４４２Ａのそれぞれは、筐体６Ａの幅方向における端面の上部から外側に突出する。第１補助冷却基板５１１及び第２補助冷却基板５１２は、例えば冷却基板５と同様に、各端子の側面毎に分割された端子パターンを絶縁基板の一方の面に有し、絶縁基板の他方の面に半導体装置の側面に露出する伝熱板を有する構成でもよい。また、第１補助冷却基板５１１及び第２補助冷却基板５１２は、コの字型に屈曲された冷却基板５であってもよく、各主端子に対応するように分割されて配置されてもよい。
また、既に述べた第１、第２及び第３実施形態において、冷却基板５は、１枚に限るものでない。第１実施形態の第１ハーフブリッジ回路及び第２ハーフブリッジ回路、又は、第３実施形態の上アーム側回路及び下アーム側回路に対応して２枚に分割されて配置されてもよい。或いは、各主端子に対応して３以上に分割されて配置されてもよい。冷却基板５は、製造コストや機械的強度等の設計上の要請に応じて任意に分割及び変形されてよい。
また、既に述べた第１、第２及び第３実施形態において、取り付け部７１，７２は、筐体６と異なる材料からなる金具である必要はなく、筐体６と共に一体成形されるようにしてもよい。更に、取り付け部７１，７２は、筐体６の幅方向における両側に配置されてもよく、２より多くの数であってもよい。
また、既に述べた第１、第２及び第３実施形態において、複数の補助端子は、アームごとに独立して引き出されるが、筐体６の内部において互いに接続された配線として取り出されるようにしてもよい。
また、既に述べた第１及び第３実施形態において、半導体スイッチング素子をオン状態からオフ状態に切り替えた際の半導体スイッチング素子のテール電流を速やかに低減するために、隣り合うアーム（例えば第１半導体素子２１と第２半導体素子２４）の半導体スイッチング素子及びダイオードが互い違いに配置されるようにしてもよい。例えば、第１半導体素子２１と第２半導体素子２４において、第１半導体スイッチング素子２１１は第２半導体素子２４の第２ダイオード２４２と近接して配置する。そして、第２半導体素子２４の第２半導体スイッチング素子２４１は第１半導体素子２１の第１ダイオード２１２と近接して配置する。これにより、第１半導体素子２１及び第２半導体素子２４のそれぞれを流れる電流が更に平行になり、更にインダクタンスを低減することができる。
その他、上記の実施形態において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１ 半導体装置
５ 冷却基板
６ 筐体
６Ａ 筐体
１１ 第１Ｐ端子（第１主端子）
１１０ ねじ穴
１１１ メサ部（第１外部接続面）
１２ 第１Ｕ端子（第２主端子）
１２０ ねじ穴
１２１ メサ部（第２外部接続面）
１３ 第１Ｎ端子（第５主端子）
１３０ ねじ穴
１３１ メサ部（第５外部接続面）
１４ 第２Ｐ端子（第６主端子）
１４０ ねじ穴
１４１ メサ部（第６外部接続面）
１５ 第２Ｕ端子（第３主端子）
１５０ ねじ穴
１５１ メサ部（第３外部接続面）
１６ 第２Ｎ端子（第４主端子）
１６０ ねじ穴
１６１ メサ部（第４外部接続面）
１７ 第３Ｐ端子（第７主端子）
１７０ ねじ穴
１７１ メサ部（第７外部接続面）
１８ 第３Ｎ端子（第８主端子）
１８０ ねじ穴
１８１ メサ部（第８外部接続面）
２１ 第１半導体素子
２２ 第３半導体素子
２３ 第４半導体素子
２４ 第２半導体素子
２５ 第５半導体素子
２６ 第６半導体素子
３１ 第１端子ピン
３２ 第３端子ピン
３２１ 制御電極ピン
３３ 第４端子ピン
３４ 第２端子ピン
３５ 第５端子ピン
３６ 第６端子ピン
４１ 第１基板
４２ 第３基板
４３ 第４基板
４４ 第２基板
４５ 第５基板
４６ 第６基板
５１ 伝熱板
５２ 絶縁基板
５３ 端子パターン
６１ 本体部
６２ 補助部
７１ 取り付け部
７１０ 貫通孔
７１１ 平坦部
７１２ 埋込部
７１３ 段差部
７２ 取り付け部
７２０ 貫通孔
７２１ 平坦部
７２２ 埋込部
７２３ 段差部
８１ 素子接合材（第１接合材）
８２１，８２２ ピン接合材（第１接合材）
８３ 端子接合材（第２接合材）
９１ 第１伝熱部
９２ 第２伝熱部
１００ 外部モーターのコイル
２１１ 第１半導体スイッチング素子
２１２ 第１ダイオード
２２１ 第３半導体スイッチング素子
２２２ 第３ダイオード
２３１ 第４半導体スイッチング素子
２３２ 第４ダイオード
２４１ 第２半導体スイッチング素子
２４２ 第２ダイオード
２５１ 第５半導体スイッチング素子
２５２ 第５ダイオード
２６１ 第６半導体スイッチング素子
２６２ 第６ダイオード
４１１ 補助端子（制御端子、Ｇ１）
４１１Ａ 補助端子
４１２ 補助端子（ＳＳ１）
４１２Ａ 補助端子
４２１ 補助端子（制御端子、Ｇ２）
４２１Ａ 補助端子
４２２ 補助端子（ＳＳ２）
４２２Ａ 補助端子
４３１ 補助端子（制御端子、Ｇ３）
４３１Ａ 補助端子
４３２ 補助端子（ＳＳ３）
４３２Ａ 補助端子
４４１ 補助端子（制御端子、Ｇ４）
４４１Ａ 補助端子
４４２ 補助端子（ＳＳ４）
４４２Ａ 補助端子
４５１ 補助端子
４５２ 補助端子
４６１ 補助端子
４６２ 補助端子
５１１ 第１補助冷却基板
５１２ 第２補助冷却基板

Claims (18)

  1. 上面に正極へ接続される第１外部接続面、下面に第１冷却面、及び側面を有する多角柱状の第１主端子と、
    上面に第２外部接続面、下面に第２冷却面、及び側面を有する多角柱状の第２主端子と、
    第１主面及び前記第１主面に対向する第２主面を有し、前記第１主面が前記第１主端子の前記側面に電気的に接続され、前記第２主面が前記第２主端子の前記側面に電気的に接続された第１半導体素子と、
    上面に第３外部接続面、下面に第３冷却面、及び側面を有する多角柱状の第３主端子と、
    上面に負極へ接続される第４外部接続面、下面に第４冷却面、及び側面を有する多角柱状の第４主端子と、
    第３主面及び前記第３主面に対向する第４主面を有し、前記第３主面が前記第３主端子の前記側面に電気的に接続され、前記第４主面が前記第４主端子の前記側面に電気的に接続された第２半導体素子と、
    おもて面に前記第１冷却面、前記第２冷却面、前記第３冷却面及び前記第４冷却面を接合した冷却基板と、を備え、
    前記第２主端子と前記第３主端子が離間しつつ隣接して配置され、かつ前記第１主端子と前記第４主端子が離間しつつ隣接して配置されたことを特徴とする半導体装置。
  2. 前記第１半導体素子は、複数の半導体素子から構成される第１半導体素子群であり、前記第１主端子及び前記第２主端子の間に互いに逆並列に接続された第１半導体スイッチング素子及び第１ダイオードを備え、
    前記第２半導体素子は、複数の半導体素子から構成される第２半導体素子群であり、前記第３主端子及び前記第４主端子の間に、前記第１半導体スイッチング素子及び前記第１ダイオードとは逆方向になるように、互いに逆並列に接続された第２半導体スイッチング素子及び第２ダイオードを備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１半導体素子の前記第２主面から前記第２主端子の前記第２外部接続面の間の電流の変化によって生じる磁束と、前記第２半導体素子の前記第３主面から前記第３主端子の前記第３外部接続面の間の電流の変化によって生じる磁束とが互いに打ち消しあうことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１半導体素子及び前記第２半導体素子の順方向を流れる電流は、互いに逆向きであることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第１半導体素子の前記第２主面から前記第２主端子の前記第２外部接続面の間の電流は、前記第２半導体素子の前記第３主面から前記第３主端子の前記第３外部接続面の間の電流と同じ方向であり、かつこれらの電流の変化率の符号は正負逆であることを特徴とする請求項１または２に記載の半導体装置。
  6. 前記第１半導体素子の前記第２主面と前記第２主端子の前記側面とを電気的に接続する第１端子ピンと、
    前記第２半導体素子の前記第４主面と前記第４主端子の前記側面とを電気的に接続する第２端子ピンと、
    を備えることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１半導体素子が、ブリッジ回路における上アーム及び下アームの何れか一方を構成し、前記第２半導体素子が、他方を構成することを特徴とする請求項２に記載の半導体装置。
  8. 上面に負極へ接続される第５外部接続面、下面に第５冷却面、及び側面を有する多角柱状の第５主端子と、
    第５主面及び前記第５主面に対向する第６主面を有し、前記第５主面が前記第２主端子の前記側面に電気的に接続され、前記第６主面が前記第５主端子の前記側面に電気的に接続された第３半導体素子と、
    上面に正極へ接続される第６外部接続面、下面に第６冷却面、及び側面を有する多角柱状の第６主端子と、
    第７主面及び前記第７主面に対向する第８主面を有し、前記第７主面が前記第６主端子の前記側面に電気的に接続され、前記第８主面が前記第３主端子の前記側面に電気的に接続された第４半導体素子と、を備え、
    前記冷却基板のおもて面は、前記第５冷却面及び前記第６冷却面と接合し、
    前記第２主端子と前記第３主端子が離間しつつ隣接して配置され、かつ前記第５主端子と前記第６主端子が離間しつつ隣接して配置されたことを特徴とする請求項１または２に記載の半導体装置。
  9. 前記第３半導体素子の前記第５主面から前記第２主端子の前記第２外部接続面の間の電流の変化によって生じる磁束と、前記第４半導体素子の前記第８主面から前記第３主端子の前記第３外部接続面の間の電流の変化によって生じる磁束とが互いに打ち消しあうことを特徴とする請求項８に記載の半導体装置。
  10. 前記第３半導体素子の前記第６主面と前記第５主端子の前記側面とを電気的に接続する第３端子ピンと、
    前記第４半導体素子の前記第８主面と前記第３主端子の前記側面とを電気的に接続する第４端子ピンと、
    を備えることを特徴とする請求項９に記載の半導体装置。
  11. 上面に正極へ接続される第７外部接続面、下面に第７冷却面、及び側面を有する多角柱状の第７主端子と、
    第９主面及び前記第９主面に対向する第１０主面を有し、前記第９主面が前記第７主端子の前記側面に電気的に接続され、前記第１０主面が前記第２主端子の前記側面に電気的に接続された第５半導体素子と、
    上面に負極へ接続される第８外部接続面、下面に第８冷却面、及び側面を有する多角柱状の第８主端子と、
    第１１主面及び前記第１１主面に対向する第１２主面を有し、前記第１１主面が前記第３主端子の前記側面に電気的に接続され、前記第１２主面が前記第８主端子の前記側面に電気的に接続された第６半導体素子と、を備え、
    前記冷却基板のおもて面は、前記第７冷却面及び前記第８冷却面と接合し、
    前記第２主端子と前記第３主端子が離間しつつ隣接して配置され、かつ前記第７主端子と前記第８主端子が離間しつつ隣接して配置されたことを特徴とする請求項１または２に記載の半導体装置。
  12. 前記第５半導体素子の前記第１０主面から前記第２主端子の前記第２外部接続面の間の電流の変化によって生じる磁束と、前記第６半導体素子の前記第１１主面から前記第３主端子の前記第３外部接続面の間の電流の変化によって生じる磁束とが互いに打ち消しあうことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第５半導体素子の前記第１０主面と前記第２主端子の前記側面とを電気的に接続する第５端子ピンと、
    前記第６半導体素子の前記第１２主面と前記第８主端子の前記側面とを電気的に接続する第６端子ピンと、
    を備えることを特徴とする請求項１２に記載の半導体装置。
  14. 前記半導体素子は制御端子を備え、
    前記制御端子と接続され、前記第１半導体素子と前記第２主端子との間に配置されたプリント基板を備えることを特徴とする請求項１，８，１１の内いずれか一項に記載の半導体装置。
  15. 少なくとも、前記第１主端子、前記第２主端子、前記第３主端子及び前記第４主端子の互いの間隙に充填され、前記第１半導体素子及び前記第２半導体素子を封止する封止樹脂を更に備えることを特徴とする請求項１に記載の半導体装置。
  16. 前記冷却基板は、絶縁基板と、前記絶縁基板のおもて面に設けられた端子パターンと、前記絶縁基板の裏面に設けられた伝熱板とを備えることを特徴とする請求項１，８，１１の内いずれか一項に記載の半導体装置。
  17. 前記第１主端子と前記第１半導体素子との間及び前記第１半導体素子と前記第１端子ピンとの間をそれぞれ接合する複数の第１接合材と、
    前記第１主端子と前記冷却基板との間及び前記第２主端子と前記冷却基板との間をそれぞれ接合し、前記複数の第１接合材の融点より低い融点を有する複数の第２接合材と、
    を備えることを特徴とする請求項６に記載の半導体装置。
  18. 前記第１主端子の内部において前記第１半導体素子の近傍から前記第１冷却面に向かって配置され、前記第１主端子より熱伝導率が高い伝熱部を更に備えることを特徴とする請求項１，８，１１の内いずれか一項に記載の半導体装置。
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