JP2016165016A - 半導体装置 - Google Patents
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Abstract
【解決手段】実施形態の半導体装置は、基板と、第1回路部と、第2回路部と、を含む。第1回路部は、第1スイッチング素子と、第2スイッチング素子と、を有する。第2回路部は、第3スイッチング素子と、第4スイッチング素子と、を有する。第1スイッチング素子は、基板に沿った第1方向に第2スイッチング素子及び第3スイッチング素子のうちいずれか一方と並設されるとともに、基板に沿い第1方向と交差する第2方向に第4スイッチング素子と並設される。第2スイッチング素子及び第3スイッチング素子のうちいずれか他方は、第1方向に第4スイッチング素子と並設されるとともに、第2方向に第2スイッチング素子及び第3スイッチング素子のうちいずれか一方と並設される。
【選択図】図1
Description
図1は、第1実施形態に係る半導体装置の平面模式図である。
図2は、第1実施形態に係る半導体装置の等価回路図である。
図3および図4は、第1実施形態に係る半導体装置の斜視模式図である。
図5は、第1実施形態に係る半導体装置の断面模式図である。
図5(a)は、図1に示すA−A線に沿った位置での断面模式図を表している。図5(b)は、図1のB−B線に沿った位置での断面模式図を表している。
図1、図2および図4においては、図3に表された平板導体85〜88、コンデンサ90、91が表されていない。
半導体装置1では、外部配線から、端子80、83に正電位が印加され、端子81、84に負電位が印加されると、配線パターン20および配線パターン40に正電位が印加され、配線パターン22および配線パターン42に負電位が印加される。そして、スイッチング素子25、27、45および47のそれぞれの動作によって、配線パターン21と配線パターン41との間に交流電圧が発生する。換言すれば、端子80、83と端子81、84とは直流電圧の入力端子であるのに対し、配線パターン21、41は交流電圧の出力端子になる。
図6は、第1実施形態の第1変形例に係る模式図である。
図6(a)は、平板導体の平面模式図を表している。図6(b)は、図(a)のC−C線に沿った位置での断面模式図を表している。
図7は、第1実施形態の第2変形例に係る等価回路図である。
図8は、第2実施形態に係る半導体装置の平面模式図である。
図9は、第2実施形態に係る半導体装置の等価回路図である。
図10および図11は、第2実施形態に係る半導体装置の斜視模式図である。
図12は、第2実施形態に係る半導体装置の断面模式図である。
図12(a)は、図8のA−A線に沿った位置での断面模式図を表している。図12(b)は、図8のB−B線に沿った位置での断面模式図を表している。
図8、図9および図11においては、図10に表された平板導体85〜88、コンデンサ90、91が表されていない。
図13(a)は、平板導体の平面模式図を表している。図13(b)は、図13(a)のC−C線に沿った位置での断面模式図を表している。
例えば、半導体装置2では、外部配線から、端子80、83に正電位が印加され、端子81、84に負電位が印加されると、配線パターン20および配線パターン40に正電位が印加され、配線パターン22および配線パターン42に負電位が印加される。そして、スイッチング素子25、27、45および47のそれぞれの動作によって、配線パターン21と配線パターン41との間に交流電圧が発生する。
図14は、第2実施形態の変形例に係る等価回路図である。
Claims (7)
- 基板と、
第1電極及び第2電極を有する第1スイッチング素子と、第3電極及び第4電極を有し前記第3電極は前記第2電極と接続された、第2スイッチング素子と、を有し、前記基板の上に設けられた第1回路部と、
第5電極及び第6電極を有する第3スイッチング素子と、第7電極及び第8電極を有し前記第7電極は前記第6電極と接続された、第4スイッチング素子と、を有し、前記基板の上に設けられた第2回路部と、
一端が前記第1電極と電気的に接続され、他端が前記第4電極と電気的に接続された第1コンデンサと、
一端が前記第5電極と電気的に接続され、他端が前記第8電極と電気的に接続された第2コンデンサと、
を備え、
前記第1回路部及び前記第2回路部に電流が流れるとき、前記第1回路部に流れる少なくとも一部の電流の向きは、前記第2回路部に流れる少なくとも一部の電流の向きと逆である半導体装置。 - 前記第1回路部の少なくとも一部は、前記基板に沿った方向において前記第2回路部の少なくとも一部と重なる、請求項1記載の半導体装置。
- 前記第1スイッチング素子は、前記基板に沿った第1方向において前記第2スイッチング素子と重なり、
前記第1スイッチング素子は、前記基板に沿い前記第1方向と交差する第2方向において、前記第4スイッチング素子と重なり、
前記第3スイッチング素子は、前記第1方向において前記第4スイッチング素子と重なり、
前記第3スイッチング素子は、前記第2方向において前記第2スイッチング素子と重なる、請求項1記載の半導体装置。 - 前記第1スイッチング素子の中心と前記第3スイッチング素子の中心とを結ぶ線は、前記第2スイッチング素子の中心と前記第4スイッチング素子の中心とを結ぶ線と前記基板の上で交差する請求項3記載の半導体装置。
- (請求項5)
前記第1スイッチング素子は、前記基板に沿った第1方向において前記第3スイッチング素子と重なり、
前記第1スイッチング素子は、前記基板に沿い前記第1方向と交差する第2方向において、前記第4スイッチング素子と重なり、
前記第2スイッチング素子は、前記第1方向において前記第4スイッチング素子と重なり、
前記第2スイッチング素子は、前記第2方向において前記第3スイッチング素子と重なる、請求項1記載の半導体装置。 - 前記第1スイッチング素子の中心と前記第2スイッチング素子の中心とを結ぶ線は、前記第3スイッチング素子の中心と前記第4スイッチング素子の中心とを結ぶ線と前記基板の上で交差する請求項5記載の半導体装置。
- 前記第1回路部は、前記第2回路部と前記基板の上で交差する請求項6記載の半導体装置。
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