JP2015173595A

JP2015173595A - 半導体装置

Info

Publication number: JP2015173595A
Application number: JP2015112635A
Authority: JP
Inventors: 和人高尾; Kazuto Takao; 洋志河野; Hiroshi Kono; 拓雄菊地; Takuo Kikuchi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-06-02
Filing date: 2015-06-02
Publication date: 2015-10-01

Abstract

【課題】寄生インダンクタンスを低減させる。【解決手段】実施形態の半導体装置は、基板と、第１回路部と、第２回路部と、を含む。第１回路部は、第１スイッチング素子と、第２スイッチング素子と、を有する。第２回路部は、第３スイッチング素子と、第４スイッチング素子と、を有する。第１スイッチング素子は、基板に沿った第１方向に第２スイッチング素子及び第３スイッチング素子のうちいずれか一方と並設されるとともに、基板に沿い第１方向と交差する第２方向に第４スイッチング素子と並設される。第２スイッチング素子及び第３スイッチング素子のうちいずれか他方は、第１方向に第４スイッチング素子と並設されるとともに、第２方向に第２スイッチング素子及び第３スイッチング素子のうちいずれか一方と並設される。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

半導体装置の配線は寄生インダクタンスがあり、半導体素子がスイッチングする際に、寄生インダクタンスとスイッチング時の電流変化率（ｄｉ／ｄｔ）との積で表される誘導電圧が発生する。このため、半導体素子には電力変換回路の直流電圧と誘導電圧とが印加されることになる。半導体素子に直流電圧と誘導電圧とを合わせた大きな電圧が半導体素子の絶縁破壊耐圧を超えると、半導体素子の破壊を招く可能性がある。半導体装置においては、寄生インダンクタンスをなるべく低減させることが信頼性を高めるうえで重要である。

特開２００１−２７４３２２号公報

本発明の実施形態は、信頼性を向上できる半導体装置を提供する。

実施形態の半導体装置は、基板と、第１回路部と、第２回路部と、第１コンデンサと、第２コンデンサと、を含む。前記第１回路部は、第１スイッチング素子と、第２スイッチング素子と、を有する。前記第１スイッチング素子は、第１電極と、第２電極と、を有する。前記第２スイッチング素子は、前記第２電極と接続された第３電極と、前記第２電極と接続された第４電極と、を有する。前記第２回路部は、第３スイッチング素子と、第４スイッチング素子と、を有する。前記第３スイッチング素子は、第５電極と、第６電極と、を有する。前記第４スイッチング素子は、前記第６電極と接続された第７電極と、前記第６電極と接続された第８電極と、を有する。前記第１コンデンサは、一端が前記第１電極と電気的に接続され、他端が前記第４電極と電気的に接続される。前記第２コンデンサは、一端が前記第５電極と電気的に接続され、他端が前記第８電極と電気的に接続される。前記第１回路部の回路に流れる少なくとも一部の電流の向きは、前記第２回路部の回路に流れる少なくとも一部の電流の向きと逆である。

第１実施形態に係る半導体装置の平面模式図である。第１実施形態に係る半導体装置の等価回路図である。第１実施形態に係る半導体装置の斜視模式図である。第１実施形態に係る半導体装置の斜視模式図である。第１実施形態に係る半導体装置の断面模式図であり、図（ａ）は、図１のＡ−Ａ線に沿った位置での断面模式図、図（ｂ）は、図１のＢ−Ｂ線に沿った位置での断面模式図である。第１実施形態の第１変形例に係る模式図であり、図（ａ）は、平板導体の平面模式図であり、図（ｂ）は、図（ａ）のＣ−Ｃ線に沿った位置での断面模式図である。第１実施形態の第２変形例に係る等価回路図である。第２実施形態に係る半導体装置の平面模式図である。第２実施形態に係る半導体装置の等価回路図である。第２実施形態に係る半導体装置の斜視模式図である。第２実施形態に係る半導体装置の斜視模式図である。第２実施形態に係る半導体装置の断面模式図であり、図（ａ）は、図８のＡ−Ａ線に沿った位置での断面模式図、図（ｂ）は、図８のＢ−Ｂ線に沿った位置での断面模式図である。第２実施形態に係る模式図であり、図（ａ）は、平板導体の平面模式図であり、図（ｂ）は、図（ａ）のＣ−Ｃ線に沿った位置での断面模式図である。第２実施形態の変形例に係る等価回路図である。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。

（第１実施形態）
図１は、第１実施形態に係る半導体装置の平面模式図である。
図２は、第１実施形態に係る半導体装置の等価回路図である。
図３および図４は、第１実施形態に係る半導体装置の斜視模式図である。
図５は、第１実施形態に係る半導体装置の断面模式図である。
図５（ａ）は、図１に示すＡ−Ａ線に沿った位置での断面模式図を表している。図５（ｂ）は、図１のＢ−Ｂ線に沿った位置での断面模式図を表している。
図１、図２および図４においては、図３に表された平板導体８５〜８８、コンデンサ９０、９１が表されていない。

第１実施形態に係る半導体装置１は、一例としてインバータ回路を含む。半導体装置１は、基板Ｓと、基板Ｓの上に設けられた第１回路部１００と、基板Ｓの上に設けられた第２回路部２００と、を含む。基板Ｓは、基体１１と、基体１１の上に設けられた絶縁基板１０と、を有する。

絶縁基板１０は、第１絶縁基板１０１と、第２絶縁基板１０２とを有する。第１絶縁基板１０１は、第２絶縁基板１０２と基体１０の上で並設される。本実施形態では、説明の便宜上、絶縁基板１０は、第１絶縁基板１０１と第２絶縁基板１０２とを合わせた全体の領域のことを言うものとする。第１回路部１００は、第１絶縁基板１０１の上に設けられる。第２回路部２００は、第２絶縁基板１０２の上に設けられる。絶縁基板１０の平面形状は、例えば矩形状である。絶縁基板１０の４つの辺のうちの１つを辺１０ａ、辺１０ａとは反対側の辺を辺１０ｂとする。

第１回路部１００は、配線パターン２０（第１導体）と、配線パターン２１（第２導体）と、配線パターン２２（第３導体）と、配線パターン２０の上に設けられたスイッチング素子２５（第１スイッチング素子）と、配線パターン２０の上に設けられたダイオード２６（第１ダイオード）と、配線パターン２１の上に設けられたスイッチング素子２７（第２スイッチング素子）と、配線パターン２１の上に設けられたダイオード２８（第２ダイオード）と、を有する。

配線パターン２１は、配線パターン２０の隣に配置されている。配線パターン２２は、配線パターン２１の隣に配置されている。配線パターン２０、配線パターン２１および配線パターン２２は、互いに離間して設けられている。

図２および図５（ａ）に表したように、スイッチング素子２５は、ドレイン電極２５ｄ（第１電極）およびソース電極２５ｓ（第２電極）を有する。ドレイン電極２５ｄは、配線パターン２０に接続される。

配線パターン６０、６２、６４および６６は、絶縁基板１０の上に設けられる。

スイッチング素子２５のソース電極２５ｓは、ソース配線６１を介して配線パターン６０と電気的に接続される。スイッチング素子２５のゲート電極２５ｇは、ゲート配線６３を介して配線パターン６２と電気的に接続される。

スイッチング素子２７のソース電極２７ｓは、ソース配線６５を介して配線パターン６４と電気的に接続される。スイッチング素子２７のゲート電極２７ｇは、ゲート配線６７を介して配線パターン６６と電気的に接続される。

ダイオード２６は、カソード電極２６ｃ（第１カソード電極）およびアノード電極２６ａ（第１アノード電極）を有する。カソード電極２６ｃは、配線パターン２０に接続される。

スイッチング素子２７は、ドレイン電極２７ｄ（第３電極）およびソース電極２７ｓ（第４電極）を有する。ドレイン電極２７ｄは、配線パターン２１に接続される。

ダイオード２８は、カソード電極２８ｃ（第２カソード電極）およびアノード電極２８ａ（第２アノード電極）を有する。カソード電極２８ｃは、配線パターン２１に接続される。

半導体装置１において、スイッチング素子２５のソース電極２５ｓは、配線３０（第１配線）を介して配線パターン２１と電気的に接続される。ダイオード２６のアノード電極２６ａは、配線３１（第２配線）を介して配線パターン２１と電気的に接続される。スイッチング素子２７のソース電極２７ｓは、配線３２（第３配線）を介して配線パターン２２と電気的に接続されている。ダイオード２８のアノード電極２８ａは、配線３３（第４配線）を介して配線パターン２２と電気的に接続されている。

第２回路部２００は、配線パターン４０（第４導体）と、配線パターン４１（第５導体）と、配線パターン４２（第６導体）と、配線パターン４０の上に設けられたスイッチング素子４５（第３スイッチング素子）と、配線パターン４０の上に設けられたダイオード４６（第３ダイオード）と、配線パターン４１の上に設けられたスイッチング素子４７（第４スイッチング素子）と、配線パターン４１の上に設けられたダイオード４８（第４ダイオード）と、を有する。

配線パターン４１は、配線パターン４０の隣に配置されている。配線パターン４２は、配線パターン４１の隣に配置されている。配線パターン４０、配線パターン４１および配線パターン４２は、互いに離間して設けられている。

図２および図５（ｂ）に表したように、スイッチング素子４５は、ドレイン電極４５ｄ（第５電極）およびソース電極４５ｓ（第６電極）を有する。ドレイン電極４５ｄは、配線パターン４０に接続される。

ダイオード４６は、カソード電極４６ｃ（第３カソード電極）およびアノード電極４６ａ（第３アノード電極）を有する。カソード電極４６ｃは、配線パターン４０に接続される。

スイッチング素子４７は、ドレイン電極４７ｄ（第７電極）およびソース電極４７ｓ（第８電極）を有する。ドレイン電極４７ｄは、配線パターン４１に接続される。

ダイオード４８は、カソード電極４８ｃ（第４カソード電極）およびアノード電極４８ａ（第４アノード電極）を有する。カソード電極４８ｃは、配線パターン４１に接続される。

配線パターン７０、７２、７４および７６は、絶縁基板１０の上に設けられる。

スイッチング素子４５のソース電極４５ｓは、ソース配線７１を介して配線パターン７０と電気的に接続される。スイッチング素子４５のゲート電極４５ｇは、ゲート配線７３を介して配線パターン７２と電気的に接続される。

スイッチング素子４７のソース電極４７ｓは、ソース配線７５を介して配線パターン７４と電気的に接続されている。スイッチング素子４７のゲート電極４７ｇは、ゲート配線７７を介して配線パターン７６と電気的に接続されている。

半導体装置１においては、スイッチング素子４５のソース電極２５ｓは、配線５０（第５配線）を介して配線パターン４１と電気的に接続される。ダイオード４６のアノード電極４６ａは、配線５１（第６配線）を介して配線パターン４１と電気的に接続されている。スイッチング素子４７のソース電極４７ｓは、配線５２（第７配線）を介して配線パターン４２と電気的に接続される。ダイオード４８のアノード電極４８ａは、配線５３（第８配線）を介して配線パターン４２と電気的に接続されている。

スイッチング素子２５、２７、４５、４７は、例えば、上下電極構造のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）である。ダイオード２６、２８、４６、４８は、例えば、上下電極構造のＦＷＤ（Free Wheeling Diode）である。

スイッチング素子２５は、絶縁基板１０の辺１０ａの側に配置され、スイッチング素子２７は、絶縁基板１０の辺１０ｂの側に配置されている。スイッチング素子４５は、絶縁基板１０の辺１０ｂの側に配置され、スイッチング素子４７は、絶縁基板１０の辺１０ａの側に配置されている。

ダイオード２６は、絶縁基板１０の辺１０ａの側に配置され、ダイオード２８は、絶縁基板１０の辺１０ａに対向する辺１０ｂの側に配置されている。スイッチング素子４５は、絶縁基板１０の辺１０ｂの側に配置され、スイッチング素子４７は、絶縁基板１０の辺１０ａの側に配置されている。

半導体装置１において、スイッチング素子２５は、基板Ｓに沿った第１方向にスイッチング素子２７と並ぶ。スイッチング素子２５は、基板Ｓに沿い第１方向と交差する第２方向にスイッチング素子４７と並ぶ。スイッチング素子４５は、第１方向にスイッチング素子４７と並ぶ。スイッチング素子４５は、第２方向にスイッチング素子２７と並ぶ。

半導体装置１において、スイッチング素子２５とスイッチング素子２７との間隔は、スイッチング素子４５とスイッチング素子４７との間隔とほぼ等しい。また、スイッチング素子２５とスイッチング素子４７との間隔は、スイッチング素子２７とスイッチング素子４５との間隔とほぼ等しい。

半導体装置１において、スイッチング素子２５の中心からスイッチング素子２７の中心に向かう方向と、スイッチング素子４５の中心からスイッチング素子４７の中心に向かう方向とは、互いに逆である。第１回路部１００における第１絶縁基板１０１上のスイッチング素子、ダイオードおよび配線パターンの配置と、第２回路部２００における第２絶縁基板１０２上のスイッチング素子、ダイオードおよび配線パターンの配置とは、互いに１８０°回転した配置である。絶縁基板１０上のスイッチング素子、ダイオードおよび配線パターンの配置は、基体１１の中心を基準に点対称になっている。

換言すれば、スイッチング素子２５の中心とスイッチング素子４５の中心とを結ぶ線は、スイッチング素子２７の中心とスイッチング素子４７の中心とを結ぶ線と絶縁基板１０の上で交差する。

スイッチング素子２５、２７、４５および４７の少なくとも１つは、例えば、炭化シリコン基板の上に設けられたトランジスタである。

また、第１回路部１００は、配線パターン２０に接続された端子８０（第１端子）と、配線パターン２２に接続された端子８１（第２端子）と、を有する。第１回路部１００は、端子８０に接続された平板導体８５（第１平板導体）と、端子８１に接続された平板導体８６（第２平板導体）と、を有する。平板導体８５は、平板導体８６と電気的に絶縁される。端子８０は、絶縁基板１０の辺１０ａの側に配置される。端子８１は、絶縁基板１０の辺１０ｂの側に配置されている。

第２回路部２００は、配線パターン４０に接続された端子８３（第３端子）と、配線パターン４２に接続された端子８４（第４端子）と、を有する。第２回路部２００は、端子８３に接続された平板導体８７（第３平板導体）と、端子８４に接続された平板導体８８（第４平板導体）と、を有する。平板導体８７は、平板導体８８と電気的に絶縁される。端子８３は、絶縁基板１０の辺１０ｂの側に配置され、端子８４は、絶縁基板１０の辺１０ａの側に配置されている。

平板導体８５は、平板導体８８と基体１１の上で並設される。平板導体８６は、平板導体８７と基体１１の上で並設される。平板導体８５と、平板導体８６との間にはコンデンサ９０（第１コンデンサ）が接続される。平板導体８７と、平板導体８８とは、コンデンサ９１（第２コンデンサ）を介して接続されている。

すなわち、第１回路部１００においては、平板導体８５、コンデンサ９０、および平板導体８６を含む配線ラインは、平板導体８７、コンデンサ９１、および平板導体８８を含む配線ラインと基体１０上で並設される。

半導体装置１において、第１回路部１００は、第２回路部２００と基体１１の上で並設される。また、半導体装置１において、配線パターン２０および配線パターン４０には、例えば正電位（第１極性の電位）が印加される。配線パターン２２および配線パターン４２には、例えば負電位（第２極性の電位）が印加される。

半導体装置１においては、基体１１と、第１回路部１００および第２回路部２００と、が樹脂ケースによって取り囲まれてもよい（不図示）。この場合、端子８０のうち貫通孔８０ｈが設けられた部分、端子８１のうち貫通孔８１ｈが設けられた部分、端子８３のうち貫通孔８３ｈが設けられた部分、および端子８４のうち貫通孔８４ｈが設けられた部分は、樹脂ケースから露出する。半導体装置１は、これらの貫通孔８０ｈ〜８４ｈを用いて、外部配線とネジ止めされてもよい（不図示）。

次に、半導体装置１の動作について説明する。
半導体装置１では、外部配線から、端子８０、８３に正電位が印加され、端子８１、８４に負電位が印加されると、配線パターン２０および配線パターン４０に正電位が印加され、配線パターン２２および配線パターン４２に負電位が印加される。そして、スイッチング素子２５、２７、４５および４７のそれぞれの動作によって、配線パターン２１と配線パターン４１との間に交流電圧が発生する。換言すれば、端子８０、８３と端子８１、８４とは直流電圧の入力端子であるのに対し、配線パターン２１、４１は交流電圧の出力端子になる。

半導体装置１に、これらの正負の電位を印加したときには、第１回路部１００の回路に流れる少なくとも一部の電流Ｉ_１００の向きと、第２回路部２００の回路に流れる少なくとも一部の電流Ｉ_２００の向きとが、互いに逆になる（図２）。すなわち、隣り合う第１回路部１００と第２回路部２００とにおいて、それぞれの回路に流れる電流の向きが互いに逆になる。

つまり、端子８０→配線パターン２０→スイッチング素子２５→配線３０→配線パターン２１→スイッチング素子２７→配線３２→配線パターン２２→端子８１という第１経路に流れる電流の方向は、端子８３→配線パターン４０→スイッチング素子４５→配線５０→配線パターン４１→スイッチング素子４７→配線５２→配線パターン４２→端子８４という第２経路に流れる電流の方向と異なる。

例えば、端子８０に流れる電流の方向は、端子８３に流れる電流の方向とは逆である。配線パターン２０に流れる電流の方向は、配線パターン４０に流れる電流の方向とは逆である。配線３０に流れる電流の方向は、配線５０に流れる電流の方向とは逆である。配線パターン２１に流れる電流の方向は、配線パターン４１に流れる電流の方向とは逆である。配線３２に流れる電流の方向は、配線５２に流れる電流の方向とは逆である。配線パターン２２に流れる電流の方向は、配線パターン４２に流れる電流の方向とは逆である。端子８１に流れる電流の方向は、端子８４に流れる電流の方向とは逆である。

また、平板導体８５→コンデンサ９０→平板導体８６という経路に流れる電流の方向と、平板導体８７→コンデンサ９１→平板導体８８という経路に流れる電流の方向とは、互いに逆である。

従って、第１回路部１００において発生する磁束の方向と、第２回路部２００において発生する磁束の方向と、は互いに逆になる。これにより、第１回路部１００において発生する磁束と、第２回路部２００において発生する磁束と、が互いに打ち消し合うように作用する。

また、半導体装置１においては、平板導体８５、コンデンサ９０、および平板導体８６を含む構造体は、平板導体８７、コンデンサ９１、および平板導体８８を含む構造体と基体１の上で並設される。これらの構造体のそれぞれにおいて発生する磁束の方向は互いに逆である。従って、これらの構造体で発生する磁束は互いに効率よく打ち消し合うように作用する。

これにより、半導体装置１の内部の寄生インダクタンスは低減する。従って、半導体装置１の内部に発生する誘導電圧が低減する。さらに、スイッチング素子、ダイオード等の素子に絶縁破壊耐圧を超える電圧が印加され難くなる。その結果、半導体装置１では素子破壊が起き難くなる。また、半導体装置１においては、第１回路部１００の内部に流れる電流と、第２回路部２００の内部に流れる電流とが互いにつり合っている。

また、半導体装置１においては、絶縁基板１０の上に、第１回路部１００と、第２回路部とが設けられる。このため、絶縁基板１０の裏側（回路が設けられていない面側）に電流が流れることはない。

このように、半導体装置１では、寄生インダクタンスの低減化がなされ、回路部間に流れる電流が均衡した信頼性の高い半導体装置が実現する。

（第１実施形態の第１変形例）
図６は、第１実施形態の第１変形例に係る模式図である。
図６（ａ）は、平板導体の平面模式図を表している。図６（ｂ）は、図（ａ）のＣ−Ｃ線に沿った位置での断面模式図を表している。

第１実施形態の第１変形例においては、絶縁基板１０の上面に対して垂直な方向に平板導体を見た場合、平板導体８５の一部は、平板導体８８の一部と重なっている。また、絶縁基板１０の上面に対して垂直な方向に平板導体を見た場合、平板導体８６の一部は、平板導体８７の一部と重なっている。すなわち、平板導体８５、コンデンサ９０、および平板導体８６を含む構造体の平面の一部と、平板導体８７、コンデンサ９１、および平板導体８８を含む構造体の平面の一部とが、互いに重なっている。

これにより、これらの構造体で発生する磁束がさらに効率よく相殺される。これにより、半導体装置１の内部の寄生インダクタンスがさらに低減する。その結果、より信頼性の高い半導体装置が実現する。

（第１実施形態の第２変形例）
図７は、第１実施形態の第２変形例に係る等価回路図である。

第１回路部１００の個数と、第２回路部の個数と、はそれぞれが１個であるとは限らない。第１実施形態の第２変形例において、半導体装置は、複数の回路ユニット１ｕを含む。１つの回路ユニット１ｕは、絶縁基板１０の上に設けられた１つの第１回路部１００および１つの第２回路部２００を含む。

複数の回路ユニット１ｕのそれぞれにおいては、第１回路部１００に流れる電流の方向と、第２回路部２００に流れる電流の方向と、が互いに逆になる。第１実施形態の第２変形例では、複数の回路ユニット１ｕは並列に接続される。例えば、外部配線、端子を経由して、複数の回路ユニット１ｕのそれぞれの配線パターン２０および配線パターン４０に正電位を印加し、複数の回路ユニット１ｕのそれぞれの配線パターン２２および配線パターン４２に負電位を印加する。このような並列接続を図ることにより、半導体装置の寄生インダクタンスが低減する。

（第２実施形態）
図８は、第２実施形態に係る半導体装置の平面模式図である。
図９は、第２実施形態に係る半導体装置の等価回路図である。
図１０および図１１は、第２実施形態に係る半導体装置の斜視模式図である。
図１２は、第２実施形態に係る半導体装置の断面模式図である。
図１２（ａ）は、図８のＡ−Ａ線に沿った位置での断面模式図を表している。図１２（ｂ）は、図８のＢ−Ｂ線に沿った位置での断面模式図を表している。
図８、図９および図１１においては、図１０に表された平板導体８５〜８８、コンデンサ９０、９１が表されていない。

第２実施形態に係る半導体装置２は、一例としてインバータ回路を含む。半導体装置２は、絶縁基板１０の上に設けられた第１回路部１００と、絶縁基板１０の上に設けられた第２回路部２００と、を有する。第１回路部１００の一部は、第２回路部２００の一部と交差している。絶縁基板１０は、基体１１の上に設けられている。絶縁基板１０の平面形状は、矩形状である。

第１回路部１００は、配線パターン２０と、配線パターン２１、配線パターン２２と、配線パターン２０の上に設けられたスイッチング素子２５と、配線パターン２０の上に設けられたダイオード２６と、配線パターン２１の上に設けられたスイッチング素子２７と、配線パターン２１の上に設けられたダイオード２８と、を有する。

配線パターン２１は、配線パターン４１の隣に配置されている。配線パターン２２は、配線パターン２１の隣に配置されている。配線パターン２０、配線パターン２１および配線パターン２２は、互いに離間して設けられている。

図９、図１２（ａ）および（ｂ）に表したように、スイッチング素子２５のドレイン電極２５ｄは、配線パターン２０に接続される。ダイオード２６のカソード電極２６ｃは、配線パターン２０に接続される。スイッチング素子２７のドレイン電極２７ｄは、配線パターン２１に接続される。ダイオード２８のカソード電極２８ｃは、配線パターン２１に接続される。

半導体装置２において、スイッチング素子２５のソース電極２５ｓは、配線３０を介して配線パターン７８と電気的に接続される。配線パターン７８は、配線９２を介して配線パターン２１と電気的に接続される。配線３０、配線パターン７８、および配線９２を１つの配線とみなすと、スイッチング素子２５のソース電極２５ｓは、配線を介して配線パターン２１と電気的に接続される。

ダイオード２６のアノード電極２６ａは、配線３１を介して配線パターン７８と電気的に接続されている。配線３１、配線パターン７８、および配線９２を１つの配線とみなすと、ダイオード２６のアノード電極２６ａは、配線を介して配線パターン２１と電気的に接続される。

スイッチング素子２７のソース電極２７ｓは、配線３２を介して配線パターン２２と電気的に接続される。ダイオード２８のアノード電極２８ａは、配線３３を介して配線パターン２２と電気的に接続される。

第２回路部２００は、配線パターン４０と、配線パターン４１と、配線パターン４２と、配線パターン４０の上に設けられたスイッチング素子４５と、配線パターン４０の上に設けられたダイオード４６と、配線パターン４１の上に設けられたスイッチング素子４７と、配線パターン４１の上に設けられたダイオード４８と、を有する。

図９、図１２（ａ）および（ｂ）に表したように、スイッチング素子４５のドレイン電極４５ｄは、配線パターン４０に接続される。ダイオード４６のカソード電極４６ｃは、配線パターン４０に接続される。スイッチング素子４７のドレイン電極４７ｄは、配線パターン４１に接続される。ダイオード４８のカソード電極４８ｃは、配線パターン４１に接続される。

半導体装置２において、スイッチング素子４５のソース電極２５ｓは、配線５０を介して配線パターン７９と電気的に接続される。配線パターン７９は、配線９３を介して配線パターン４１と電気的に接続される。配線５０、配線パターン７９、および配線９３を１つの配線とみなすと、スイッチング素子４５のソース電極２５ｓは、配線を介して配線パターン４１と電気的に接続される。

ダイオード４６のアノード電極４６ａは、配線５１を介して配線パターン７９と電気的に接続されている。配線５２、配線パターン７９、および配線９３を１つの配線とみなすと、ダイオード４６のアノード電極４６ａは、配線を介して配線パターン４１と電気的に接続される。

スイッチング素子４７のソース電極４７ｓは、配線５２を介して配線パターン４２と電気的に接続されている。ダイオード４８のアノード電極４８ａは、配線５３を介して配線パターン４２と電気的に接続される。

配線パターン６０、６２、６４、６６、７０、７２、７４および７６は、絶縁基板１０の上に設けられる。

スイッチング素子４７のソース電極４７ｓは、ソース配線７５を介して配線パターン７４と電気的に接続される。スイッチング素子４７のゲート電極４７ｇは、ゲート配線７７を介して配線パターン７６電気的に接続される。

半導体装置１において、スイッチング素子２５は、基板Ｓに沿った第１方向にスイッチング素子４５と並ぶ。スイッチング素子２５は、基板Ｓに沿い第１方向と交差する第２方向にスイッチング素子４７と並ぶ。スイッチング素子２７は、第１方向にスイッチング素子４７と並ぶ。スイッチング素子２７は、第２方向にスイッチング素子４５と並ぶ。

半導体装置２において、スイッチング素子２５とスイッチング素子４５との間隔は、スイッチング素子２７とスイッチング素子４７との間隔とほぼ等しい。また、スイッチング素子２５とスイッチング素子４７との間隔は、スイッチング素子２７とスイッチング素子４５との間隔とほぼ等しい。

半導体装置２において、スイッチング素子２５の中心とスイッチング素子２７の中心とを結ぶ線は、スイッチング素子４５の中心とスイッチング素子４７の中心とを結ぶ線と絶縁基板１０の上で交差する。

また、第１回路部１００は、配線パターン２０に接続された端子８０と、配線パターン２２に接続された端子８１と、を有する。第１回路部１００は、端子８０に接続された平板導体８５と、端子８１に接続された平板導体８６と、を有する。平板導体８５は、平板導体８６と電気的に絶縁される。端子８０は、絶縁基板１０の辺１０ａの側に配置され、端子８１は、絶縁基板１０の辺１０ｂの側に配置されている。

第２回路部２００は、配線パターン４０に接続された端子８３と、配線パターン４２に接続された端子８４と、を有する。第２回路部２００は、端子８３に接続された平板導体８７と、端子８４に接続された平板導体８８と、を有する。平板導体８７は、平板導体８８と電気的に絶縁される。端子８３は、絶縁基板１０の辺１０ｂの側に配置され、端子８４は、絶縁基板１０の辺１０ａの側に配置されている。

図１３は、第２実施形態に係る模式図である。
図１３（ａ）は、平板導体の平面模式図を表している。図１３（ｂ）は、図１３（ａ）のＣ−Ｃ線に沿った位置での断面模式図を表している。

第２実施形態において、貫通孔８５付近の平板導体８５の一部は、貫通孔８８ｈ付近の平板導体８８の一部と基体１１の上で並設される。それ以外において、平板導体８５の一部は、平板導体８８の一部と重なっている。また、貫通孔８６ｈ付近の平板導体８６の一部は、貫通孔８７ｈ付近の平板導体８７の一部と基体１１の上で並設される。それ以外において、平板導体８６の一部は、平板導体８７の一部と重なっている。また、平板導体８５は、コンデンサ９０を介して平板導体８６と接続される。平板導体８７は、コンデンサ９１を介して平板導体８８と接続される。

すなわち、平板導体８５、コンデンサ９０、および平板導体８６を含む構造体の一部は、平板導体８７、コンデンサ９１、および平板導体８８を含む構造体の一部と交差する。

半導体装置２において、第１回路部１００は、第２回路部２００と交差する。また、半導体装置２において、配線パターン２０および配線パターン４０には、例えば正電位が印加される。配線パターン２２および配線パターン４２には、例えば負電位が印加される。

次に、半導体装置２の動作について説明する。
例えば、半導体装置２では、外部配線から、端子８０、８３に正電位が印加され、端子８１、８４に負電位が印加されると、配線パターン２０および配線パターン４０に正電位が印加され、配線パターン２２および配線パターン４２に負電位が印加される。そして、スイッチング素子２５、２７、４５および４７のそれぞれの動作によって、配線パターン２１と配線パターン４１との間に交流電圧が発生する。

半導体装置２に、これらの正負の電位を印加したときには、第１回路部１００の回路に流れる少なくとも一部の電流Ｉ_１００の向きと、第２回路部２００の回路に流れる少なくとも一部の電流Ｉ_２００の向きとが、互いに逆になる（図９）。すなわち、互いに交差する第１回路部１００と第２回路部２００とにおいて、それぞれの回路に流れる電流の向きが互いに逆になる。

つまり、端子８０→配線パターン２０→スイッチング素子２５→配線３０→配線パターン７８→配線９２→配線パターン２１→スイッチング素子２７→配線３２→配線パターン２２→端子８１という経路に流れる電流の方向は、端子８３→配線パターン４０→スイッチング素子４５→配線５０→配線パターン７９→配線９３→配線パターン４１→スイッチング素子４７→配線５２→配線パターン４２→端子８４という経路に流れる電流の方向と異なる。

例えば、端子８０に流れる電流の方向は、端子８３に流れる電流の方向とは逆である。配線パターン２０に流れる電流の方向は、配線パターン４０に流れる電流の方向とは逆である。配線パターン２２に流れる電流の方向は、配線パターン４２に流れる電流の方向とは逆である。端子８１に流れる電流の方向は、端子８４に流れる電流の方向とは逆である。

また、半導体装置２においては、平板導体８５、コンデンサ９０、および平板導体８６を含む構造体の一部は、平板導体８７、コンデンサ９１、および平板導体８８を含む構造体の一部と重なる。これらの構造体のそれぞれにおいて発生する磁束の方向は互いに逆である。従って、これらの構造体で発生する磁束は互いに効率よく打ち消し合うように作用する。

これにより、半導体装置２の内部の寄生インダクタンスは低減する。従って、半導体装置２の内部に発生する誘導電圧が低減する。さらに、スイッチング素子、ダイオード等の素子に絶縁破壊耐圧を超える電圧が印加され難くなる。その結果、半導体装置２では素子破壊が起き難くなる。また、半導体装置２においては、第１回路部１００の内部に流れる電流と、第２回路部２００の内部に流れる電流とが互いにつり合っている。

また、半導体装置２においては、絶縁基板１０の上に、第１回路部１００と、第２回路部とが設けられる。このため、絶縁基板１０の裏側に電流が流れることはない。

このように、半導体装置２では、寄生インダクタンスの低減化がなされ、回路部間に流れる電流が均衡した信頼性の高い半導体装置が実現する。

（第２実施形態の変形例）
図１４は、第２実施形態の変形例に係る等価回路図である。

第１回路部１００の個数と、第２回路部の個数と、はそれぞれが１個であるとは限らない。第２実施形態の変形例において、半導体装置は、複数の回路ユニット２ｕを含む。１つの回路ユニット２ｕは、絶縁基板１０の上に設けられた１つの第１回路部１００および１つの第２回路部２００を含む。

複数の回路ユニット２ｕのそれぞれにおいては、第１回路部１００に流れる電流の方向と、第２回路部２００に流れる電流の方向と、が互いに逆になる。この変形例では、複数の回路ユニット２ｕは並列に接続される。例えば、外部配線、端子を経由して、複数の回路ユニット２ｕのそれぞれの配線パターン２０および配線パターン４０に正電位を印加し、複数の回路ユニット２ｕのそれぞれの配線パターン２２および配線パターン４２に負電位を印加する。このような並列接続を図ることにより、半導体装置の寄生インダクタンスが低減する。

以上説明したように、実施形態に係る半導体装置によれば、高い信頼性を得ることができる。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２…半導体装置、１ｕ，２ｕ…回路ユニット、１０…絶縁基板、１１…基体、２０，２１，２２…配線パターン、２５，２７，４５，４７…スイッチング素子、２５ｄ，２７ｄ，４５ｄ，４７ｄ…ドレイン電極、２５ｇ，２７ｇ，４５ｇ，４７ｇ…ゲート電極、２５ｓ，２７ｓ，４５ｓ，４７ｓ，６１…ソース配線、２６，２８，４６，４８…ダイオード、２６ａ，２８ａ，４６ａ，４８ａ…アノード電極、２６ｃ，２８ｃ，４６ｃ，４８ｃ…カソード電極、３０，３１，３２，３３，５０，５１，５２，５３…配線、４０，４１，４２，６０，６２，６４，６６，７０，７２，７４，７６，７８，７９…配線パターン、６３，６７，７３，７７…ゲート配線、６５，７１，７５…ソース配線、８０，８１，８３，８４…端子、８０ｈ，８１ｈ，８３ｈ，８４ｈ…貫通孔、８５，８６，８７，８８…平板導体、９０，９１…コンデンサ、９２，９３…配線、１００，２００…回路部、１０１…第１絶縁基板、１０２…第２絶縁基板

Claims

基板と、
第１電極及び第２電極を有する第１スイッチング素子と、前記第２電極と接続された第３電極及び前記第２電極と接続された第４電極を有する第２スイッチング素子と、を有し、前記基板の上に設けられた第１回路部と、
第５電極及び第６電極を有する第３スイッチング素子と、前記第６電極と接続された第７電極及び前記第６電極と接続された第８電極を有する第４スイッチング素子と、を有し、前記基板の上に設けられた第２回路部と、
一端が前記第１電極と電気的に接続され、他端が前記第４電極と電気的に接続された第１コンデンサと、
一端が前記第５電極と電気的に接続され、他端が前記第８電極と電気的に接続された第２コンデンサと、
を備え、
前記第１回路部に流れる少なくとも一部の電流の向きは、前記第２回路部に流れる少なくとも一部の電流の向きと逆である半導体装置。
前記第１回路部の少なくとも一部は、前記基板に沿った第１方向において前記第２回路部の少なくとも一部と重なる、請求項１記載の半導体装置。
前記第１スイッチング素子は、前記第１方向において前記第４スイッチング素子と重なり、
前記第１スイッチング素子は、前記基板に沿い前記第１方向と交差する第２方向において、前記第２スイッチング素子と重なり、
前記第３スイッチング素子は、前記第１方向において前記第４スイッチング素子と重なり、
前記第３スイッチング素子は、前記第２方向において前記第２スイッチング素子と重なる、請求項２記載の半導体装置。
前記第１スイッチング素子の中心と前記第３スイッチング素子の中心とを結ぶ線は、前記第２スイッチング素子の中心と前記第４スイッチング素子の中心とを結ぶ線と前記基板の上で交差する請求項３記載の半導体装置。
前記第１スイッチング素子は、第１方向において前記第４スイッチング素子と重なり、
前記第１スイッチング素子は、前記基板に沿い前記第１方向と交差する第２方向において、前記第３スイッチング素子と重なり、
前記第２スイッチング素子は、前記第２方向において前記第４スイッチング素子と重なり、
前記第２スイッチング素子は、前記第１方向において前記第３スイッチング素子と重なる、請求項１記載の半導体装置。
前記第１スイッチング素子の中心と前記第２スイッチング素子の中心とを結ぶ線は、前記第３スイッチング素子の中心と前記第４スイッチング素子の中心とを結ぶ線と前記基板の上で交差する請求項５記載の半導体装置。
前記第１回路部は、前記第２回路部と前記基板の上で交差する請求項６記載の半導体装置。