JP2023128114A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2023128114A
JP2023128114A JP2022032233A JP2022032233A JP2023128114A JP 2023128114 A JP2023128114 A JP 2023128114A JP 2022032233 A JP2022032233 A JP 2022032233A JP 2022032233 A JP2022032233 A JP 2022032233A JP 2023128114 A JP2023128114 A JP 2023128114A
Authority
JP
Japan
Prior art keywords
conductive member
front surface
flat plate
wiring
portions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022032233A
Other languages
English (en)
Inventor
宗太 山口
Sota Yamaguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2022032233A priority Critical patent/JP2023128114A/ja
Priority to US18/159,500 priority patent/US20230282563A1/en
Publication of JP2023128114A publication Critical patent/JP2023128114A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/41—Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32155—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】配線抵抗の増加を抑制する。【解決手段】回路パターン３２，３１の配線部分は導電部材６０がそれぞれ配置されている。配線部分を通電する電流は導電部材６０も通電する。このため、配線部分の配線抵抗が低減すると共に損失も低減し、ジュール熱による発熱を低減することができる。すなわち、発熱が生じるおそれがある回路パターン３２，３１の付近に半導体チップ４０ｂ，４０ｄを配置することが可能となり、半導体チップ４０ｂ，４０ｄの配置の自由度が向上する。また、回路パターン３１～３６の体積を縮小することで、配線抵抗が向上する領域が生じても、そのような領域に導電部材６０を設けることで発熱を低減することが可能となる。このため、半導体モジュールの信頼性を維持して小型化を図ることができる。【選択図】図３

Description

本発明は、半導体装置に関する。
半導体装置は、パワーデバイスを含み、電力変換装置として利用されている。パワーデバイスは、半導体チップを含む。半導体チップは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。このような半導体装置は、少なくとも、半導体チップと当該半導体チップが配置される絶縁回路基板とを含んでいる。この際、半導体チップは絶縁回路基板に含まれる回路パターンに接合部材（例えば、はんだ）を介して接合される。
また、半導体装置は、小型化が図られている。半導体装置の小型化を実現するためには、例えば、半導体装置に含まれる絶縁回路基板を縮小することを要する。絶縁回路基板の縮小には、回路パターンの面積も縮小することを要する。
国際公開第２０１９／２３５０９７号
しかし、回路パターンの面積を縮小すると、回路パターンを導通する電流に対する配線抵抗が増加してしまう。また、配線抵抗が増加するとその部分にジュール熱が発する。発熱した部分の近くに半導体チップが配置されていると、当該半導体チップの温度が上昇し、故障してしまうおそれがある。
または、絶縁回路基板上に配置する半導体チップの個数を増加させるには、回路パターンに十分な面積を要する。また、半導体チップの個数を増加すると、半導体チップ全体から出力され、また、入力される電流が増加する。この場合、回路パターンが十分な面積を確保できない場合には、回路パターンを導通する電流に対する配線抵抗が増加してしまうおそれがある。この場合も配線抵抗の増加箇所の発熱により上記と同様に故障の原因となってしまう。
本発明はこのような点に鑑みてなされたものであり、配線抵抗の増加が抑制された半導体装置を提供することを目的とする。
本発明の一観点によれば、裏面に第１主電極を、おもて面に第２主電極をそれぞれ備える半導体チップと、前記第１主電極または前記第２主電極の少なくとも一方に電気的に接続されて、おもて面に導電部材が配置される配線層と、を含む半導体装置を提供する。
上記構成の半導体装置は、配線抵抗の増加を抑制して、故障の発生を防止することができ、信頼性の低下を防止する。
第１の実施の形態の半導体モジュールの平面図である。 第１の実施の形態の半導体モジュールに含まれる絶縁回路基板の平面図である。 第１の実施の形態の半導体モジュールの断面図（その１）である。 第１の実施の形態の半導体モジュールの断面図（その２）である。 第１の実施の形態（変形例１－１）の半導体モジュールの要部断面図（その１）である。 第１の実施の形態（変形例１－１）の半導体モジュールの要部断面図（その２）である。 第１の実施の形態（変形例１－２）の半導体モジュールの要部断面図である。 第１の実施の形態（変形例１－３）の半導体モジュールの要部断面図である。 第２の実施の形態の半導体モジュールの要部断面図（その１）である。 第２の実施の形態の半導体モジュールの要部断面図（その２）である。 第２の実施の形態（変形例２－１）の半導体モジュールの要部断面図（その１）である。 第２の実施の形態（変形例２－１）の半導体モジュールの要部断面図（その２）である。 第２の実施の形態（変形例２－２）の半導体モジュールの要部断面図である。
以下、図面を参照して、実施の形態について説明する。なお、以下の説明において、「おもて面」及び「上面」とは、図の半導体装置において、上側（＋Ｚ方向）を向いたＸ－Ｙ面を表す。同様に、「上」とは、図の半導体モジュール１において、上側（＋Ｚ方向）の方向を表す。「裏面」及び「下面」とは、図の半導体モジュール１において、下側（－Ｚ方向）を向いたＸ－Ｙ面を表す。同様に、「下」とは、図の半導体モジュール１において、下側（－Ｚ方向）の方向を表す。必要に応じて他の図面でも同様の方向性を意味する。「高位」とは、図の半導体モジュール１において、上側（＋Ｚ側）の位置を表す。同様に、「低位」とは、図の半導体モジュール１において、下側（－Ｚ側）の位置を表す。「おもて面」、「上面」、「上」、「裏面」、「下面」、「下」、「側面」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。また、以下の説明において「主成分」とは、８０ｖｏｌ％以上含む場合を表す。略直角並びに略鉛直方向とは、２つの対象物の成す角度が、８５°以上、９５°以下の範囲とする。
［第１の実施の形態］
第１の実施の形態の半導体モジュールについて、図１～図４を用いて説明する。図１は、第１の実施の形態の半導体モジュールの平面図であり、図２は、第１の実施の形態の半導体モジュールに含まれる絶縁回路基板の平面図である。図３及び図４は、第１の実施の形態の半導体モジュールの断面図である。なお、図１の半導体モジュール１は封止部材９の記載を省略している。図３は、図１の一点鎖線Ｙ－Ｙにおける断面図である。図４は、図１の一点鎖線Ｘ－Ｘにおける断面図である。
第１の実施の形態の半導体装置は、インバータ回路を構成する等価回路を含んでいる。このような半導体装置は、単一の半導体モジュール１を複数含んでいる。例えば、半導体装置は、半導体モジュール１をＵ相、Ｖ相、Ｗ相の順にＸ方向に３つ並んで配置される。
このような半導体モジュール１は、半導体ユニット１０と半導体ユニット１０が配置されたベース基板８とベース基板８上に配置され、半導体ユニット１０を収納するケース２とを含んでいる。さらに、半導体モジュール１は、ケース２内に充填されて半導体ユニット１０を封止する封止部材９を備える。
ケース２は、外枠３と出力端子５と正極端子６と負極端子７とを含んでいる。外枠３は、平面視で略矩形状を成しており、一対の長辺３ａ，３ｃと一対の短辺３ｂ，３ｄとを備えている。外枠３は、一対の長辺３ａ，３ｃと一対の短辺３ｂ，３ｄとに四方が囲まれた、収納部３ｅを備えている。収納部３ｅには、半導体ユニット１０が収納されて、封止部材９により封止されている。
出力端子５は、外枠３の短辺３ｂに配置されている。出力端子５は、平面視でＵ字状を成している。すなわち、出力端子５は、二股に分かれてその先に内部接合部５ａ，５ｂを含んでいる。出力端子５の内部接合部５ａ，５ｂは、回路パターン３４，３３に直接接続されている。
入力端子である正極端子６及び負極端子７は、出力端子５に対して収納部３ｅを挟んで短辺３ｄに配置されている。正極端子６は、平面視でＵ字状を成している。すなわち、正極端子６は、二股に分かれてその先に内部接合部６ａ，６ｂを含んでいる。正極端子６の内部接合部６ａ，６ｂは、回路パターン３２，３１に直接接続されている。負極端子７は、平面視でＵ字状を成している。すなわち、負極端子７は、二股に分かれてその先に内部接合部７ａ，７ｂを含んでいる。負極端子７の内部接合部７ａ，７ｂは、回路パターン３６，３５に直接接続されている。
内部接合部５ａ，６ａ，７ａ，５ｂ，６ｂ，７ｂは、回路パターン３１～３６に対して、接合部材により、または、超音波接合により接合されてよい。接合部材は、はんだ、または、焼結材が用いられる。はんだは、鉛フリーはんだが用いられる。鉛フリーはんだは、例えば、錫、銀、銅、亜鉛、アンチモン、インジウム、ビスマスの少なくとも２つを含む合金を主成分とする。さらに、はんだには、添加物が含まれてもよい。添加物は、例えば、ニッケル、ゲルマニウム、コバルトまたはシリコンである。はんだは、添加物が含まれることで、濡れ性、光沢、結合強度が向上し、信頼性の向上を図ることができる。焼結材は、例えば、銀、銅または少なくともこれらを１つ含む合金を含む金属材料が用いられる。
なお、内部接合部５ａ，６ａ，７ａ，５ｂ，６ｂ，７ｂがこのように接合されることで、出力端子５と正極端子６と負極端子７とは、収納部３ｅに収納されている半導体ユニット１０の半導体チップ４０ａ，４０ｂ，４０ｃ，４０ｄと電気的に接続されている。具体的には、正極端子６（内部接合部６ａ，６ｂ）は、回路パターン３２，３１を経由して、半導体チップ４０ｃ，４０ａの入力電極にそれぞれ電気的に接続されている。
負極端子７（内部接合部７ａ，７ｂ）は、回路パターン３６，３５及びリードフレーム５０ｄ，５０ｂを経由して、半導体チップ４０ｄ，４０ｂの出力電極にそれぞれ電気的に接続されている。
出力端子５（内部接合部５ａ，５ｂ）は、回路パターン３４，３３を経由して、半導体チップ４０ｄ，４０ｂの入力電極にそれぞれ電気的に接続されている。また、出力端子５（内部接合部５ａ，５ｂ）は、回路パターン３４，３３及びリードフレーム５０ｃ，５０ａを経由して、半導体チップ４０ｃ，４０ａの出力電極にそれぞれ電気的に接続されている。
なお、出力端子５と正極端子６と負極端子７とは、導電性に優れた材質により構成されている。このような材質として、例えば、銅、アルミニウム、または、少なくともこれらの１種を含む合金が挙げられる。出力端子５と正極端子６と負極端子７との表面には、耐食性を向上させるために、めっき処理を行ってもよい。この場合のめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。
封止部材９は、収納部３ｅ内に配置された半導体ユニット１０を封止する。封止部材９は、熱硬化性樹脂であってよい。熱硬化性樹脂は、例えば、エポキシ樹脂、フェノール樹脂、マレイミド樹脂、ポリエステル樹脂である。好ましくは、エポキシ樹脂である。さらに、封止部材９は、フィラーが添加されていてもよい。フィラーは、絶縁性で高熱伝導を有するセラミックスである。このようなフィラーは、例えば、酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウムである。フィラー含有量は、封止部材９の全体に対して１０体積％以上、７０体積％以下である。
ベース基板８は、平板状であり平面視で長方形状を成している。また、ベース基板８は、平面視でケース２（外枠３）の収納部３ｅを裏面から覆っていてよい。このようなベース基板８は、熱伝導性に優れた金属により構成されている。このような材質として、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの１種を含む合金が挙げられる。このような合金の例として、アルミニウム－窒化珪素（Ａｌ－ＳｉＣ）またはマグネシウム－窒化珪素（Ｍｇ－ＳｉＣ）等の金属複合材が挙げられる。ベース基板８の表面に、耐食性を向上させるために、例えば、めっき材によりめっき処理を行ってもよい。この際のめっき材は、例えば、ニッケル、ニッケル合金である。
さらに、ベース基板８の裏面には冷却ユニット（図示を省略）を取り付けることができる。この場合の冷却ユニットは、例えば、熱伝導性に優れた金属により構成される。金属は、アルミニウム、鉄、銀、銅、または、少なくともこれらの１種を含む合金等である。また、冷却ユニットは、１以上のフィンを備えるヒートシンクまたは水冷ジャケット等である。また、ベース基板８は、このような冷却ユニットと一体化されてもよい。
半導体ユニット１０は、絶縁回路基板２０と半導体チップ４０ａ～４０ｄとリードフレーム５０ａ～５０ｄとを含んでいる。絶縁回路基板２０は、平面視で矩形状である。絶縁回路基板２０は、絶縁板２１と、絶縁板２１のおもて面に形成された配線層と、絶縁板２１の裏面に形成された金属板２２と、を有している。配線層は、例えば、複数の回路パターン３１～３６，３７ａ～３７ｃである。複数の回路パターン３１～３６，３７ａ～３７ｃ及び金属板２２の外形は、平面視で、絶縁板２１の外形より小さく、絶縁板２１の内側に形成されている。なお、複数の回路パターン３１～３６，３７ａ～３７ｃの形状、個数、大きさは一例である。
絶縁板２１は、平面視で矩形状を成す。また、絶縁板２１は、角部が面取りされていてもよい。例えば、Ｃ面取りあるいはＲ面取りであってよい。絶縁板２１は、外周辺である長辺２１ａ、短辺２１ｂ、長辺２１ｃ、短辺２１ｄにより四方が囲まれている。また、絶縁板２１は、角部２１ｅ，２１ｆ，２１ｇ，２１ｈを含んでいる。角部２１ｅは長辺２１ａ及び短辺２１ｂで構成される。角部２１ｆは、短辺２１ｂ及び長辺２１ｃで構成される。角部２１ｇは長辺２１ｃ及び短辺２１ｄで構成される。角部２１ｈは短辺２１ｄ及び長辺２１ａで構成される。このような絶縁板２１は、熱伝導性のよいセラミックスにより構成されている。セラミックスは、例えば、酸化アルミニウム、窒化アルミニウム、または、窒化珪素を主成分とする材料により構成されている。また、絶縁板２１の厚さは、０．２ｍｍ以上、２．０ｍｍ以下である。
金属板２２は、平面視で矩形状を成す。また、角部が、例えば、Ｃ面取りあるいはＲ面取りされていてもよい。金属板２２は、絶縁板２１のサイズより小さく、絶縁板２１の縁部を除いた裏面全面に形成されている。金属板２２は、熱伝導性に優れた金属を主成分として構成されている。金属は、例えば、銅、アルミニウムまたは、少なくともこれらの一種を含む合金である。また、金属板２２の厚さは、０．１ｍｍ以上、２．０ｍｍ以下である。金属板の耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。
回路パターン３１～３６，３７ａ～３７ｃは、絶縁板２１の縁部を除いた全面にわたって形成されている。好ましくは、平面視で、回路パターン３１～３６，３７ａ～３７ｃの絶縁板２１の外周に面する端部は、金属板２２の絶縁板２１の外周側の端部と重畳する。このため、絶縁回路基板２０は、絶縁板２１の裏面の金属板２２との応力バランスが維持される。絶縁板２１の過度な反り、割れ等の損傷が抑制される。なお、回路パターン３１に示されている破線の領域は、２つの半導体チップ４０ａのチップ領域３１ａ１をそれぞれ表している。回路パターン３２に示されている破線の領域は、２つの半導体チップ４０ｃのチップ領域３２ａ１をそれぞれ表している。また、回路パターン３１～３６，３７ａ～３７ｃの厚さは、例えば、０．１ｍｍ以上、２．０ｍｍ以下である。回路パターン３１～３６，３７ａ～３７ｃは、導電性に優れた金属により構成されている。このような金属は、例えば、銅、アルミニウム、または、少なくともこれらの一種を含む合金である。また、回路パターン３１～３６，３７ａ～３７ｃの表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。
回路パターン３１は、絶縁板２１の長辺２１ａ側に、長辺２１ａに沿って、短辺２１ｂから短辺２１ｄにかけて形成されている。回路パターン３１は、第１部分３１ａと第２部分３１ｂと配線部分３１ｃとを含んでいる。
第１部分３１ａは、長辺２１ａに沿って長辺２１ａの短辺２１ｂ側に設けられている。第１部分３１ａは、半導体チップ４０ａが配置されるチップ領域３１ａ１が長辺２１ａに沿って設定されている。なお、チップ領域３１ａ１の個数は任意であって、図２では、２つの場合を示している。また、チップ領域３１ａ１は、第１部分３１ａに対して短辺２１ｂから離間して設定されている。
第２部分３１ｂは、長辺２１ａに沿って長辺２１ａの短辺２１ｄ側に設けられている。正極端子６の内部接合部６ｂが接合される端子領域３１ｂ１が短辺２１ｄ側に設定されている。第１部分３１ａ及び第２部分３１ｂの±Ｘ方向の幅は略等しい。
配線部分３１ｃは、第１部分３１ａ及び第２部分３１ｂを接続し、長辺２１ａに沿って、長辺２１ａ側に設けられている。配線部分３１ｃの±Ｘ方向の幅は、第１部分３１ａ及び第２部分３１ｂの±Ｘ方向の幅よりも細い。
回路パターン３２は、回路パターン３１に対して±Ｙ方向の直線に対してほぼ線対称を成している。回路パターン３２は、絶縁板２１の長辺２１ｃ側に、長辺２１ｃに沿って、短辺２１ｂから短辺２１ｄにかけて形成されている。回路パターン３２は、第１部分３２ａと第２部分３２ｂと配線部分３２ｃとを含んでいる。
第１部分３２ａは、長辺２１ｃに沿って長辺２１ｃの短辺２１ｂ側に設けられている。第１部分３２ａは、半導体チップ４０ｃが配置されるチップ領域３２ａ１が長辺２１ｃに沿って設定されている。なお、チップ領域３２ａ１の個数は任意であって、図２では、２つの場合を示している。また、チップ領域３２ａ１は、第１部分３２ａに対して短辺２１ｂから離間して設定されている。また、第１部分３２ａの短辺２１ｂ側であって、－Ｘ方向側の角部に切り欠き領域が形成されている。
第２部分３２ｂは、長辺２１ｃに沿って長辺２１ｃの短辺２１ｄ側に設けられている。正極端子６の内部接合部６ａが接合される端子領域３２ｂ１が短辺２１ｄ側に設定されている。第１部分３２ａ及び第２部分３２ｂの±Ｘ方向の幅は略等しい。
配線部分３２ｃは、第１部分３２ａ及び第２部分３２ｂを接続し、長辺２１ｃに沿って、長辺２１ｃ側に設けられている。配線部分３２ｃの±Ｘ方向の幅は、第１部分３２ａ及び第２部分３２ｂの±Ｘ方向の幅よりも細い。
回路パターン３３は、回路パターン３１の第１部分３１ａに隣接して、長辺２１ａに沿って短辺２１ｂから－Ｙ方向に延伸している。回路パターン３３の－Ｙ方向の端部は、短辺２１ｄから離間している。回路パターン３３の長辺２１ｃ側の側部が途中で窪んでいる。
回路パターン３４は、回路パターン３３に対して±Ｙ方向の直線に対してほぼ線対称を成している。回路パターン３４は、回路パターン３２の第１部分３２ａに隣接して、長辺２１ｃに沿って短辺２１ｂから－Ｙ方向に延伸している。回路パターン３４の－Ｙ方向の端部は、短辺２１ｄから離間している。回路パターン３４の長辺２１ａ側の側部が途中で窪んでいる。また、回路パターン３４の短辺２１ｂ側であって、＋Ｘ方向側の角部に切り欠き領域が形成されている。
なお、回路パターン３３，３４にも半導体チップ４０ｂ，４０ｄは配置されるものの、チップ領域の図示は省略している。半導体チップ４０ｂ，４０ｄは、回路パターン３３，３４に図１に示される位置に配置される。
回路パターン３５は、回路パターン３１の第２部分３１ｂ及び配線部分３１ｃと短辺２１ｄと回路パターン３３とで囲まれる領域に配置されている。すなわち、回路パターン３５は、略Ｌ字状を成している。
回路パターン３６は、回路パターン３５に対して±Ｙ方向の直線に対してほぼ線対称を成している。回路パターン３６は、回路パターン３２の第２部分３２ｂ及び配線部分３２ｃと短辺２１ｄと回路パターン３４とで囲まれる領域に配置されている。すなわち、回路パターン３６は、略Ｌ字状を成している。
回路パターン３７ａは、平面視でＩ字状を成し、回路パターン３３，３４の窪みで囲まれる領域に回路パターン３３側であって、長辺２１ａに沿って配置されている。回路パターン３７ｂは、平面視でＬ字状を成し、回路パターン３３，３４の窪みで囲まれる領域に回路パターン３４側であって、長辺２１ｃに沿って配置されている。回路パターン３７ｂは、回路パターン３７ａを囲うように配置されている。回路パターン３７ｃは、平面視でＩ字状を成し、回路パターン３３，３４の間に、長辺２１ａ，２１ｃに沿って配置されている。
このような構成を有する絶縁回路基板２０として、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭＢ（Active Metal Brazed）基板を用いてもよい。絶縁回路基板２０は、後述する半導体チップ４０ａ～４０ｄで発生した熱を回路パターン３１～３４、絶縁板２１及び金属板２２を介して、絶縁回路基板２０の裏面側に伝導させて放熱する。
さらに、絶縁回路基板２０は、導電部材６０を含んでいる。第１の実施の形態では、導電部材６０は、平板状を成している。このような導電部材６０は、回路パターン３１，３２の配線部分３１ｃ，３２ｃのおもて面に設けられている。導電部材６０の±Ｘ方向の幅は、配線部分３１ｃ，３２ｃの±Ｘ方向の幅と同一、または、それよりも細くてもよい。導電部材６０は、配線部分３１ｃ，３２ｃの第１部分３１ａ，３２ａとの接続箇所から第２部分３１ｂ，３２ｂとの接続箇所に及んで配置されている。また、導電部材６０の高さは、半導体チップ４０ａ～４０ｄの厚さ程度であってもよい。後述するように、配線部分３１ｃ，３２ｃを導通する電流は導電部材６０も導通する。このため、配線部分３１ｃ，３２ｃの配線抵抗が低減する。導電部材６０を導通する電流は、導電部材６０の下側（回路パターン３１，３２側）に偏る。このため、導電部材６０を厚くし過ぎる必要がない。導電部材６０は、配線部分３１ｃ，３２ｃと同等もしくはそれ以上の導電性及び熱伝導性を有する材料を主成分として構成されている。このような材料は、例えば、銅または銅合金である。導電部材６０は、回路パターン３１，３２の配線部分３１ｃ，３２ｃのおもて面に接合部材により接合されている。接合部材は、はんだ、または、焼結材が用いられる。はんだは、鉛フリーはんだが用いられる。鉛フリーはんだは、例えば、錫、銀、銅、亜鉛、アンチモン、インジウム、ビスマスの少なくとも２つを含む合金を主成分とする。さらに、はんだには、添加物が含まれてもよい。添加物は、例えば、ニッケル、ゲルマニウム、コバルトまたはシリコンである。はんだは、添加物が含まれることで、濡れ性、光沢、結合強度が向上し、信頼性の向上を図ることができる。焼結材は、例えば、銀または銀合金を含む金属材料が用いられる。
半導体チップ４０ａ～４０ｄは、炭化シリコンにより構成されるパワーデバイスである。このパワーデバイスの一例として、パワーＭＯＳＦＥＴが挙げられる。このような半導体チップ４０ａ～４０ｄは、裏面に入力電極（主電極）としてドレイン電極を、おもて面に、制御電極４１ａ～４１ｄとしてゲート電極及び出力電極（主電極）としてソース電極をそれぞれ備えている。
また、半導体チップ４０ａ～４０ｄは、シリコンにより構成されるパワーデバイスであってもよい。この場合のパワーデバイスは、例えば、ＲＣ（Reverse Conducting）－ＩＧＢＴである。ＲＣ－ＩＧＢＴは、スイッチング素子であるＩＧＢＴ及びダイオード素子であるＦＷＤ（Free Wheeling Diode）が１チップ内に構成されたものである。このような半導体チップ４０ａ～４０ｄは、例えば、裏面に入力電極（主電極）としてコレクタ電極を、おもて面に、制御電極としてゲート電極、出力電極（主電極）としてエミッタ電極をそれぞれ備えている。
なお、半導体チップ４０ａ～４０ｄは、図１に示されるように、回路パターン３１，３３，３２，３４にそれぞれ複数配置されている。第１の実施の形態では、それぞれ、２つずつ配置されている場合を示している。この場合、各半導体チップ４０ａ～４０ｄは、制御電極４１ａ～４１ｄがそれぞれ対向するように配置されている。なお、半導体チップ４０ａ～４０ｄもまた既述の接合部材により回路パターン３１，３３，３２，３４に接合されている。
リードフレーム５０ａ～５０ｄは、半導体チップ４０ａ～４０ｄのおもて面の出力電極と回路パターン３３～３６とを電気的に接続する。例えば、図３に示されるように、リードフレーム５０ｂ，５０ｄは、パターン接合部５１ｂ，５１ｄと第１鉛直連係部５２ｂ，５２ｄと水平連係部５３ｂ，５３ｄと第２鉛直連係部５４ｂ，５４ｄとチップ接合部５５ｂ，５５ｄとを含んでいる。パターン接合部５１ｂ，５１ｄは、回路パターン３５，３６に接合されている。第１鉛直連係部５２ｂ，５２ｄはパターン接合部５１ｂ，５１ｄの端部に接続されて鉛直方向に延伸している。水平連係部５３ｂ，５３ｄは、第１鉛直連係部５２ｂ，５２ｄの端部からそれぞれ半導体チップ４０ｂ，４０ｄ側に延伸している。第２鉛直連係部５４ｂ，５４ｄは水平連係部５３ｂ，５３ｄの端部から半導体チップ４０ｂ，４０ｄ側に鉛直方向に延伸している。チップ接合部５５ｂ，５５ｄは、半導体チップ４０ｂ，４０ｄの出力電極にそれぞれ接合されて、端部が第２鉛直連係部５４ｂ，５４ｄに接続されている。
なお、リードフレーム５０ａ，５０ｃも同様に、パターン接合部と第１鉛直連係部と水平連係部と第２鉛直連係部とチップ接合部とを含んでいる。なお、図４には、リードフレーム５０ａに含まれるパターン接合部５１ａ及び第１鉛直連係部５２ａが示されている。但し、リードフレーム５０ａ，５０ｃの詳細については省略する。
リードフレーム５０ａ～５０ｄのそれぞれのチップ接合部は、半導体チップ４０ａ～４０ｄの出力電極に、既述の接合部材を用いることができる。また、リードフレーム５０ａ～５０ｄのそれぞれのパターン接合部は、回路パターン３３，３５，３４，３６に、既述の接合部材を用い、または、超音波接合を行うことができる。
リードフレーム５０ａ～５０ｄは、導電性及び熱伝導性に優れた材質により構成されている。このような材質として、例えば、銅、アルミニウム、または、少なくともこれらの１種を含む合金が挙げられる。また、リードフレーム５０ａ～５０ｄの表面には、耐食性を向上させるために、めっき処理を行ってもよい。この場合のめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。
なお、図示を省略するものの、半導体チップ４０ａ，４０ｃの制御電極４１ａ，４１ｃは、配線部材により、回路パターン３７ａ，３７ｂにそれぞれ接続される。半導体チップ４０ｂ，４０ｄの制御電極４１ｂ，４１ｄは、配線部材により、回路パターン３７ｃにそれぞれ接続される。回路パターン３７ａ，３７ｂ，３７ｃには外部から制御信号が入力される。
このような構成を有する半導体モジュール１は、正極端子６及び負極端子７に外部から高電位及び低電位の端子がそれぞれ接続されて、制御信号が入力されると動作する。特に、半導体チップ４０ａ～４０ｄに対する制御信号のオン、オフに応じて、正極端子６の内部接合部６ａ，６ｂから回路パターン３２，３１に電流が流れ込む。回路パターン３２，３１に流れ込んだ電流は、第２部分３２ｂ，３１ｂから配線部分３２ｃ，３１ｃを通じて、第１部分３２ａ，３１ａの半導体チップ４０ａ，４０ｄの入力電極に入力される。この際、配線部分３２ｃ，３１ｃは、第１部分３２ａ，３１ａ及び第２部分３２ｂ，３１ｂの幅よりも十分に狭い。このため、配線部分３２ｃ，３１ｃはジュール熱により発熱してしまうことがある。配線部分３２ｃ，３１ｃは、例えば、（±Ｘ方向の）幅が２．６ｍｍであって、厚さが０．４ｍｍであって、６００Ａが流れる。この際、導電部材６０が無ければ、配線部分３２ｃ，３１ｃでは、６０Ｗが損失してしまい、３０℃以上温度が上昇してしまう。このように温度が上昇してしまうと、配線部分３２ｃ，３１ｃの近傍に配置されている半導体チップ４０ｂ，４０ｄは下方のベース基板８側に放熱されても十分に冷却されず、故障してしまう場合がある。
第１の実施の形態では、回路パターン３２，３１の配線部分３２ｃ，３１ｃは導電部材６０がそれぞれ配置されている。配線部分３２ｃ，３１ｃを通電する電流は導電部材６０も通電する。このため、配線部分３２ｃ，３１ｃの配線抵抗が低減すると共に損失も低減し、ジュール熱による発熱を低減することができる。すなわち、発熱が生じるおそれがある回路パターン３２，３１の付近に半導体チップ４０ｂ，４０ｄを配置することが可能となり、半導体チップ４０ｂ，４０ｄの配置の自由度が向上する。また、回路パターン３１～３６の体積を縮小することで、配線抵抗が向上する領域が生じても、そのような領域に導電部材６０を設けることで発熱を低減することが可能となる。このため、半導体モジュール１の信頼性を維持して小型化を図ることができる。なお、回路パターン３１～３６の体積の縮小とは、平面視での導通方向に対して直交する幅の縮小、断面視での厚さの薄化である。
このような導電部材６０に代わり、１以上のワイヤの一端部並びに他端部を回路パターン３２，３１の配線部分３２ｃ，３１ｃにボンディングすることも考えられる。しかし、ワイヤをボンディングにより配線部分３２ｃ，３１ｃに接合する場合には、接合箇所が配線部分３２ｃ，３１ｃから剥離してしまうおそれがある。他方、導電部材６０では、ワイヤを用いる場合のような剥離の発生が抑制される。
または、回路パターン３２，３１の配線部分３２ｃ，３１ｃの部分だけを他よりも厚くすることも考えられる。しかし、この場合、回路パターン３２，３１の特定部分だけを他よりも厚くする加工が難しい。また、回路パターン３２，３１の特定部分だけを他よりも厚くするには厚さが限られてしまい、発熱を十分抑制することができない場合がある。
また、第１の実施の形態では、回路パターン３２，３１の配線部分３２ｃ，３１ｃに導電部材６０を配置する場合を例に挙げて説明している。導電部材６０は、発熱により温度が上昇するおそれがある箇所であれば、回路パターン３２，３１の配線部分３２ｃ，３１ｃ以外の部分、他の回路パターンに配置してもよい。なお、通電に応じて温度が上昇しやすい箇所は、半導体チップ４０ａ～４０ｄの入力電極及び出力電極に電気的に接続される回路パターン３１～３６が挙げられる。このような回路パターン３１～３６（並びにその回路パターン３１～３６の含まれる領域）に対して導電部材６０を配置してよい。
また、導電部材６０の平面視の形状は、回路パターン３２，３１の配線部分３２ｃ，３１ｃの形状に対応する。第１の実施の形態の回路パターン３２，３１の配線部分３２ｃ，３１ｃは直線状を成しているため、導電部材６０もまた直線状を成している。配線部分３２ｃ，３１ｃの平面視の形状が、例えば、Ｌ字状、クランク状であれば、導電部材６０も同様の形状を成す。
導電部材６０は平板状に限らない。以下では、導電部材６０の様々な形態の変形例について説明する。なお、以下の変形例は、変形例ごとに導電部材６０のみの形態が異なっており、半導体モジュール１の他の構成については、図１～図４の場合と同様である。
［変形例１－１］
第１の実施の形態の変形例１－１について、図５及び図６を用いて説明する。図５及び図６は、第１の実施の形態（変形例１－１）の半導体モジュールの要部断面図である。なお、図５及び図６は、図３及び図４に対応し、導電部材６０ａを拡大した要部断面図である。また、図５は、図６の一点鎖線Ｙ－Ｙにおける断面図である。
変形例１－１の導電部材６０ａは、平板部６１と支持部６２とを含んでいる。平板部６１は、平板状を成している。この場合の平板部６１の±Ｘ方向の幅は、配線部分３１ｃ，３２ｃの±Ｘ方向の幅と同一、または、それよりも細くてもよい。支持部６２は、柱状を成している。支持部６２の±Ｙ方向の長さは、配線部分３２ｃ，３１ｃの±Ｙ方向の長さと略同一であってよい。支持部６２の±Ｘ方向の幅は、平板部６１の±Ｘ方向の幅よりも細くてもよい。このような変形例１－１の導電部材６０ａの±Ｘ方向の断面は、Ｔ字状を成している。
導電部材６０ａは、支持部６２が平板部６１の裏面に接続されて、既述の接合部材により回路パターン３２，３１の配線部分３２ｃ，３１ｃに接合される。このため、回路パターン３２，３１の配線部分３２ｃ，３１ｃを導通する電流は、導電部材６０ａも導通する。このため、第１の実施の形態と同様に、配線部分３２ｃ，３１ｃの配線抵抗が低減すると共に損失も低減し、ジュール熱による発熱を低減することができる。すなわち、発熱が生じるおそれがある回路パターン３２，３１の付近に半導体チップ４０ｂ，４０ｄを配置することが可能となり、レイアウト自由度が向上する。また、回路パターン３１～３６の体積を縮小することで、配線抵抗が向上する領域が生じても、そのような領域に導電部材６０を設けることで発熱を低減することが可能となる。このため、半導体モジュール１の信頼性を維持して小型化を図ることができる。
さらに、導電部材６０ａは、Ｔ字状を成している。このため、導電部材６０ａが封止部材９で封止されると、封止部材９は、平板部６１の裏面にも入り込む。導電部材６０ａは封止部材９に対してアンカー効果を奏し、封止部材９の剥離が抑制される。
［変形例１－２］
第１の実施の形態の変形例１－２について、図７を用いて説明する。図７は、第１の実施の形態（変形例１－２）の半導体モジュールの要部断面図である。なお、図７は、図３に対応し、導電部材６０ｂを拡大した要部断面図である。
変形例１－２の導電部材６０ｂは、平板部６１と支持部６２と平板部６３とを含んでいる。すなわち、導電部材６０ｂは、変形例１－１の導電部材６０ａの支持部６２の下部にさらに平板部６３が設けられている。導電部材６０ｂの±Ｘ方向の断面は、Ｈ字状を横に倒した形状を成している。
平板部６３の±Ｘ方向の幅は、配線部分３１ｃ，３２ｃの±Ｘ方向の幅と同一、または、それよりも細くてもよい。平板部６３は、配線部分３１ｃ，３２ｃの第１部分３１ａ，３２ａとの接続箇所と第２部分３１ｂ，３２ｂとの接続箇所との間に配置されている。平板部６１は平板部６３と同様であってよい。
このような導電部材６０ｂは、導電部材６０ａと同様に、回路パターン３２，３１の配線部分３２ｃ，３１ｃに既述の接合部材により取り付けられると、配線部分３２ｃ，３１ｃの配線抵抗が低減すると共に損失も低減し、ジュール熱による発熱を低減することができる。さらに、導電部材６０ｂは、平板部６１，６３の間に隙間を含む。このため、導電部材６０ａが封止部材９で封止されると、封止部材９は、平板部６１の裏面にも入り込む。導電部材６０ａは封止部材９に対してアンカー効果を奏し、封止部材９の剥離が抑制される。さらに、導電部材６０ｂは、導電部材６０ａの支持部６２よりも幅が広い平板部６３が回路パターン３２，３１の配線部分３２ｃ，３１ｃに接合されている。このため、導電部材６０ｂは導電部材６０ａよりもより安定して回路パターン３２，３１の配線部分３２ｃ，３１ｃに接合される。
［変形例１－３］
第１の実施の形態の変形例１－３について、図８を用いて説明する。図８は、第１の実施の形態（変形例１－３）の半導体モジュールの要部断面図である。なお、図８は、図３に対応し、導電部材６０ｃを拡大した要部断面図である。
変形例１－３の導電部材６０ｃは、平板部６１と複数の溝部６４とを含んでいる。平板部６１は、変形例１－１と同様である。複数の溝部６４は、このような平板部６１のおもて面に平板部６１の長辺に沿って複数形成されている。溝部６４の深さは、平板部６１のおもて面から平板部６１の厚さの最大５０％まで及んでいる。また、溝部６４の±Ｘ方向の断面形状は、例えば、Ｕ字状、Ｖ字状であってよい。
このような導電部材６０ｃもまた、導電部材６０と同様に、回路パターン３２，３１の配線部分３２ｃ，３１ｃに既述の接合部材により取り付けられると、配線部分３２ｃ，３１ｃの配線抵抗が低減すると共に損失も低減し、ジュール熱による発熱を低減することができる。さらに、導電部材６０ｃは、複数の溝部６４が形成されている。このため、導電部材６０ａが封止部材９で封止されると、封止部材９は、平板部６１の複数の溝部６４にも入り込む。導電部材６０ｃの複数の溝部６４は封止部材９に対してアンカー効果を奏し、封止部材９の剥離が抑制される。
なお、導電部材６０ｃの平板部６１に形成される複数の溝部６４に代わり、複数の突起部を平板部６１のおもて面全面に形成しても同様にアンカー効果を奏する。突起部は、例えば、角柱状、円柱状、円錐状、円錐台状であってもよい。または、複数の溝部６４に代わり、平板部６１のおもて面全面に複数の窪みを形成してもよい。このような複数の溝部６４（並びに、突起部）は、変形例１－１，１－２の平板部６１のおもて面に形成してもよい。
［第２の実施の形態］
第２の実施の形態では、第１の実施の形態の導電部材６０とは異なる形態の導電部材を用いた場合について、図９及び図１０を用いて説明する。図９及び図１０は、第２の実施の形態の半導体モジュールの要部断面図である。図９及び図１０は、図４及び図３に対応し、導電部材６０ｄを拡大した要部断面図である。図１０は、図９の一点鎖線Ｙ－Ｙにおける要部断面図である。なお、第２の実施の形態は、第１の実施の形態に対して導電部材６０のみが異なっており、半導体モジュール１の他の構成については、図１～図４の場合と同様である。なお、半導体モジュール１の平面図及び断面図は、図１、図３及び図４を参照することができる。
第２の実施の形態の導電部材６０ｄは、平板部６１と平板部６１の長手方向の両先端部にそれぞれ形成された脚部６５ａ，６５ｂとを含んでいる。すなわち、導電部材６０ｄは、回路パターン３２，３１の配線部分３２ｃ，３１ｃの±Ｙ方向の両端部を架橋するような形状（橋型）を成している。つまり、平板部６１は、回路パターン３２，３１もおもて面から＋Ｚ方向に離間して、隙間が空いている。
平板部６１は、第１の実施の形態の平板部６１と同様である。すなわち、平板部６１の±Ｘ方向の幅は、配線部分３１ｃ，３２ｃの±Ｘ方向の幅と同一、または、それよりも細くてもよい。平板部６１の長さは、配線部分３１ｃ，３２ｃの第１部分３１ａ，３２ａとの接続箇所と第２部分３１ｂ，３２ｂとの接続箇所との間の長さ以下である。平板部６１の長さは、配線部分３１ｃ，３２ｃの第１部分３１ａ，３２ａとの接続箇所と第２部分３１ｂ，３２ｂとの接続箇所との間の長さであることが好ましい。
脚部６５ａ，６５ｂは、平板部６１の±Ｙ方向の両端部にそれぞれ一体的に形成されている。脚部６５ａは配線部分３１ｃ，３２ｃと第１部分３１ａ，３２ａとの接続箇所から第１部分３１ａ，３２ａ側に接合される。脚部６５ｂは、配線部分３１ｃ，３２ｃと第２部分３１ｂ，３２ｂとの接続箇所から第２部分３１ｂ，３２ｂ側に接合される。これにより、平板部６１が配線部分３１ｃ，３２ｃに正対して、脚部６５ａ，６５ｂの回路パターン３２，３１に対する接合領域が確保される。脚部６５ａ，６５ｂは、既述の接合部材、または、超音波接合により接合される。脚部６５ａ，６５ｂは、回路パターン３２，３１の配線部分３２ｃ，３１ｃに接合できる形状であればよい。このような形状は、例えば、側面視でＬ字状である（図９を参照）。また、脚部６５ａ，６５ｂの回路パターン３２，３１からの高さは、半導体チップ４０ａ～４０ｄの厚さ程度であってもよい。
このような導電部材６０ｄでもまた、回路パターン３２，３１の配線部分３２ｃ，３１ｃに配置されると、配線部分３２ｃ，３１ｃを通電する電流は導電部材６０も通電する。このため、配線部分３２ｃ，３１ｃの配線抵抗が低減すると共に損失も低減し、ジュール熱による発熱を低減することができる。すなわち、発熱が生じるおそれがある回路パターン３２，３１の付近に半導体チップ４０ｂ，４０ｄを配置することが可能となり、レイアウト自由度が向上する。また、回路パターン３１～３６の体積を縮小することで、配線抵抗が向上する領域が生じても、そのような領域に導電部材６０を設けることで発熱を低減することが可能となる。
また、このような橋型の導電部材６０ｄと回路パターン３２，３１の配線部分３２ｃ，３１ｃとの隙間に、半導体チップ４０ａ～４０ｄ（または半導体チップ４０ａ～４０ｄの一部）が位置してもよい。但し、この場合、導電部材６０ｄと半導体チップ４０ａ～４０ｄとの絶縁距離が一定以上に維持されることを要する。したがって、半導体チップ４０ａ～４０ｄの配置の自由度がさらに向上する。また、回路パターン３１～３６の体積を縮小することで配線抵抗が向上する領域が発生しても、そのような領域に導電部材６０ｄを設けることで発熱を低減することが可能となる。このため、半導体モジュール１の信頼性を維持してさらなる小型化を図ることができる。
導電部材６０ｄは１つの平板部６１を含むこと、また、平板部６１が平板状であることに限らない。以下では、導電部材６０ｄの様々な形態の変形例について説明する。なお、以下の変形例は、変形例ごとに導電部材６０ｄのみの形態が異なっており、半導体モジュール１の他の構成については、図１～図４の場合と同様である。
［変形例２－１］
第２の実施の形態の変形例２－１について、図１１及び図１２を用いて説明する。図１１及び図１２は、第２の実施の形態（変形例２－１）の半導体モジュールの要部断面図である。なお、図１１及び図１２は、図４及び図３に対応し、導電部材６０ｅを拡大した要部断面図である。図１２は、図１１の一点鎖線Ｙ－Ｙにおける要部断面図である。
変形例２－１の導電部材６０ｅは、２つの平板部６１，６３と脚部６５ａ，６５ｂとを含んでいる。平板部６３は、平板部６１の－Ｚ方向に設けられている。すなわち、導電部材６０ｅは、導電部材６０ｄにおいて平板部６１に対してさらに平板部６３が隙間を空けて設けられている。すなわち、平板部６１，６３の±Ｙ方向の両先端部が脚部６５ａ，６５ｂにより接続されている。なお、脚部６５ａ，６５ｂは、平板部６１，６３を接続できればどのような形状であってもよい。一例として、図１１では、図９の導電部材６０ｄをＺ方向に重ね合わせた場合を示している。
このような導電部材６０ｅでもまた、第２の実施の形態と同様に、配線部分３２ｃ，３１ｃの配線抵抗が低減すると共に損失も低減し、ジュール熱による発熱を低減することができる。また、第２の実施の形態の導電部材６０ｄは、回路パターン３２，３１の配線部分３２ｃ，３１ｃとの配線抵抗の違いに応じて、通電する電流に差異（電流アンバランス）が生じてしまうおそれがある。変形例２－１の導電部材６０ｅは、２つの平板部６１，６３を備えていることで、このような電流アンバランスを抑制することができる。
変形例２－１の導電部材６０ｅは、２つの平板部６１，６３の場合を例に挙げて説明している。導電部材６０ｅは、２つに限らず、３つ以上の平板部を、それぞれ隙間を空けて積層してもよい。また、このような複数の平板部は、回路パターンから離れるほど、その断面積を大きくしてもよい。このため、電流アンバランスをより抑制することができる。
［変形例２－２］
第２の実施の形態の変形例２－１について、図１３を用いて説明する。図１３は、第２の実施の形態（変形例２－２）の半導体モジュールの要部断面図である。なお、図１３は、図４に対応し、導電部材６０ｆを拡大した要部断面図である。図１３の＋Ｘ方向に視た図は、例えば、図１１を参照することができる。このため、図１３は、図１１の一点鎖線Ｙ－Ｙにおける要部断面図とすることもできる。
変形例２－２の導電部材６０ｆは、複数の円柱部６６と脚部６５ａ，６５ｂとを含んでいる。なお、図１３では、脚部６５ｂを示している。複数の円柱部６６は、＋Ｚ方向に向かうに連れて本数が増加するように設けられている。変形例２－２の場合には、１本の円柱部６６が設けられ、その上に、併進する２本の円柱部６６が設けられている。このような円柱部６６の長手方向の一端部及び他端部に脚部６５ａ，６５ｂが変形例２－１と同様に設けられている。
このような導電部材６０ｆでもまた、変形例２－１と同様に、配線部分３２ｃ，３１ｃの配線抵抗が低減すると共に損失も低減し、ジュール熱による発熱を低減することができる。また、変形例２－２の導電部材６０ｆは、複数の円柱部６６を備えていることで、このような電流アンバランスを抑制することができる。特に、導電部材６０ｆは円柱部６６では表皮効果が表れる。このため、円柱部６６を通電する電流に対する抵抗が下がり、より通電しやすくなる。
また、変形例２－１では、円柱部６６は、＋Ｚ方向に本数を増やしながら増加する場合について説明している。この場合に限らず、円柱部６６を＋Ｚ方向に１本ずつ隙間を空けて積層しつつ、円柱部６６の断面積を大きくしてもよい。
１ 半導体モジュール
２ ケース
３ 外枠
３ａ，３ｃ，２１ａ，２１ｃ 長辺
３ｂ，３ｄ，２１ｂ，２１ｄ 短辺
３ｅ 収納部
５ 出力端子
５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ 内部接合部
６ 正極端子
７ 負極端子
８ ベース基板
９ 封止部材
１０ 半導体ユニット
２０ 絶縁回路基板
２１ 絶縁板
２１ｅ，２１ｆ，２１ｇ，２１ｈ 角部
２２ 金属板
３１，３２，３３，３４，３５，３６，３７ａ，３７ｂ，３７ｃ 回路パターン
３１ａ，３２ａ 第１部分
３１ａ１，３２ａ１ チップ領域
３１ｂ，３２ｂ 第２部分
３１ｂ１，３２ｂ１ 端子領域
３１ｃ，３２ｃ 配線部分
４０ａ，４０ｂ，４０ｃ，４０ｄ 半導体チップ
４１ａ，４１ｂ，４１ｃ，４１ｄ 制御電極
５０ａ，５０ｂ，５０ｃ，５０ｄ リードフレーム
５１ａ，５１ｂ，５１ｄ パターン接合部
５２ａ，５２ｂ，５２ｄ 第１鉛直連係部
５３ｂ，５３ｄ 水平連係部
５４ｂ，５４ｄ 第２鉛直連係部
５５ｂ，５５ｄ チップ接合部
６０，６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅ 導電部材
６１，６３ 平板部
６２ 支持部
６４ 溝部
６５ａ，６５ｂ 脚部
６６ 円柱部

Claims (13)

  1. 裏面に第１主電極を、おもて面に第２主電極をそれぞれ備える半導体チップと、
    前記第１主電極または前記第２主電極の少なくとも一方に電気的に接続されて、おもて面に導電部材が配置される配線層と、
    を含む半導体装置。
  2. 前記配線層は、
    おもて面に前記半導体チップの前記裏面が接合されるチップ領域を含む第１部分と、おもて面に外部接続端子が接合される端子領域を含む第２部分と、前記第１部分及び前記第２部分を接続し、おもて面に前記導電部材が配置されている配線部分と、
    を含む請求項１に記載の半導体装置。
  3. 前記導電部材は、平面視で前記配線部分の導通方向に対して直交する方向の幅以下の幅であって、前記配線部分に沿って、平板状を成す平板部を含んでいる、
    請求項２に記載の半導体装置。
  4. 前記導電部材の前記平板部が直接、前記配線部分のおもて面に配置されている、
    請求項３に記載の半導体装置。
  5. 前記導電部材は、前記配線部分に沿って設けられ、前記配線部分と前記平板部の裏面とを接続し、前記導電部材の断面視でＴ字状を成す支持部をさらに含んでいる、
    請求項３に記載の半導体装置。
  6. 前記導電部材の前記平板部のおもて面に複数の溝が形成されている、
    請求項３から５のいずれかに記載の半導体装置。
  7. 前記平板部が前記配線部分のおもて面に対して隙間を空けて設けられ、
    前記導電部材は、前記平板部の両端部と前記配線部分のおもて面とをそれぞれ接続する一対の脚部をさらに備える、
    請求項３に記載の半導体装置。
  8. 前記導電部材は、前記平板部が前記配線部分のおもて面から離間する方向に複数、隙間を空けて積層されている、
    請求項７に記載の半導体装置。
  9. 複数の前記平板部のそれぞれの断面積は、前記配線部分のおもて面から離間するに連れて、増加する、
    請求項８に記載の半導体装置。
  10. 前記導電部材は、
    平面視で前記配線部分の導通方向に対して直交する方向の幅以下の幅であって、前記配線部分に沿って、前記配線部分のおもて面に対して隙間を空けて設けられ、円柱状を成す円柱部と、
    前記円柱部の両端部と前記配線部分のおもて面とをそれぞれ接続する一対の脚部と、
    をさらに含む請求項２に記載の半導体装置。
  11. 前記導電部材は、前記円柱部が前記配線部分のおもて面から離間する方向に複数、隙間を空けて積層されている、
    請求項１０に記載の半導体装置。
  12. 複数の前記円柱部のそれぞれの断面積は、前記配線部分のおもて面から離間するに連れて、増加する、
    請求項１１に記載の半導体装置。
  13. 前記導電部材は、前記円柱部が前記配線部分のおもて面から離間するに連れて、併進する前記円柱部の本数が増加しながら積層されている、
    請求項１０に記載の半導体装置。
JP2022032233A 2022-03-03 2022-03-03 半導体装置 Pending JP2023128114A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022032233A JP2023128114A (ja) 2022-03-03 2022-03-03 半導体装置
US18/159,500 US20230282563A1 (en) 2022-03-03 2023-01-25 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022032233A JP2023128114A (ja) 2022-03-03 2022-03-03 半導体装置

Publications (1)

Publication Number Publication Date
JP2023128114A true JP2023128114A (ja) 2023-09-14

Family

ID=87849905

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022032233A Pending JP2023128114A (ja) 2022-03-03 2022-03-03 半導体装置

Country Status (2)

Country Link
US (1) US20230282563A1 (ja)
JP (1) JP2023128114A (ja)

Also Published As

Publication number Publication date
US20230282563A1 (en) 2023-09-07

Similar Documents

Publication Publication Date Title
JP7060104B2 (ja) 半導体装置
WO2017217369A1 (ja) 電力用半導体装置
JP2022179649A (ja) 半導体装置及びその製造方法
US20210143093A1 (en) Semiconductor device
US12009310B2 (en) Semiconductor device
KR102586458B1 (ko) 반도체 서브 어셈블리 및 반도체 파워 모듈
US20240186221A1 (en) Semiconductor device
US20220301955A1 (en) Semiconductor device
JPWO2019181198A1 (ja) 半導体装置
JP7413720B2 (ja) 半導体モジュール
US11688722B2 (en) Semiconductor device
JP2023128114A (ja) 半導体装置
JP2014041876A (ja) 電力用半導体装置
JP7147186B2 (ja) 半導体装置
JP2021180234A (ja) 半導体モジュール
WO2022137811A1 (ja) 半導体ユニット及び半導体装置
WO2022009557A1 (ja) 半導体装置及び半導体チップ
US20230238334A1 (en) Semiconductor device
US11996347B2 (en) Semiconductor device
US20240007014A1 (en) Power conversion device
WO2020250582A1 (ja) 半導体装置
WO2022009582A1 (ja) 半導体モジュール
JP2023156806A (ja) 半導体モジュール
JP2022020969A (ja) 半導体装置
JP2023032733A (ja) 半導体装置