JP2000004023A - 横形絶縁ゲート型トランジスタ - Google Patents

横形絶縁ゲート型トランジスタ

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JP2000004023A JP10168843A JP16884398A JP2000004023A JP 2000004023 A JP2000004023 A JP 2000004023A JP 10168843 A JP10168843 A JP 10168843A JP 16884398 A JP16884398 A JP 16884398A JP 2000004023 A JP2000004023 A JP 2000004023A
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Abstract

(57)【要約】 【課題】サージ耐量を向上させることができる横形絶縁
ゲート型トランジスタを提供する。 【解決手段】ｎ+ シリコン基板２における一表面にソー
ス形成領域Ｚ１とドレイン形成領域Ｚ２が区画され、ソ
ース形成領域Ｚ１での表層部にセル毎にｐベース領域１
０が多数形成され、各ベース領域１０での表層部にｎ+
ソース領域１１が形成され、基板２でのベース領域１０
の一部領域の上にゲート酸化膜８を介してポリシリコン
ゲート電極９が配置されている。ドレイン形成領域Ｚ２
とソース形成領域Ｚ１との間における基板２上にＬＯＣ
ＯＳ酸化膜７が配置され、ソース形成領域Ｚ１側端部に
おいてＬＯＣＯＳ酸化膜７の上にゲート配線材９ａが配
置されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、横形ＭＯＳＦＥ
Ｔや横形ＩＧＢＴ等の横形絶縁ゲート型トランジスタに
関するものである。
【０００２】
【従来の技術】自動車内で使用されるパワーＭＯＳＦＥ
Ｔには、ＥＳＤ、Ｌ負荷サージ等さまざまなノイズが印
加されるため高いサージ耐量が要求される。一方、従
来、自動車の負荷駆動に供されるディスクリートのパワ
ーＭＯＳＦＥＴには縦型ＤＭＯＳ（以下、ＶＤＭＯＳと
いう）があるが、パワーＭＯＳＦＥＴにバイポーラトラ
ンジスタやＣＭＯＳを１チップ上に集積した、いわゆる
複合ＩＣの分野では、その集積のし易さからＶＤＭＯＳ
の基板底面のドレインを基板表面にもってくるアップド
レイン型のパワーＭＯＳＦＥＴがよく利用される。
【０００３】図２０には、アップドレイン型のパワーＭ
ＯＳＦＥＴの構成例を示す。ｎ+ 型シリコン基板１００
の表層部にｎ- 領域１０１が形成され、ｎ- 領域１０１
の表層部においてｐベース領域１０２が多数形成される
とともに各ｐベース領域１０２の表層部にｎ+ ソース領
域１０３およびｐ+ 領域１０４が形成され、さらに、ｎ
+ ソース領域１０３およびｐ+ 領域１０４に接するソー
ス電極１０５が配置されている。さらに、ｐベース領域
１０２での一部領域の上にはゲート酸化膜１０６を介し
てゲート電極１０７が配置されている。ここで、ｐベー
ス領域１０２（領域１０３および１０４）にてソースセ
ルＣsourceが構成され、このソースセルＣsourceが多数
集合した状態で配置されている。一方、ｎ- 領域１０１
の表層部において、前記ソースセルＣsource群から離間
した位置においてディープｎ+ 領域１０８が形成され、
このディープｎ+ 領域１０８はドレイン電極１０９と接
している。
【０００４】このように、このアップドレイン型ＭＯＳ
ＦＥＴは、ディスクリートと同じソースセルＣsourceを
複数配置し、そのソースセルＣsource群の周辺にドレイ
ン領域（ディープｎ+ 領域１０８）を配置させた構造と
なっている。
【０００５】そして、アップドレイン型ＭＯＳＦＥＴに
おいては、ソース・ドレイン間にサージ電圧が印加さ
れ、ドレイン・ソースのｐｎ接合がブレークダウン（ア
バランシェ降伏）した場合には、サージ電流は電流経路
Ｌs で示すごとくドレイン電極１０９からディープｎ+
領域１０８およびｎ- 領域１０１、ｐベース領域１０２
を経由してソース電極１０５に抜ける。
【０００６】ところが、最外周のソースセルＣsourceも
基本的に内部のソースセルＣsourceと同じ構造であるた
め、薄いゲート酸化膜１０６も最外周セルＣsourceの外
側（つまりドレイン側）に形成されている。このため、
サージ電流はゲート酸化膜１０６の下を通過することに
なる。このとき、ソースのｐベース領域１０２が抵抗と
して働き、その電圧降下がゲート酸化膜１０６の絶縁耐
圧を越えると、ゲート酸化膜１０６が破壊され、ゲート
がソースとショートしてＭＯＳＦＥＴとして機能しなく
なるという問題がある。
【０００７】
【発明が解決しようとする課題】そこで、この発明の目
的は、サージ耐量を向上させることができる横形絶縁ゲ
ート型トランジスタを提供することにある。
【０００８】
【課題を解決するための手段】請求項１に記載の横形絶
縁ゲート型トランジスタたとえば横型ＭＯＳトランジス
タは、ドレイン形成領域とソース形成領域との間におけ
る半導体基板上の絶縁膜のソース形成領域側端部の膜厚
をゲート絶縁膜よりも厚くし、その上にゲート配線材を
配置したことを特徴としている。
【０００９】よって、ソース・ドレイン間にサージ電圧
が加わると、ドレイン電極からソース形成領域での最も
ドレイン電極側のセルにサージ電流が流れるが、このサ
ージ電流経路において薄い絶縁膜（ゲート絶縁膜）は無
く、厚い絶縁膜が在るので、ゲート絶縁膜破壊が起こる
ことが回避される。
【００１０】ここで、請求項２に記載のように、ソース
形成領域側端部に配置される絶縁膜として、半導体基板
上においてソース形成領域とドレイン形成領域とを電気
的に分離するためのフィールド酸化膜を用いると、実用
上好ましいものになる。
【００１１】また、請求項３に記載のように、基板の上
にソース・ドレイン引き出しのために配線が２層にわた
り設けられており、第１層目の配線に対する第２層目の
配線の重なり度合いを５０％より大きくする。
【００１２】このようにすると、ステップカバレージを
考慮して第１層目の配線に比べ第２層目の配線が厚く形
成されるが、第２層目の配線が広い範囲にわたり配置さ
れているので、配線抵抗がより小さくなる。これによ
り、オン抵抗を下げることができる。
【００１３】また、請求項４に記載のように、角形をな
すソース形成領域の周囲に所定の間隔をおいて延設され
るドレイン領域形成用の不純物拡散領域の延設構造とし
て、角部において直線的に交わらせる。
【００１４】このようにすると、角部において不純物拡
散領域が熱拡散等により拡がったとしても、不純物拡散
領域が直線的に交わっているので、角部においてドレイ
ン／ソース間隔の接近が起こらず、角部にサージ電流が
集中することが回避される。その結果、電流を均等に分
散でき、サージ耐量を向上させることができる。
【００１５】また、請求項１〜４のＭＯＳＦＥＴに代わ
り、請求項５〜８のＩＧＢＴに適用しても同様のことが
云える。つまり、ＭＯＳＦＥＴでの第１導電型のドレイ
ン領域を逆導電型（第２導電型）のコレクタ領域とし、
端子の呼び名としてドレインをコレクタとし、ソースを
エミッタとする。
【００１６】
【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。本実施の形態では自動
車用複合ＩＣに具体化しており、１チップ内にパワーＭ
ＯＳＦＥＴとバイポーラトランジスタとＣＭＯＳとを集
積している。また、パワーＭＯＳＦＥＴにはアップドレ
イン型のＤＭＯＳＦＥＴを用いている。
【００１７】図１に、アップドレイン型のＤＭＯＳＦＥ
Ｔの断面図を示す。また、図２には電極材およびその上
の配置材料を除去した状態での平面および断面図を示
す。さらに、図３には図１の要部拡大図を示す。
【００１８】本実施の形態では、ＳＯＩ（Ｓilicon Ｏ
n Ｉnsulator）構造およびトレンチ酸化膜による分離構
造を利用して島を形成している。つまり、図１に示すよ
うに、ｐ型シリコン基板１とｎ+ 型シリコン基板２とが
シリコン酸化膜（埋込酸化膜）３を介した貼り合わせに
より接合され、ＳＯＩ構造をなしている。また、ｎ+型
シリコン基板２において表面から埋込酸化膜３に至るト
レンチ４が形成され、トレンチ４内には酸化膜５および
ポリシリコン（図示略）が充填され、シリコン酸化膜
（埋込酸化膜）３および酸化膜５にて囲まれたシリコン
領域が島となっている。
【００１９】ｎ+ 型シリコン基板２の表層部にはｎ- 領
域６が形成されている。ここで、ＳＯＩ基板におけるｎ
- 領域６の不純物濃度は１×１０15ｃｍ-3であり、ｎ-
領域６の厚さは耐圧に応じて決まるが、例えばｎｐｎト
ランジスタが３５Ｖ系なら約１３μｍである。また、ｎ
- 領域６の下のｎ+ 層２は不純物濃度が１×１０18ｃｍ
-3、厚さが約３μｍである。
【００２０】なお、ＳＯＩ基板の代わりに、ｎ型エピウ
エハを用いてもよい。図１に示すように、ＭＯＳＦＥＴ
の形成島においては、ソース形成領域Ｚ１とドレイン形
成領域Ｚ２とが区画され、ソース形成領域Ｚ１において
は多数のソースセルＣsourceが形成されている。
【００２１】ソース形成領域Ｚ１とドレイン形成領域Ｚ
２との間において、基板２の表面部にはＬＯＣＯＳ酸化
膜７が形成されている。このＬＯＣＯＳ酸化膜７は、基
板２上においてソース形成領域Ｚ１とドレイン形成領域
Ｚ２とを電気的に分離するためのものである。
【００２２】各ソースセルＣsourceにおいて、基板２の
表面部にはゲート絶縁膜としてのゲート酸化膜８が形成
されている。ゲート酸化膜８の上にはポリシリコンゲー
ト電極９が配置されている。図３に示すように、このポ
リシリコンゲート電極９を拡散窓としたボロン（Ｂ）お
よび、砒素（Ａｓ）のドーズによりｐベース領域（ｐウ
ェル領域）１０およびｎ+ ソース領域１１が二重拡散に
より形成されている。さらに、ｐベース領域１０にはｐ
+ コンタクト領域１２が形成されている。また、基板２
の表層部にはｐ領域１４がｐベース領域１０よりも深く
形成され、このｐ領域１４によりボディダイオードが形
成されている。
【００２３】また、図１に示すように、ドレイン形成領
域Ｚ２はソース形成領域Ｚ１から離間しており、このド
レイン形成領域Ｚ２での基板２（ｎ- 領域６）の表層部
にディープｎ+ 領域１３が形成されている。このディー
プｎ+ 領域１３はｎ- 領域６よりも深く形成されてい
る。
【００２４】このように、このアップドレイン型ＭＯＳ
ＦＥＴは、ディスクリートと同じソースセルＣsourceを
複数配置し、このソース形成領域Ｚ１の周辺にドレイン
形成領域（ディープｎ+ 領域１３）Ｚ２を配置させた構
造となっている。
【００２５】一方、ポリシリコンゲート電極９の上には
ＢＰＳＧ膜１５が配置されている。また、図３に示すよ
うに、ＢＰＳＧ膜１５に形成したコンタクトホール１６
を通してｎ+ ソース領域１１およびｐ+ コンタクト領域
１２に接するようにソース電極１７が配置されている。
このソース電極１７はアルミよりなる。また、ＢＰＳＧ
膜１５に形成したコンタクトホール１８を通してディー
プｎ+ 領域１３に接するようにドレイン電極１９が配置
されている。このドレイン電極１９はアルミよりなる。
なお、ディープｎ+ 領域１３におけるドレイン電極１９
との接触部にはコンタクトｎ+ 領域２０が形成されてい
る。
【００２６】ソース電極１７とドレイン電極１９とは第
１アルミ層となっている。図１に示すように、第１アル
ミ層（１７，１９）の上には層間絶縁膜（ＴＥＯＳ）２
１を介して第２アルミ層２２が配置され、アルミ層２２
はビアホール２３を通してソース電極１７と接続されて
いる。１層目のアルミ層１７，１９に比べ２層目のアル
ミ層２２の方が厚くなっている。さらに、第２アルミ層
２２はパッシベーション膜（ＳｉＮ）２４にて覆われて
いる。
【００２７】また、本実施の形態においては、ＬＯＣＯ
Ｓ酸化膜７が、ソース形成領域Ｚ１での最もドレイン寄
りのソースセルＣsourceのソースコンタクト部（１６）
まで延設されている。つまり、ドレイン形成領域Ｚ２と
ソース形成領域Ｚ１との間における基板２上の絶縁膜と
して、ソース形成領域Ｚ１側の端部にもゲート酸化膜８
よりも厚いＬＯＣＯＳ酸化膜７を配置している。このよ
うに延設されたＬＯＣＯＳ酸化膜７の上にゲート配線材
としてのポリシリコン層９ａが延設され、このポリシリ
コン層９ａにてゲートがソースセルＣsourceから外部に
引き出されている。また、図３に示すように、最もドレ
イン寄りのソースセルＣsourceにおいて、ＬＯＣＯＳ酸
化膜７の下にｐ領域１４がソース側からドレイン側に延
びた状態で形成されている。さらに、最もドレイン寄り
のソースセルＣsourceにおいて、ｐ領域１４のドレイン
側への延設箇所にはｎ+ ソース領域１１が無く、他のソ
ースセルＣsourceには設けたｎ+ ソース領域１１の一部
を削除した構成となっている。
【００２８】図４には、１層目のアルミ配線パターン
（図１の１７，１９相当品）のレイアウトを示し、図５
には２層目のアルミ配線パターン（図１の２２相当品）
のレイアウトを示し、図６にはビアホールパターン（図
１の２３相当品）のレイアウトを示す。
【００２９】つまり、図１のアルミ配線１７，１９は図
４のレイアウトを有し、その上の層間絶縁膜（ＳｉＮ）
２１に形成されたビアホール２３は図６のレイアウトを
有し、その上のアルミ配線２２は図５のレイアウトを有
している。
【００３０】図４〜図６に示すように、基板２の上にソ
ース・ドレイン引き出しのために配線が２層にわたり設
けられるとともに、ワイヤボンディング用のソースパッ
ドＰs およびドレインパッドＰd がチップの片側に寄せ
て設けられている。また、図４のレイアウト図において
帯状をなすソース用配線３０と帯状をなすドレイン用配
線４０とが交互に並設されている。図６のレイアウト図
において長方形をなすソース用ビアホール５０と長方形
をなすドレイン用ビアホール６０とが交互に並設されて
いる。また、図５のレイアウト図において図４のソース
用配線３０の上にソース用配線７０が、また、図４のド
レイン用配線４０の上にドレイン用配線８０が配置さ
れ、かつ、ソースおよびドレイン用配線７０，８０にお
いては図の左側から右側にいくほど長くなっている。
【００３１】ここで、図４の第１層目の配線３０，４０
に対する図５の第２層目の配線７０，８０の重なり度合
いが５０％より大きくなっている。具体的には７５％と
なっている。
【００３２】図７には、チップの角部の拡大図を示す。
図７に示すように、角部のディープｎ+ 領域１３は、円
形にレイアウトせずそのまま真っ直ぐ配置している。つ
まり、角形をなすソース形成領域Ｚ１の周囲に所定の間
隔をおいて延設されるディープｎ+ 領域１３（ドレイン
領域形成用の不純物拡散領域）の延設構造として、角部
において直線的に交わらせている。
【００３３】次に、このように構成したアップドレイン
型のパワーＭＯＳＦＥＴの製造方法を、図８〜図１２お
よび図２を用いて説明する。まず、図８に示すように、
ＳＯＩ基板を用意し、ＳＯＩ基板にトレンチ（溝）４を
形成する。そして、トレンチ（溝）４の側壁に酸化膜５
を形成し、その後にポリシリコンで埋め込む。その後、
ディープｎ+ 領域１３を形成すべく、インプラおよび熱
拡散を行う（条件；リン、７×１０15ｃｍ-2、１００Ｋ
ｅＶ、１１７０℃、１０時間）。この熱処理は、下の埋
め込みｎ+ 層２と十分に重なり合うように高温で長時間
行う。
【００３４】次に、図９に示すように、ｐ領域１４を形
成すべくインプラおよび熱拡散を行う。これにより、ソ
ースセルの中心およびソース周辺にボディーダイオード
が形成される。このときの条件は、不純物としてボロン
を用い、ドーズ量を２×１０ 14ｃｍ-2とし、１１７０
℃、７０分間の熱処理を行う。
【００３５】その後、図１０に示すように、ＬＯＣＯＳ
酸化膜７およびゲート酸化膜８を形成する。ここで、Ｌ
ＯＣＯＳ酸化膜７は、ＳｉＮをマスクに酸素雰囲気中で
熱酸化により形成し、厚さは約６００ｎｍである。
【００３６】そして、図１１に示すように、ポリシリコ
ンゲート電極９を形成すべく、厚さ約３００ｎｍのポリ
シリコン膜をデポし、パターニングする。ついで、図１
２に示すように、ポリシリコンゲート電極９をマスクに
ｐベース領域１０を形成すべく、インプラおよび熱拡散
を行う（条件；ボロン、５×１０ 13ｃｍ-2、１０５０
℃、７時間）。
【００３７】さらに、図２，３に示すように、ｎ+ ソー
ス領域１１およびｐ+ コンタクト領域１２を形成すべく
インプラを行う。このときのドーズ量は、砒素（Ａｓ）
が５×１０15ｃｍ-2、ボロン（Ｂ）が５×１０15ｃｍ-2
である。
【００３８】引き続き、図１に示すように、ＢＰＳＧ膜
１５をデポするとともにリフロー（７００ｎｍ、９５０
℃、２０分）を行う。その後、コンタクトホール１６，
１８を形成し、電極１７，１９となるアルミ層をスパッ
タ（厚さは１μｍ）する。さらに、パターニングおよび
シンタ（４５０℃）を行う。
【００３９】次に、層間絶縁膜（ＴＥＯＳ）２１を形成
する。そして、ビアホール２３を形成した後、２層目の
アルミ層２２を配置し、パターニングする。その上にパ
ッシベーション膜（ＳｉＮ）２４を厚さ１．６μｍデポ
し、パターニングし、アニール（４５０℃）する。
【００４０】このようにして、アップドレイン型のパワ
ーＭＯＳＦＥＴが完成する。次に、このように構成した
アップドレイン型のＤＭＯＳＦＥＴの作用を説明する。
【００４１】ゲート電圧の印加によるトランジスタ・オ
ン時には、図３においてＬonに示す経路にてゲート絶縁
膜としてのシリコン酸化膜８の下をドレイン端子からソ
ース端子に向かってドレイン電流が流れる。
【００４２】また、ソース・ドレイン間にサージ電圧が
印加されると、ドレイン・ソースのｐｎ接合がブレーク
ダウン（アバランシェ降伏）した場合、サージ電流は経
路Ｌｓにて示すようにドレイン電極１９からディープｎ
+ 領域１３、ｎ- 領域６およびソースのｐ領域１４，１
０を経由してソース電極１７に抜ける。
【００４３】このとき、ゲートをソースセルＣsourceか
ら外部に引き出す箇所にＬＯＣＯＳ酸化膜７を形成し、
その上にゲート配線材であるポリシリコン層９ａを配置
したので、ドレイン電極１９から印加されたサージ電流
は、ドレイン電極１９から一番近い最外周のソースセル
Ｃsourceに抜けるが、この際、薄いゲート酸化膜８の直
下を流れない。そのため、ｐ領域１４での電圧降下によ
るゲート酸化膜８の破壊は起きない。
【００４４】通常、ＬＯＣＯＳ酸化膜７はフィールド部
の寄生ＭＯＳ動作を防止する必要から、５００ｎｍ以上
とし、一方、パワーＭＯＳＦＥＴのゲート酸化膜８の厚
さは、ＣＭＯＳ電源（５ボルト程度）電圧で駆動できる
よう１００ｎｍ以下に設定される。そのため、図２０に
示す従来構造のものよりも、酸化膜の破壊耐圧は、少な
くとも５倍以上に向上できる。
【００４５】また、本実施形態では、図３に示すよう
に、最もドレイン寄りのソースセルＣsourceにおいて、
ｐ領域１４をＬＯＣＯＳ酸化膜７の下に延設しているた
め、従来のポリシリコンをマスクにした場合に比べ、ベ
ースのとぎれが無く、サージ電流がセル間のｎ- 領域６
を経由して内部のセルに進入しにくくなり、内部セルの
破壊が防止できる。
【００４６】さらに、最外周のソースセルＣsourceのｎ
+ ソース領域１１もドレイン側の一部を削除しているた
め、サージ電流がソースに流れても、ｎ- 領域６、ソー
スセルＣsourceのｐベース領域１０、ｎ+ ソース領域１
１で構成される寄生ｎｐｎトランジスタ動作が防止で
き、サージ耐量はさらに向上する。
【００４７】また、図４〜図６に示すように、本例のア
ルミ配線方法によれば、ワイヤーボンディングのし易さ
から複合ＩＣでよく使用されるパワーＭＯＳＦＥＴのソ
ース、ドレイン引き出しパッドＰs ，Ｐd を片側に寄せ
た配置において、レイアウトに起因したアルミの配線抵
抗増加を抑えることができ、結果として単純な従来のア
ルミレイアウト時よりパワーＭＯＳＦＥＴのオン抵抗を
下げることができる。また、各ソースセルＣsourceから
見た場合のアルミ配線抵抗の均等化も行われ、サージ電
流の各セルへの配分も従来より均等化でき、結果として
サージ耐量の向上ができる。
【００４８】これに関し、より詳しくは、一般的にシリ
コンＩＣ工程で２層のアルミ配線を作る場合、急な段差
部での２層目のアルミ配線切れを防止するため、下の１
層目のアルミ配線を薄く、２層目のアルミ配線を逆に厚
く形成する。ＬＳＩで使用される場合は、１層目のアル
ミの厚さは約０．５μｍ、２層目のアルミの厚さは１．
０μｍ程度である。このため、１層目のアルミ配線の抵
抗は２層目のアルミ配線の約２倍になる。従って、こう
したＬＳＩの厚さが薄いアルミ配線でＤＭＯＳなどのパ
ワーＭＯＳの配線を形成すると、つまり、ＢｉＣＭＯＳ
とＤＭＯＳを同一チップ上に共存させる複合ＩＣの場合
で、チップの周辺部にＤＭＯＳを配置してボンディング
パッドを片側に寄せたレイアウトをとる場合において、
配線の仕方でＤＭＯＳのオン抵抗が左右される。そこ
で、なるだけ配線抵抗が小さくなるようなレイアウトを
工夫する必要がある。それには、抵抗の高い１層目のア
ルミ配線をなるだけ２層目のアルミ配線でカバーしてや
る必要がある。
【００４９】図１６〜図１８には、比較例としての１層
目のアルミ配線パターンのレイアウト、２層目のアルミ
配線パターンのレイアウト、およびビアホールパターン
のレイアウトを示す。
【００５０】この比較例では、１層目のアルミ配線３
０，４０に対する２層目のアルミ配線７０，８０の重な
り度合い（カバー率）は５０％であり、抵抗の増加が問
題である。
【００５１】一方、図４〜図６に示す本例では１層目に
対する２層目のアルミ配線の重なり度合い（カバー率）
は、平均７５％であり、オン抵抗の増加は比較例より改
善される。
【００５２】図４〜図６に代わる別例のレイアウトを図
１３〜図１５に示す。図１３に１層目のアルミ配線パタ
ーンのレイアウト、図１４に２層目のアルミ配線パター
ンのレイアウト、および図１５にビアホールパターンの
レイアウトを示す。
【００５３】この場合には、１層目に対する２層目のア
ルミ配線の重なり度合い（カバー率）は、１００％であ
る。なお、このとき、図４〜図６の場合に比べ、引き出
し部（パッドとＤＭＯＳエリアの間）Ｓ１０に配線領域
が余分に必要となる。
【００５４】また、図７に示すように、本実施形態では
ドレインのコーナ部を図１９に示すごとく円弧状から直
角構造に変更しているため、コーナ部のディープｎ+ 領
域１３の横方向拡散による、でき上がりでのディープｎ
+ ／ソース間隔の接近が起こらずコーナ部にサージ電流
が集中することが無く電流を均等に分散できるためサー
ジ耐量はさらに向上する。
【００５５】これに関し、より詳しくは、図１９に示す
比較例においてはディープｎ+ 領域１３が円形にレイア
ウトされ、ディープｎ+ 領域１３からソースまでの距離
が一定となるようにレイアウトされている。
【００５６】よって、図１９の比較例でのパターンで
は、角部のディープｎ+ 領域１３の拡散により角部にお
いてベースとディープｎ+ 領域１３が接近してディープ
ｎ+ ／ベース間の耐圧が低下し、ディープｎ+ ／ベース
間の抵抗も下がり、サージ電流が集中する可能性があ
る。これに対し、図７の本実施形態では、角部のディー
プｎ+ 領域１３は、比較例と異なり円形にレイアウトせ
ずそのまま真っ直ぐ配置しているため、ディープｎ+ 領
域１３が拡散してもベースとディープｎ+ 領域１３は他
の領域よりも接近せず、比較例のように角部の耐圧低
下、抵抗低下によるサージ電流の集中が回避でき、サー
ジ耐量を上げることができる。
【００５７】このようにして、複合ＩＣにおけるアップ
ドレイン型のパワーＭＯＳＦＥＴのサージ耐量を著しく
向上させ、さらに配線まで含めたオン抵抗の低減も図る
ことができる。
【００５８】このように本実施の形態は、下記の特徴を
有する。 （イ）図３に示したように、ドレイン形成領域Ｚ２とソ
ース形成領域Ｚ１との間におけるシリコン基板２上の絶
縁膜のソース形成領域Ｚ１側端部にもＬＯＣＯＳ酸化膜
７を配置して絶縁膜の膜厚をゲート酸化膜８よりも厚く
し、その上にゲート配線材（ポリシリコン層）９ａを配
置した。よって、ソース・ドレイン間にサージ電圧が加
わると、ドレイン電極１９からソース形成領域Ｚ１での
最もドレイン電極１９側のセルにサージ電流が流れる
が、このサージ電流経路Ｌｓにおいて薄い絶縁膜（ゲー
ト酸化膜）８ではなく厚い絶縁膜（ＬＯＣＯＳ酸化膜）
７が在るので、ゲート酸化膜破壊が起こることが回避さ
れる。
【００５９】つまり、ゲート酸化膜８をサージ電流経路
Ｌｓ上に形成しないようゲート配線材９ａをソースセル
の外側に引き出す際、厚い絶縁膜７の一部をソースセル
の内部にまで延長しその上にゲート配線材９ａを配置す
るゲート引き出し構造を採用することにより、サージ耐
量を向上させることができる。
【００６０】換言すれば、サージ印加時のパワーＭＯＳ
ＦＥＴの破壊がゲートに起因している点を考慮し、ゲー
トが破壊されないようにサージ電流が流れる場所にはゲ
ート酸化膜（およびゲートポリシリコン）を形成しない
構造にすることによりサージ耐量を向上させることがで
きる。 （ロ）ソース形成領域Ｚ１側端部に配置される絶縁膜７
は、半導体基板上においてソース形成領域Ｚ１とドレイ
ン形成領域Ｚ２とを電気的に分離するためのＬＯＣＯＳ
酸化膜であるので、実用上好ましいものとなる。 （ハ）図４，５に示したように、チップの片側にワイヤ
ボンディングパッドＰs，Ｐd が片側に寄せられるとと
もに、基板の上にソース・ドレイン引き出しのために配
線を２層にわたり設けた横形絶縁ゲート型トランジスタ
において、第１層目の配線３０，４０に対する第２層目
の配線７０，８０の重なり度合いを５０％より大きくし
た。よって、ステップカバレージを考慮して第１層目の
配線３０，４０に比べ第２層目の配線７０，８０が厚く
形成されるが、第２層目の配線７０，８０が広い範囲に
わたり配置されているので、配線抵抗がより小さくな
る。これにより、オン抵抗を下げることができる。 （ハ）図７に示したように、ドレイン領域形成用の不純
物拡散領域（ディープｎ + 領域）１３の延設構造とし
て、角部において直線的に交わらせた。よって、角部に
おいて不純物拡散領域１３が熱拡散により拡がったとし
ても、不純物拡散領域１３が直線的に交わっているの
で、角部においてドレイン／ソース間隔の接近が起こら
ず、角部にサージ電流が集中することが無く、そのた
め、電流を均等に分散でき、サージ耐量を向上させるこ
とができる。
【００６１】これまでは、絶縁ゲート型トランジスタと
してＭＯＳＦＥＴを想定したが、ＩＧＢＴに適用しても
よい。つまり、図３のｎ+ 領域２，１３を、ｐ+ 領域と
し、端子の呼び名としてドレインをコレクタとし、ソー
スをエミッタとすればよく、他の構成はこれまで説明し
てきたＭＯＳＦＥＴと同じである。
【図面の簡単な説明】
【図１】 実施の形態におけるアップドレイン型のＤＭ
ＯＳＦＥＴの断面図。
【図２】 電極材およびその上の配置材料を除去した状
態での説明図。
【図３】 図１の要部拡大図。
【図４】 １層目のアルミ配線パターンのレイアウト
図。
【図５】 ２層目のアルミ配線パターンのレイアウト
図。
【図６】 ビアホールパターンのレイアウト図。
【図７】 チップの角部を示す平面図。
【図８】 ＤＭＯＳＦＥＴの製造工程を説明するための
説明図。
【図９】 ＤＭＯＳＦＥＴの製造工程を説明するための
説明図。
【図１０】 ＤＭＯＳＦＥＴの製造工程を説明するため
の説明図。
【図１１】 ＤＭＯＳＦＥＴの製造工程を説明するため
の説明図。
【図１２】 ＤＭＯＳＦＥＴの製造工程を説明するため
の説明図。
【図１３】 別例での１層目のアルミ配線パターンのレ
イアウト図。
【図１４】 別例での２層目のアルミ配線パターンのレ
イアウト図。
【図１５】 別例でのビアホールパターンのレイアウト
図。
【図１６】 比較例での１層目のアルミ配線パターンの
レイアウト図。
【図１７】 比較例での２層目のアルミ配線パターンの
レイアウト図。
【図１８】 比較例でのビアホールパターンのレイアウ
ト図。
【図１９】 比較例でのチップの角部を示す図。
【図２０】 従来のアップドレイン型のＤＭＯＳＦＥＴ
を示す図。
【符号の説明】
２…ｎ+ 型シリコン基板、７…ＬＯＣＯＳ酸化膜、８…
ゲート酸化膜、９…ポリシリコンゲート電極、９ａ…ポ
リシリコン層、１０…ｐベース領域、１１…ｎ + ソース
領域、１３…ディープｎ+ 領域、１７…ソース電極、１
９…ドレイン電極、２２…アルミ配線、Ｐs ，Ｐd …パ
ッド、Ｚ１…ソース形成領域、Ｚ２…ドレイン形成領域

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板における一表面
    に区画されたソース形成領域とドレイン形成領域のうち
    のソース形成領域の表層部にセル毎に多数形成された第
    ２導電型のベース領域と、 前記ベース領域での表層部に形成された第１導電型のソ
    ース領域と、 前記半導体基板での少なくとも前記ベース領域の一部領
    域に対しゲート絶縁膜を介して配置されたゲート電極
    と、 前記ベース領域の一部領域およびソース領域の一部領域
    と接するように配置されたソース電極と、を備えた横形
    絶縁ゲート型トランジスタであって、 前記ドレイン形成領域とソース形成領域との間における
    半導体基板上の絶縁膜のソース形成領域側端部の膜厚を
    ゲート絶縁膜よりも厚くし、その上にゲート配線材を配
    置したことを特徴とする横形絶縁ゲート型トランジス
    タ。
  2. 【請求項２】 前記ソース形成領域側端部に配置される
    絶縁膜は、半導体基板上において前記ソース形成領域と
    ドレイン形成領域とを電気的に分離するためのフィール
    ド酸化膜である請求項１に記載の横形絶縁ゲート型トラ
    ンジスタ。
  3. 【請求項３】 前記基板の上にソース・ドレイン引き出
    しのために配線が２層にわたり設けられており、 第１層目の配線に対する第２層目の配線の重なり度合い
    を５０％より大きくした請求項１に記載の横形絶縁ゲー
    ト型トランジスタ。
  4. 【請求項４】 角形をなすソース形成領域の周囲に所定
    の間隔をおいて延設されるドレイン領域形成用の不純物
    拡散領域の延設構造として、角部において直線的に交わ
    らせた請求項１に記載の横形絶縁ゲート型トランジス
    タ。
  5. 【請求項５】 第１導電型の半導体基板における一表面
    に区画されたエミッタ形成領域とコレクタ形成領域のう
    ちのエミッタ形成領域の表層部にセル毎に多数形成され
    た第２導電型のベース領域と、 前記ベース形成領域での表層部に形成された第１導電型
    のエミッタ領域と、 前記半導体基板での少なくとも前記ベース領域の一部領
    域に対しゲート絶縁膜を介して配置されたゲート電極
    と、 前記ベース領域の一部領域およびエミッタ領域の一部領
    域と接するように配置されたエミッタ電極と、を備えた
    横形絶縁ゲート型トランジスタであって、 前記コレクタ形成領域とエミッタ形成領域との間におけ
    る半導体基板上の絶縁膜のエミッタ形成領域側端部の膜
    厚をゲート絶縁膜よりも厚くし、その上にゲート配線材
    を配置したことを特徴とする横形絶縁ゲート型トランジ
    スタ。
  6. 【請求項６】 前記エミッタ形成領域側端部に配置され
    る絶縁膜は、半導体基板上において前記エミッタ形成領
    域とコレクタ形成領域とを電気的に分離するためのフィ
    ールド酸化膜である請求項５に記載の横形絶縁ゲート型
    トランジスタ。
  7. 【請求項７】 前記基板の上にエミッタ・コレクタ引き
    出しのために配線が２層にわたり設けられており、 第１層目の配線に対する第２層目の配線の重なり度合い
    を５０％より大きくした請求項５に記載の横形絶縁ゲー
    ト型トランジスタ。
  8. 【請求項８】 角形をなすエミッタ形成領域の周囲に所
    定の間隔をおいて延設されるコレクタ領域形成用の不純
    物拡散領域の延設構造として、角部において直線的に交
    わらせた請求項５に記載の横形絶縁ゲート型トランジス
    タ。
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