JP3899683B2 - 横型ｍｏｓトランジスタ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は横型ＭＯＳトランジスタに係り、詳しくＲＥＳＵＲＦ構造を採用したＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、自動車の負荷駆動に供される複合ＩＣとして、ＢｉＣＭＯＳ回路と共存できる横型パワーＭＯＳＦＥＴ（以下ＬＤＭＯＳという）は、通常のｎｐｎバイポーラトランジスタの作り易さからｎ型シリコン基板上に形成されるため、いわゆるＲＥＳＵＲＦ構造が採用されている。その一例を図１７に示す。ＲＥＳＵＲＦ構造は、シリコン表面下に浅いｐｎ接合を作り逆バイアス時に表面層を空乏化して電界緩和することにより高耐圧化できる構造のことで表面電界緩和構造ともいう。この構造にするために、ＬＤＭＯＳ部全体に拡散深さの異なるｐ及びｎの二重ウェル領域１０２，１０３を形成していた。
【０００３】
このため、ＬＤＭＯＳの高耐圧、低オン抵抗化が実現できる一方でサージ耐量が低下するという問題があった。つまり、ＬＤＭＯＳ全体にｎウェル領域１０２を形成していたため、ｎ+ ソース領域１０５の直下のチャネルｐウェル領域１０３において、その濃度がｎウェル領域１０２で相殺される分だけ低下した。言い換えれば、ドレイン領域のｎ層１０２、チャネル領域のｐ層１０３、ソース領域１０５のｎ+ で形成される寄生バイポーラトランジスタのベース抵抗が増加（同時に電流増幅率ｈfeが高い）していた。
【０００４】
従って、サージ電流がドレイン領域からソース領域に流れた場合、少ないサージ電流でベース・エミッタ間がバイアスされ、バイポーラトランジスタ特有の正帰還動作による電流集中作用でＬＤＭＯＳが破壊されるという問題を有していた。
【０００５】
【発明が解決しようとする課題】
そこで、この発明の目的は、バイポーラトランジスタ動作を防止して耐圧およびオン抵抗を犠牲にすることなくサージ耐量を向上させることができる横型ＭＯＳトランジスタを提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載の横型ＭＯＳトランジスタは、第１導電型の半導体基板における表層部に形成された第２導電型の第１のウェル領域と、前記半導体基板において前記第１のウェル領域と共に二重拡散により半導体基板の表層部に部分形成された前記第１のウェル領域よりも浅い第１導電型の第２のウェル領域と、前記半導体基板における表層部に形成され、少なくともその一部が前記第１のウェル領域、および前記第２のウェル領域の端部と重なる第２導電型の第３のウェル領域と、前記第１のウェル領域と前記第３のウェル領域とが重なり且つ、前記第２のウェル領域が重ならない領域内で半導体基板の表層部に形成された第１導電型のソース領域と、前記第２のウェル領域の前記第３のウェル領域と重なる部分から離間した領域に接するように半導体基板上に配置されたドレイン電極と、前記ソース領域に接するように半導体基板上に配置されたソース電極と、半導体基板上の前記ソース電極と前記ドレイン電極との間で且つ、前記第２のウェル領域の端部と前記第３のウェル領域とが重なる領域を含む部分にゲート絶縁膜を介して配置されたゲート電極と、を備えたことを特徴としている。
【０００７】
この構造を採用すると、第１導電型のソース領域は、第２導電型の第１のウェル領域および第３のウェル領域が重なる領域内で半導体基板の表層部に配置されることになる。これら第１のウェル領域および第３のウェル領域の重なる領域においては不純物濃度が高く、ソース領域の下での不純物濃度は高い。よって、寄生バイポーラトランジスタのベース抵抗を下げることができ、バイポーラトランジスタ動作が防止される。
【０００８】
また、ゲート絶縁膜を介したゲート電極は、半導体基板上のソース電極とドレイン電極との間で且つ、第１導電型の第２のウェル領域の端部と第２導電型の第３のウェル領域とが重なる領域を含む部分に配置される。これら第２のウェル領域および第３のウェル領域の重なる領域においては不純物の相殺効果により不純物濃度（チャネル濃度）が低くなる。よって、オン抵抗を低くすることができる。
【０００９】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した実施の形態を図面に従って説明する。
【００１０】
本実施の形態においては、自動車の負荷駆動に供される複合ＩＣに具体化しており、複合ＩＣには、ＢｉＣＭＯＳ回路と横型パワーＭＯＳＦＥＴが集積されている。横型パワーＭＯＳＦＥＴには、ＢｉＣＭＯＳと共存できるＲＥＳＵＲＦ構造を採用したＭＯＳＦＥＴが用いられている。
【００１１】
図１には、本実施形態におけるＭＯＳＦＥＴの平面図を示す。図２には図１のＡ−Ａ断面図を示す。
図２に示すように、シリコン基板１の上に絶縁膜（埋込み酸化膜）２を介してｎ型シリコン基板３が配置され、ＳＯＩ構造を有している。ｎ型シリコン基板３は厚さが１６μｍ、不純物濃度が１×１０15ｃｍ-3程度である。さらに、図１に示すように、ｎ型シリコン基板３にはトレンチ３０が形成され、このトレンチ３０の内壁には酸化膜が形成されるとともにポリシリコンが充填されている。ＳＯＩ基板においてトレンチ３０にて囲まれたシリコン領域がトランジスタ島３１となっている。トランジスタ島３１においてソースセル３２とドレインセル３３がマトリックス状に多数形成されている。より詳しくは、セルピッチが８μｍであり、トランジスタ島３１の最外周側にはソースセル３２が配置されるとともに、その内方においてはソースセル３２とドレインセル３３とが市松模様となる状態で配置されている。
【００１２】
図２において、ｎ型シリコン基板３の表層部においてドレインセルを中心にして深いｐウェル領域４および浅いｎウェル領域５が二重拡散にて形成されている。このｐウェル領域４は濃度が１×１０16ｃｍ-3、拡散深さが５μｍ程度である。また、ｎウェル領域５は濃度が１×１０16ｃｍ-3、拡散深さが１μｍ程度である。
【００１３】
シリコン基板３（ｎウェル領域５）の上におけるソースセルとドレインセルの間にはＬＯＣＯＳ酸化膜６が配置されている。このＬＯＣＯＳ酸化膜６はｎウェル領域５の端部に位置している。また、ドレインセルにおいてｎウェル領域５の表層部にはｎ+ ドレインコンタクト領域７が形成され、ドレイン電極１５がｎ+ ドレインコンタクト領域７と接するように配設されている。
【００１４】
また、ソースセルにおけるｎ型シリコン基板３の表層部にはチャネルｐウェル領域８が形成され、チャネルｐウェル領域８はシリコン基板３の表層部においてその端部がウェル領域４，５と重なっている。つまり、図２において、チャネルｐウェル領域８の右端とｐ，ｎウェル領域４，５の左端とは重なっている。
【００１５】
ソースセルにおいて、ｐウェル領域４とチャネルｐウェル領域８の重なり部における表層部にｎ+ ソース領域９が形成されている。また、ソースセルにおいて、チャネルｐウェル領域８の表層部にはｐ+ 領域１０が形成されている。ソース電極１４がｎ+ ソース領域９とｐ+ 領域１０に接するように配設されている。
【００１６】
つまり、ｎウェル領域５はドレインセルから横方向において後記するゲート酸化膜１１下のｎ+ ソース領域９のエッジ近傍まで延びている。また、ｐウェル領域４はドレインセルから横方向においてｎ+ ソース領域９の下まで（ベース抵抗層まで）延びている。
【００１７】
一方、基板３の表面におけるｎ+ ソース領域９の一部とＬＯＣＯＳ酸化膜６との間には（チャネルｐウェル領域８の上には）、ゲート酸化膜１１を介してポリシリコンゲート電極１２が配置されている。詳しくは、ｎウェル領域５とチャネルｐウェル領域８の重なり部の上、ｎ+ ソース領域９の右端部上、および、その間のチャネルｐウェル領域８の上面に、ゲート酸化膜１１を介してゲート電極１２が配置されている。また、ポリシリコンゲート電極１２はソースセルのエッジからＬＯＣＯＳ酸化膜６までのゲート酸化膜１１を完全に覆えるようにＬＯＣＯＳ酸化膜６の上まで延設されている。
【００１８】
ポリシリコンゲート電極１２は絶縁膜１３にて覆われている。また、ソース電極１４とドレイン電極１５はアルミよりなり、この電極１４，１５が第１層目のアルミ層となっている。第１層目のアルミ層１４，１５の上には層間絶縁膜１６が配置され、その上に２層目のアルミ層であるソース・ドレイン用アルミ配線１９，２０が配置されている。このソース用アルミ配線１９はビアホール１７を通してソース電極１４と接続され、また、ドレイン用アルミ配線２０はビアホール１８を通してドレイン電極１５と接続されている。さらに、ソース・ドレイン用アルミ配線１９，２０の上にはパッシベーション膜２１が配置されている。
【００１９】
次に、ＲＥＳＵＲＦ構造を採用したＭＯＳＦＥＴの製造方法を説明する。
まず、図３に示すように、ＳＯＩ基板を用意し、共通のマスクであるレジスト５０を用いてｐウェル領域４およびｎウェル領域５をイオン注入と熱拡散により形成する。より詳しくは、ボロン（Ｂ）とヒ素（Ａｓ）を、基板の上の同一マスク５０でインプラするとともに熱拡散する。このときのドーズ量はボロンについては１×１０13ｃｍ-2、ヒ素については５×１０12ｃｍ-2程度であり、熱処理は１１７０℃で１５時間行う。
【００２０】
ここで、二重ウェル領域４，５のインプラは、すべての熱処理が終わったできあがりの状態（図２の状態）でｎウェル領域５のヒ素がゲート酸化膜１１下のｎ+ ソース領域９のエッジ近傍まで横方向に拡散で到達でき、かつｐウェル領域４のボロンが、ｎ+ ソース領域９下のベース抵抗層まで到達するように、ほぼソースセルのＬＯＣＯＳエッジからドレイン領域全体の範囲にわたって拡がるように拡散する。
【００２１】
なお、二重ウェル領域４，５は同一マスク５０を用いたが、別マスクを用いてｐウェル領域４とｎウェル領域５を所望の位置に形成してもよい。
引き続き、図４に示すように、基板３の上にＬＯＣＯＳ酸化膜６を形成する。このＬＯＣＯＳ酸化膜６は、厚さが約５００ｎｍ、幅が２μｍ程度である。
【００２２】
さらに、図５に示すように、厚さが約３０ｎｍのゲート酸化膜１１を形成するとともに、ポリシリコンゲート電極１２となるゲートポリシリコン層をデポおよびパターニングする。ポリシリコン層（１２）の厚さは、３００ｎｍ程度である。
【００２３】
その後、図６に示すように、ポリシリコンゲート電極１２のエッジからインプラするとともに熱拡散させてチャネルｐウェル領域８を形成する。インプラ条件は、ボロン（Ｂ）を５×１０13ｃｍ-2だけ注入するものとし、熱処理は１０５０℃で７時間程度行う。ついで、ｎ+ ソース領域９を形成すべくポリシリコンゲート電極１２をマスクにしてインプラを行う。具体的には、ヒ素を５×１０15ｃｍ-2程度注入する。また同時に、ｎ+ ドレインコンタクト層７を形成する。さらに、ｐ+ 領域１０を形成する。
【００２４】
図６において、ｎウェル領域５の形成範囲を「Ｚ１」で、ｐウェル領域４の形成範囲を「Ｚ２」で、チャネルｐウェル領域８の形成範囲を「Ｚ３」で、ｎウェル領域５とチャネルｐウェル領域８の重なり部を「Ｚ４」で、ｎ+ ソース領域９の下方でのｐウェル領域４とチャネルｐウェル領域８の重なり部を「Ｚ５」で示す。
【００２５】
この後、図２に示すように、厚さ７００ｎｍの絶縁膜（ＢＰＳＧ膜）１３をデポし、９５０℃で２０分間リフローし、このＢＰＳＧ膜１３に対しコンタクトホールを形成する。
【００２６】
そして、厚さが０．５μｍの第１層目のアルミ層をスパッタにて堆積するとともにパターニングしてソースおよびドレイン電極１４，１５を形成する。その上に、層間絶縁膜１６をデポするとともに層間絶縁膜１６にビアホール１７，１８を形成する。さらに、厚さが１．５μｍの第２層目のアルミ層をスパッタにて堆積するとともにパターニングして配線１９，２０を形成する。そして、４５０℃のシンターを行う。その後、厚さが１．６μｍのパッシベーション膜（ＳｉＮ）２１をデポする。その結果、ＲＥＳＵＲＦ構造を採用したＭＯＳＦＥＴが完成する。
【００２７】
次に、このように構成したＭＯＳＦＥＴの作用を説明する。
図６に示すように、ｎウェル領域５、ｐウェル領域４がＬＤＭＯＳ全体でなくドレイン側の一部Ｚ１，Ｚ２に限定して両ウェル領域４，５が形成されている。よって、ソース・ドレイン間にサージ電圧が印加された場合には、寄生バイポーラトランジスタに関し、ｎ+ ソース領域９の直下の（Ｚ５での）チャネルｐウェル領域８の濃度を上げることができ、寄生バイポーラトランジスタのベース抵抗を下げることができる。
【００２８】
つまり、サージ耐量の低下がソース・ドレイン間にできる寄生バイポーラトランジスタ動作に起因している点に着目し、この寄生バイポーラトランジスタ動作を防止するために、ＲＥＳＵＲＦ構造にするｐ，ｎウェル領域４，５をＬＤＭＯＳ全体でなく、ドレイン側の一部に限定してインプラして両ウェル領域４，５を形成することにより、ｎ+ ソース領域９は、ｐウェル領域４およびチャネルｐウェル領域８の重なり部に配置され、この両ウェル領域４，８の重なり部においては不純物濃度が高く、ｎ+ ソース領域９の下での不純物濃度は高いものとなる。このようにして、ｎ+ ソース領域９の直下のチャネルｐウェル領域８の濃度を上げる、すなわち寄生バイポーラトランジスタのベース抵抗を下げることにより、バイポーラトランジスタ動作を防止してＬＤＭＯＳの耐圧、オン抵抗を犠牲にすることなくサージ耐量を向上させることができる。
【００２９】
また、チャネル領域においては（特にＺ４の範囲においては）チャネルｐウェル領域８とｎウェル領域５の相殺効果により不純物濃度（チャネル濃度）が低くなっている。これにより、オン抵抗を小さくすることができる。
【００３０】
以下、本実施形態のＬＤＭＯＳと図１７の従来構造のＬＤＭＯＳを比較しつつ、本実施形態のＬＤＭＯＳの特徴部分について説明する。
図１７の従来構造のＬＤＭＯＳにおいてはｎウェル領域１０２を全面に形成している。寄生バイポーラトランジスタのベース層となるｎ+ ソース領域１０５下での（図１７でのＺ１００における）チャネルｐウェル領域１０３の不純物濃度は低く、ベース抵抗が大きい。これに対し、図６の本実施形態のＬＤＭＯＳにおいては、ｎ+ ソース領域９の下部のチャネルｐウェル領域８はｐウェル領域４と重なっており、ｎ+ ソース領域９下でのチャネルｐウェル領域８の不純物濃度は高く、ベース抵抗は小さい。このため、サージ印加時にドレイン・ソース間のｐｎ接合がブレークダウンしてサージ電流が寄生バイポーラトランジスタのベース層を流れてもベース・エミッタ間のバイアスが抑えられ、寄生バイポーラトランジスタ動作が抑制される。これにより、サージ耐量が向上する。
【００３１】
さらに、図６の本実施形態のＬＤＭＯＳにおいてｐウェル領域４は横方向での拡散（広がり）にてチャネルｐウェル領域８につながっている。そのため、ｐウェル電位はソースと共通になるので、二重ウェルＬＤＭＯＳ本来の高耐圧、低オン抵抗という優れた特性は変わらない。
【００３２】
このようにして、一般的に自動車に使用されるパワーＭＯＳＦＥＴには、高耐圧、低オン抵抗、高サージ耐量といった互いに相反する特性が要求されるが、ＲＥＳＵＲＦ構造にする二重ウェル領域をｎ型のドレインセルに部分的に形成することでＲＥＳＵＲＦ構造のメリットである高耐圧、低オン抵抗を活かしながら、ソースセルでの寄生トランジスタ動作を防止してサージ耐量を向上できるこことなる。
【００３３】
このように本実施の形態は、下記の特徴を有する。
（イ）チャネルｐウェル領域８の一部をウェル領域４，５と重ならせるとともに、ｐウェル領域４とチャネルｐウェル領域８の重なり部における表層部にｎ+ ソース領域９を形成し、ｎウェル領域５とチャネルｐウェル領域８の重なり部の上にゲート酸化膜１１を介してポリシリコンゲート電極１２を配置した。よって、ｎ+ ソース領域９は、ｐウェル領域４とチャネルｐウェル領域８の重なり部に配置され、不純物濃度が高く、ｎ+ ソース領域９の下での不純物濃度は高いので、寄生バイポーラトランジスタのベース抵抗を下げることができ、バイポーラトランジスタ動作が防止される。また、ゲート酸化膜１１を介したポリシリコンゲート電極１２は、ｎウェル領域５とチャネルｐウェル領域８の重なり部の上に配置され不純物の相殺効果により不純物濃度（チャネル濃度）が低くなるので、オン抵抗を低くすることができる。
【００３４】
このようにして、バイポーラトランジスタ動作を防止して耐圧およびオン抵抗を犠牲にすることなくサージ耐量を向上させることができることとなる。
（ロ）第１導電型の半導体基板をｎ型基板としたので、実用上好ましいものになる。
【００３５】
以下、本実施形態のＬＤＭＯＳと図１６に示す構造のＬＤＭＯＳを比較しつつ、本実施形態のＬＤＭＯＳの特徴部分について説明する。
特開平５−２６７６５２号公報等に記載のトランジスタにおいては、図１６に示すように、基本的にｐ型シリコン基板１１０上にＲＥＳＵＲＦ構造を作り込んでいる。これに対し、図６や図１７ではｎ型基板を使ったＲＥＳＵＲＦ構造としている。この違いは、図１７のｎ+ ソース領域１０５の直下にできるｎｐｎの寄生バイポーラトランジスタのベース抵抗を大きく左右する。すなわち、図１７のｎ型基板１００上では、ベース層は、ｎ型基板１００、チャネルｐウェル領域１０３、ｎ+ ソース領域１０５で挟まれたピンチ抵抗となり、その値は、一般的に非常に大きい（例えば数ｋΩオーダ）。従って、寄生トランジスタ動作によるサージ耐量の低下が問題となる。このため、ｎ+ ソース領域１０５の直下のベース抵抗（ピンチ抵抗）を下げるためにこの部分Ｚ１００の不純物濃度を上げる必要がある。
【００３６】
そこで、本実施形態では、図６のようにｐウェル層４の一部（もしくは、その大部分）を、ベース抵抗（ピンチ抵抗）となるｎ+ ソース領域９の直下のチャネルｐウェル層８と重ならせている。
【００３７】
一方、図１６のｐ型シリコン基板１１０を使用した場合には、ＲＥＳＵＲＦ構造を作るドリフトｎ層１１２下のｐウェル領域１１１は、ｎ+ ソース領域１１５の下まで達しておらず、本実施形態のように寄生バイポーラトランジスタのベース抵抗層の抵抗を下げる効果は期待できない。
【００３８】
また、本実施形態は以上に述べたように、サージ耐量を下げないために、図６のように、ｎウェル領域５がベース抵抗層と重ならないようにするとともに、ベース抵抗層の濃度を上げることにより耐量を上げるようにし、高耐圧、低オン抵抗、高サージ耐量についてバランスのよいものとなっている。
【００３９】
さらに、オン抵抗という観点でみれば、図１６の場合は、ゲート酸化膜１１６の下のチャネルｐウェル領域１１３とＲＥＳＵＲＦのｐウェル領域１１１の一部Ｚ１１１が重なり合っており、逆にｎウェル領域１１２とチャネルｐウェル領域１１３は全く重なっていないので、ゲート酸化膜１１６下の濃度が本実施形態より基本的に濃くなる構造となっておりチャネル部（ゲート酸化膜下）のオン抵抗が高くなりＬＤＭＯＳ全体のオン抵抗も増加する。
【００４０】
一方、図６の本実施形態では、ＲＥＳＵＲＦを形成するｎウェル領域５の一部がゲート酸化膜１１下のチャネルｐウェル層８の一部（図中、Ｚ４で示す箇所）に重なっているためチャネルの濃度が下がり、図１６の構造よりＬＤＭＯＳのオン抵抗を低くすることができる。
【００４１】
また、米国特許第５，２８６，９９５号に開示されたＬＤＭＯＳにおいては、埋め込みｎ層をｐウェルエピ層の下に配し、ｐｎ接合分離のため埋め込みｎ層の電位を最高電位に固定し素子分離を行うことにより、ｎ基板を使用したものに近い構造となっている。ところが、このＬＤＭＯＳと本実施形態のＬＤＭＯＳを比較すると、米国特許第５，２８６，９９５号に記載のＬＤＭＯＳにおいては、ｐｎ接合分離のための埋め込みｎ層を基板の表面にてコンタクトをとるための引き上げ層（ディープｎ+ 層）が必要となってくる。これに対し、本実施形態のＬＤＭＯＳはＳＯＩ基板を用いたトレンチ分離構造であり、絶縁分離のため基本的にｎ基板３はフロート状態で使用できる。そのため、余分な引き出し部（ＬＤＭＯＳ周辺のディープｎ+ 層）が不要であり、ＬＤＭＯＳの全体のサイズが小さくできる。さらに、米国特許第５，２８６，９９５号に記載のＬＤＭＯＳにおいては、縦の寄生ｎｐｎトランジスタがサージ印加時に動作しやすくサージ耐量の低下が懸念される。これに対し本実施形態のＬＤＭＯＳは縦の寄生トランジスタ動作に起因するサージ耐量の低下は起こらない。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４２】
図７には、本実施の形態におけるＭＯＳＦＥＴを示す。図６とは、ｐウェル領域６０とｎウェル領域６１の配置位置Ｚ１１，Ｚ１２が違っている。ｐウェル領域６０はｎ+ ソース領域９の下を含めた部位からＬＯＣＯＳ酸化膜６まで形成されている。
【００４３】
製造方法としては、図８に示すように、複合ＩＣにおけるＣＭＯＳのｐウェル領域を形成する際に、本例のＬＤＭＯＳのｐウェル領域６０をソースセル全体に形成する。このときのボロン濃度は１×１０17ｃｍ-3である。また、ｎウェル領域６１をＬＯＣＯＳ酸化膜形成のためのマスクを用いてインプラする。詳しくは、基板３の上にシリコン酸化膜（ＳｉＯ2 ）６２およびシリコン窒化膜（Ｓｉ3 Ｎ4 ）６３を形成し、レジスト６４をマスクにして所定領域のシリコン窒化膜６３を除去する。そして、レジスト６４をマスクとしてｎウェル領域６１を所定領域に形成する。
【００４４】
そして、図９に示すように、ＬＯＣＯＳ酸化膜６を形成する。
その後、図１０に示すように、ゲート酸化膜１１およびポリシリコンゲート電極１２を形成する。
【００４５】
引き続き、図７に示すように、ポリシリコンゲート電極１２のエッジからインプラし熱拡散にてチャネルｐウェル領域８を形成する（その範囲をＺ１３で示す）。このとき、ｎウェル領域６１とチャネルｐウェル領域８とがＺ１４で重なり、かつ、ｐウェル領域６０の内部にチャネルｐウェル領域８が配置される。
【００４６】
ついで、ｎ+ ソース領域９、ｎ+ 領域７およびｐ+ 領域１０を形成する。以下の工程は第１の実施形態と同様なので説明は省略する。
このように本実施形態では、ｎウェル領域６１をＬＯＣＯＳ形成の窒化膜マスクを利用してインプラしているため、自動的にドレイン側にのみｎウェル領域６１が選択的に形成できる。また、追加ホト工程なしで形成できるというメリットもある。
【００４７】
つまり、ウェルの形成方法に関して、ｐウェル領域６０をＣＭＯＳのｐウェル領域と併用し、ｎウェル領域６１をＬＯＣＯＳ酸化膜６の形成のＳｉＮマスクを利用している。そのため、特開平５−２６７６５２号公報に記載のようにｎウェル領域、ｐウェル領域の二重ウェル形成のための専用マスクは不要となる。
【００４８】
さらに、ｐウェル領域６０内にチャネルｐウェル領域８が形成されているので、ｎ+ ソース領域９下のチャネル濃度は、第１の実施形態より高くなり、サージ耐量はさらに向上する。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００４９】
図１１には本実施の形態におけるＭＯＳＦＥＴを示す。
第３の実施の形態では、ソースセルの中心部にチャネルｐウェル領域８よりも深いベースｐ領域７０（内部ダイオード）を形成している。このベースｐ領域７０はｎ+ ソース領域９の下にも形成されている。
【００５０】
つまり、製造工程において、ベースｐ領域７０をソースの中心に部分的にインプラしてｎ+ ソース領域９下の（図中のＺ２５で示す箇所の）チャネルｐウェル領域８の濃度を上げることができる。ベースｐ領域７０は不純物としてボロンを用い、ドーズ量は２×１０14ｃｍ-2、熱処理は１０５０℃で４時間程度行う。
（第４の実施の形態）
次に、第４の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００５１】
図１２には本実施の形態におけるＭＯＳＦＥＴを示す。
本実施の形態では、ｐウェル領域８０を広範囲にわたり形成している。また、チャネルｐウェル領域８よりも深いベースｐ領域７０（図１１の第３実施形態で用いたもの）を有し、ベースｐ領域７０により深いｐｎ接合、即ち内部ダイオードを形成している。
【００５２】
製造方法としては、図１３に示すように、ＳＯＩ基板を用意し、ｐウェル領域８０を形成するとともに、レジスト８１を用いてｎウェル領域５を形成する。
そして、図１４に示すように、基板３の上にＬＯＣＯＳ酸化膜６を形成する。さらに、図１５に示すように、ゲート酸化膜１１およびポリシリコンゲート電極１２を形成する。引き続き、図１２に示すように、ｎ+ ソース領域９およびｎ+ ドレインコンタクト領域７、ｐ+ 領域１０およびベースｐ領域７０を形成する。以下の工程は第１の実施形態と同様なので説明は省略する。
【００５３】
これまでの説明においては、例えば図２に示すように基板をｎ型としたが、導電型を逆にした横型ＭＯＳトランジスタとしてもよい。つまり、基板をｐ型とした場合（図２のｐｎの導電型を逆にした場合）について適用してもよい。
【００５４】
図１８は、ドレインのｎ+ をｐ+ にかえたＩＧＢＴの実施例である。つまり、ｎウェル領域５の表層部に形成されたｐ+ コレクタ領域９０を持つ横型ＩＧＢＴである。製造方法は、ドレインのｎ+ をｐ+ にする以外はＬＤＭＯＳと基本的に同じである。
【図面の簡単な説明】
【図１】 第１の実施の形態における横型ＭＯＳトランジスタの平面図。
【図２】 図１のＡ−Ａ断面図。
【図３】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図４】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図５】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図６】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図７】 第２の実施の形態における横型ＭＯＳトランジスタの断面図。
【図８】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図９】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図１０】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図１１】 第３の実施の形態における横型ＭＯＳトランジスタの断面図。
【図１２】 第４の実施の形態における横型ＭＯＳトランジスタの断面図。
【図１３】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図１４】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図１５】 製造工程を説明するための横型ＭＯＳトランジスタの断面図。
【図１６】 比較のための横型ＭＯＳトランジスタの断面図。
【図１７】 従来の横型ＭＯＳトランジスタの断面図。
【図１８】 実施例の横型ＩＧＢＴの断面図。
【符号の説明】
３…ｎ型シリコン基板、４…ｐウェル領域、５…ｎウェル領域、６…ＬＯＣＯＳ酸化膜、８…チャネルｐウェル領域、９…ｎ+ ソース領域、１１…ゲート酸化膜、１２…ポリシリコンゲート電極、１４…ソース電極、１５…ドレイン電極

Claims (3)

  1. 第１導電型の半導体基板における表層部に形成された第２導電型の第１のウェル領域と、
    前記半導体基板において前記第１のウェル領域と共に二重拡散により半導体基板の表層部に部分形成された前記第１のウェル領域よりも浅い第１導電型の第２のウェル領域と、
    前記半導体基板における表層部に形成され、少なくともその一部が前記第１のウェル領域、および前記第２のウェル領域の端部と重なる第２導電型の第３のウェル領域と、
    前記第１のウェル領域と前記第３のウェル領域とが重なり且つ、前記第２のウェル領域が重ならない領域内で半導体基板の表層部に形成された第１導電型のソース領域と、
    前記第２のウェル領域の前記第３のウェル領域と重なる部分から離間した領域に接するように半導体基板上に配置されたドレイン電極と、
    前記ソース領域に接するように半導体基板上に配置されたソース電極と、
    半導体基板上の前記ソース電極と前記ドレイン電極との間で且つ、前記第２のウェル領域の端部と前記第３のウェル領域とが重なる領域を含む部分にゲート絶縁膜を介して配置されたゲート電極と、
    を備えたことを特徴とする横型ＭＯＳトランジスタ。
  2. 前記第１導電型の半導体基板はｎ型基板である請求項１に記載の横型ＭＯＳトランジスタ。
  3. 前記第２のウェル領域の表層部に形成された第２導電型のコレクタ領域を持つ請求項１に記載の横型ＭＯＳトランジスタ。
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