JPH11354779A - 横型ｍｏｓトランジスタ - Google Patents
横型ｍｏｓトランジスタInfo
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- JPH11354779A JPH11354779A JP10165233A JP16523398A JPH11354779A JP H11354779 A JPH11354779 A JP H11354779A JP 10165233 A JP10165233 A JP 10165233A JP 16523398 A JP16523398 A JP 16523398A JP H11354779 A JPH11354779 A JP H11354779A
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】バイポーラトランジスタ動作を防止して耐圧お
よびオン抵抗を犠牲にすることなくサージ耐量を向上さ
せることができる横型ＭＯＳトランジスタを提供する。 【解決手段】ｎ型シリコン基板３における表層部に二重
拡散により深いｐウェル領域４と浅いｎウェル領域５が
形成されている。基板３における表層部にチャネルｐウ
ェル領域８が形成され、その一部がウェル領域４，５と
重なっている。ｐウェル領域４とチャネルｐウェル領域
８の重なり部における基板表層部にｎ+ ソース領域９が
形成されている。ｎウェル領域５に接するようにドレイ
ン電極１５が、ｎ+ ソース領域９に接するようにソース
電極１４が、ｎウェル領域５とチャネルｐウェル領域８
の重なり部の上にゲート酸化膜１１を介してポリシリコ
ンゲート電極１２が配置されている。
よびオン抵抗を犠牲にすることなくサージ耐量を向上さ
せることができる横型ＭＯＳトランジスタを提供する。 【解決手段】ｎ型シリコン基板３における表層部に二重
拡散により深いｐウェル領域４と浅いｎウェル領域５が
形成されている。基板３における表層部にチャネルｐウ
ェル領域８が形成され、その一部がウェル領域４，５と
重なっている。ｐウェル領域４とチャネルｐウェル領域
８の重なり部における基板表層部にｎ+ ソース領域９が
形成されている。ｎウェル領域５に接するようにドレイ
ン電極１５が、ｎ+ ソース領域９に接するようにソース
電極１４が、ｎウェル領域５とチャネルｐウェル領域８
の重なり部の上にゲート酸化膜１１を介してポリシリコ
ンゲート電極１２が配置されている。
Description
【０００１】
【発明の属する技術分野】この発明は横型ＭＯＳトラン
ジスタに係り、詳しくＲＥＳＵＲＦ構造を採用したＭＯ
ＳＦＥＴに関するものである。
ジスタに係り、詳しくＲＥＳＵＲＦ構造を採用したＭＯ
ＳＦＥＴに関するものである。
【０００２】
【従来の技術】従来、自動車の負荷駆動に供される複合
ＩＣとして、ＢｉＣＭＯＳ回路と共存できる横型パワー
ＭＯＳＦＥＴ（以下ＬＤＭＯＳという）は、通常のｎｐ
ｎバイポーラトランジスタの作り易さからｎ型シリコン
基板上に形成されるため、いわゆるＲＥＳＵＲＦ構造が
採用されている。その一例を図１７に示す。ＲＥＳＵＲ
Ｆ構造は、シリコン表面下に浅いｐｎ接合を作り逆バイ
アス時に表面層を空乏化して電界緩和することにより高
耐圧化できる構造のことで表面電界緩和構造ともいう。
この構造にするために、ＬＤＭＯＳ部全体に拡散深さの
異なるｐ及びｎの二重ウェル領域１０２，１０３を形成
していた。
ＩＣとして、ＢｉＣＭＯＳ回路と共存できる横型パワー
ＭＯＳＦＥＴ（以下ＬＤＭＯＳという）は、通常のｎｐ
ｎバイポーラトランジスタの作り易さからｎ型シリコン
基板上に形成されるため、いわゆるＲＥＳＵＲＦ構造が
採用されている。その一例を図１７に示す。ＲＥＳＵＲ
Ｆ構造は、シリコン表面下に浅いｐｎ接合を作り逆バイ
アス時に表面層を空乏化して電界緩和することにより高
耐圧化できる構造のことで表面電界緩和構造ともいう。
この構造にするために、ＬＤＭＯＳ部全体に拡散深さの
異なるｐ及びｎの二重ウェル領域１０２，１０３を形成
していた。
【０００３】このため、ＬＤＭＯＳの高耐圧、低オン抵
抗化が実現できる一方でサージ耐量が低下するという問
題があった。つまり、ＬＤＭＯＳ全体にｎウェル領域１
０２を形成していたため、ｎ+ ソース領域１０５の直下
のチャネルｐウェル領域１０３において、その濃度がｎ
ウェル領域１０２で相殺される分だけ低下した。言い換
えれば、ドレイン領域のｎ層１０２、チャネル領域のｐ
層１０３、ソース領域１０５のｎ+ で形成される寄生バ
イポーラトランジスタのベース抵抗が増加（同時に電流
増幅率ｈfeが高い）していた。
抗化が実現できる一方でサージ耐量が低下するという問
題があった。つまり、ＬＤＭＯＳ全体にｎウェル領域１
０２を形成していたため、ｎ+ ソース領域１０５の直下
のチャネルｐウェル領域１０３において、その濃度がｎ
ウェル領域１０２で相殺される分だけ低下した。言い換
えれば、ドレイン領域のｎ層１０２、チャネル領域のｐ
層１０３、ソース領域１０５のｎ+ で形成される寄生バ
イポーラトランジスタのベース抵抗が増加（同時に電流
増幅率ｈfeが高い）していた。
【０００４】従って、サージ電流がドレイン領域からソ
ース領域に流れた場合、少ないサージ電流でベース・エ
ミッタ間がバイアスされ、バイポーラトランジスタ特有
の正帰還動作による電流集中作用でＬＤＭＯＳが破壊さ
れるという問題を有していた。
ース領域に流れた場合、少ないサージ電流でベース・エ
ミッタ間がバイアスされ、バイポーラトランジスタ特有
の正帰還動作による電流集中作用でＬＤＭＯＳが破壊さ
れるという問題を有していた。
【０００５】
【発明が解決しようとする課題】そこで、この発明の目
的は、バイポーラトランジスタ動作を防止して耐圧およ
びオン抵抗を犠牲にすることなくサージ耐量を向上させ
ることができる横型ＭＯＳトランジスタを提供すること
にある。
的は、バイポーラトランジスタ動作を防止して耐圧およ
びオン抵抗を犠牲にすることなくサージ耐量を向上させ
ることができる横型ＭＯＳトランジスタを提供すること
にある。
【０００６】
【課題を解決するための手段】請求項１に記載の横型Ｍ
ＯＳトランジスタは、第１導電型の半導体基板における
表層部に形成された第２導電型の深い第１のウェル領域
と、前記半導体基板において前記第１のウェル領域と共
に二重拡散により形成された第１導電型の浅い第２のウ
ェル領域と、前記半導体基板における表層部に形成さ
れ、少なくともその一部が前記第１および第２のウェル
領域と重なる第２導電型の第３のウェル領域と、前記第
１のウェル領域と第３のウェル領域の重なり部における
表層部に形成された第１導電型のソース領域と、前記第
２のウェル領域に接するように配置されたドレイン電極
と、前記ソース領域に接するように配置されたソース電
極と、前記第２のウェル領域と第３のウェル領域の重な
り部の上にゲート絶縁膜を介して配置されたゲート電極
と、を備えたことを特徴としている。
ＯＳトランジスタは、第１導電型の半導体基板における
表層部に形成された第２導電型の深い第１のウェル領域
と、前記半導体基板において前記第１のウェル領域と共
に二重拡散により形成された第１導電型の浅い第２のウ
ェル領域と、前記半導体基板における表層部に形成さ
れ、少なくともその一部が前記第１および第２のウェル
領域と重なる第２導電型の第３のウェル領域と、前記第
１のウェル領域と第３のウェル領域の重なり部における
表層部に形成された第１導電型のソース領域と、前記第
２のウェル領域に接するように配置されたドレイン電極
と、前記ソース領域に接するように配置されたソース電
極と、前記第２のウェル領域と第３のウェル領域の重な
り部の上にゲート絶縁膜を介して配置されたゲート電極
と、を備えたことを特徴としている。
【０００７】この構造を採用すると、第１導電型のソー
ス領域は、第２導電型の第１および第３のウェル領域の
重なり部に配置されることになる。この両ウェル領域の
重なり部においては不純物濃度が高く、ソース領域の下
での不純物濃度は高い。よって、寄生バイポーラトラン
ジスタのベース抵抗を下げることができ、バイポーラト
ランジスタ動作が防止される。
ス領域は、第２導電型の第１および第３のウェル領域の
重なり部に配置されることになる。この両ウェル領域の
重なり部においては不純物濃度が高く、ソース領域の下
での不純物濃度は高い。よって、寄生バイポーラトラン
ジスタのベース抵抗を下げることができ、バイポーラト
ランジスタ動作が防止される。
【０００８】また、ゲート絶縁膜を介したゲート電極
は、第１導電型の第２のウェル領域と第２導電型の第３
のウェル領域の重なり部の上に配置される。この両ウェ
ル領域の重なり部においては不純物の相殺効果により不
純物濃度（チャネル濃度）が低くなる。よって、オン抵
抗を低くすることができる。
は、第１導電型の第２のウェル領域と第２導電型の第３
のウェル領域の重なり部の上に配置される。この両ウェ
ル領域の重なり部においては不純物の相殺効果により不
純物濃度（チャネル濃度）が低くなる。よって、オン抵
抗を低くすることができる。
【０００９】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した実施の形態を図面に従って説明する。
発明を具体化した実施の形態を図面に従って説明する。
【００１０】本実施の形態においては、自動車の負荷駆
動に供される複合ＩＣに具体化しており、複合ＩＣに
は、ＢｉＣＭＯＳ回路と横型パワーＭＯＳＦＥＴが集積
されている。横型パワーＭＯＳＦＥＴには、ＢｉＣＭＯ
Ｓと共存できるＲＥＳＵＲＦ構造を採用したＭＯＳＦＥ
Ｔが用いられている。
動に供される複合ＩＣに具体化しており、複合ＩＣに
は、ＢｉＣＭＯＳ回路と横型パワーＭＯＳＦＥＴが集積
されている。横型パワーＭＯＳＦＥＴには、ＢｉＣＭＯ
Ｓと共存できるＲＥＳＵＲＦ構造を採用したＭＯＳＦＥ
Ｔが用いられている。
【００１１】図１には、本実施形態におけるＭＯＳＦＥ
Ｔの平面図を示す。図２には図１のＡ−Ａ断面図を示
す。図２に示すように、シリコン基板１の上に絶縁膜
（埋込み酸化膜）２を介してｎ型シリコン基板３が配置
され、ＳＯＩ構造を有している。ｎ型シリコン基板３は
厚さが１６μｍ、不純物濃度が１×１０15ｃｍ-3程度で
ある。さらに、図１に示すように、ｎ型シリコン基板３
にはトレンチ３０が形成され、このトレンチ３０の内壁
には酸化膜が形成されるとともにポリシリコンが充填さ
れている。ＳＯＩ基板においてトレンチ３０にて囲まれ
たシリコン領域がトランジスタ島３１となっている。ト
ランジスタ島３１においてソースセル３２とドレインセ
ル３３がマトリックス状に多数形成されている。より詳
しくは、セルピッチが８μｍであり、トランジスタ島３
１の最外周側にはソースセル３２が配置されるととも
に、その内方においてはソースセル３２とドレインセル
３３とが市松模様となる状態で配置されている。
Ｔの平面図を示す。図２には図１のＡ−Ａ断面図を示
す。図２に示すように、シリコン基板１の上に絶縁膜
（埋込み酸化膜）２を介してｎ型シリコン基板３が配置
され、ＳＯＩ構造を有している。ｎ型シリコン基板３は
厚さが１６μｍ、不純物濃度が１×１０15ｃｍ-3程度で
ある。さらに、図１に示すように、ｎ型シリコン基板３
にはトレンチ３０が形成され、このトレンチ３０の内壁
には酸化膜が形成されるとともにポリシリコンが充填さ
れている。ＳＯＩ基板においてトレンチ３０にて囲まれ
たシリコン領域がトランジスタ島３１となっている。ト
ランジスタ島３１においてソースセル３２とドレインセ
ル３３がマトリックス状に多数形成されている。より詳
しくは、セルピッチが８μｍであり、トランジスタ島３
１の最外周側にはソースセル３２が配置されるととも
に、その内方においてはソースセル３２とドレインセル
３３とが市松模様となる状態で配置されている。
【００１２】図２において、ｎ型シリコン基板３の表層
部においてドレインセルを中心にして深いｐウェル領域
４および浅いｎウェル領域５が二重拡散にて形成されて
いる。このｐウェル領域４は濃度が１×１０16ｃｍ-3、
拡散深さが５μｍ程度である。また、ｎウェル領域５は
濃度が１×１０16ｃｍ-3、拡散深さが１μｍ程度であ
る。
部においてドレインセルを中心にして深いｐウェル領域
４および浅いｎウェル領域５が二重拡散にて形成されて
いる。このｐウェル領域４は濃度が１×１０16ｃｍ-3、
拡散深さが５μｍ程度である。また、ｎウェル領域５は
濃度が１×１０16ｃｍ-3、拡散深さが１μｍ程度であ
る。
【００１３】シリコン基板３（ｎウェル領域５）の上に
おけるソースセルとドレインセルの間にはＬＯＣＯＳ酸
化膜６が配置されている。このＬＯＣＯＳ酸化膜６はｎ
ウェル領域５の端部に位置している。また、ドレインセ
ルにおいてｎウェル領域５の表層部にはｎ+ ドレインコ
ンタクト領域７が形成され、ドレイン電極１５がｎ+ド
レインコンタクト領域７と接するように配設されてい
る。
おけるソースセルとドレインセルの間にはＬＯＣＯＳ酸
化膜６が配置されている。このＬＯＣＯＳ酸化膜６はｎ
ウェル領域５の端部に位置している。また、ドレインセ
ルにおいてｎウェル領域５の表層部にはｎ+ ドレインコ
ンタクト領域７が形成され、ドレイン電極１５がｎ+ド
レインコンタクト領域７と接するように配設されてい
る。
【００１４】また、ソースセルにおけるｎ型シリコン基
板３の表層部にはチャネルｐウェル領域８が形成され、
チャネルｐウェル領域８はシリコン基板３の表層部にお
いてその端部がウェル領域４，５と重なっている。つま
り、図２において、チャネルｐウェル領域８の右端と
ｐ，ｎウェル領域４，５の左端とは重なっている。
板３の表層部にはチャネルｐウェル領域８が形成され、
チャネルｐウェル領域８はシリコン基板３の表層部にお
いてその端部がウェル領域４，５と重なっている。つま
り、図２において、チャネルｐウェル領域８の右端と
ｐ，ｎウェル領域４，５の左端とは重なっている。
【００１５】ソースセルにおいて、ｐウェル領域４とチ
ャネルｐウェル領域８の重なり部における表層部にｎ+
ソース領域９が形成されている。また、ソースセルにお
いて、チャネルｐウェル領域８の表層部にはｐ+ 領域１
０が形成されている。ソース電極１４がｎ+ ソース領域
９とｐ+ 領域１０に接するように配設されている。
ャネルｐウェル領域８の重なり部における表層部にｎ+
ソース領域９が形成されている。また、ソースセルにお
いて、チャネルｐウェル領域８の表層部にはｐ+ 領域１
０が形成されている。ソース電極１４がｎ+ ソース領域
９とｐ+ 領域１０に接するように配設されている。
【００１６】つまり、ｎウェル領域５はドレインセルか
ら横方向において後記するゲート酸化膜１１下のｎ+ ソ
ース領域９のエッジ近傍まで延びている。また、ｐウェ
ル領域４はドレインセルから横方向においてｎ+ ソース
領域９の下まで（ベース抵抗層まで）延びている。
ら横方向において後記するゲート酸化膜１１下のｎ+ ソ
ース領域９のエッジ近傍まで延びている。また、ｐウェ
ル領域４はドレインセルから横方向においてｎ+ ソース
領域９の下まで（ベース抵抗層まで）延びている。
【００１７】一方、基板３の表面におけるｎ+ ソース領
域９の一部とＬＯＣＯＳ酸化膜６との間には（チャネル
ｐウェル領域８の上には）、ゲート酸化膜１１を介して
ポリシリコンゲート電極１２が配置されている。詳しく
は、ｎウェル領域５とチャネルｐウェル領域８の重なり
部の上、ｎ+ ソース領域９の右端部上、および、その間
のチャネルｐウェル領域８の上面に、ゲート酸化膜１１
を介してゲート電極１２が配置されている。また、ポリ
シリコンゲート電極１２はソースセルのエッジからＬＯ
ＣＯＳ酸化膜６までのゲート酸化膜１１を完全に覆える
ようにＬＯＣＯＳ酸化膜６の上まで延設されている。
域９の一部とＬＯＣＯＳ酸化膜６との間には（チャネル
ｐウェル領域８の上には）、ゲート酸化膜１１を介して
ポリシリコンゲート電極１２が配置されている。詳しく
は、ｎウェル領域５とチャネルｐウェル領域８の重なり
部の上、ｎ+ ソース領域９の右端部上、および、その間
のチャネルｐウェル領域８の上面に、ゲート酸化膜１１
を介してゲート電極１２が配置されている。また、ポリ
シリコンゲート電極１２はソースセルのエッジからＬＯ
ＣＯＳ酸化膜６までのゲート酸化膜１１を完全に覆える
ようにＬＯＣＯＳ酸化膜６の上まで延設されている。
【００１８】ポリシリコンゲート電極１２は絶縁膜１３
にて覆われている。また、ソース電極１４とドレイン電
極１５はアルミよりなり、この電極１４，１５が第１層
目のアルミ層となっている。第１層目のアルミ層１４，
１５の上には層間絶縁膜１６が配置され、その上に２層
目のアルミ層であるソース・ドレイン用アルミ配線１
９，２０が配置されている。このソース用アルミ配線１
９はビアホール１７を通してソース電極１４と接続さ
れ、また、ドレイン用アルミ配線２０はビアホール１８
を通してドレイン電極１５と接続されている。さらに、
ソース・ドレイン用アルミ配線１９，２０の上にはパッ
シベーション膜２１が配置されている。
にて覆われている。また、ソース電極１４とドレイン電
極１５はアルミよりなり、この電極１４，１５が第１層
目のアルミ層となっている。第１層目のアルミ層１４，
１５の上には層間絶縁膜１６が配置され、その上に２層
目のアルミ層であるソース・ドレイン用アルミ配線１
９，２０が配置されている。このソース用アルミ配線１
９はビアホール１７を通してソース電極１４と接続さ
れ、また、ドレイン用アルミ配線２０はビアホール１８
を通してドレイン電極１５と接続されている。さらに、
ソース・ドレイン用アルミ配線１９，２０の上にはパッ
シベーション膜２１が配置されている。
【００１９】次に、ＲＥＳＵＲＦ構造を採用したＭＯＳ
ＦＥＴの製造方法を説明する。まず、図３に示すよう
に、ＳＯＩ基板を用意し、共通のマスクであるレジスト
５０を用いてｐウェル領域４およびｎウェル領域５をイ
オン注入と熱拡散により形成する。より詳しくは、ボロ
ン（Ｂ）とヒ素（Ａｓ）を、基板の上の同一マスク５０
でインプラするとともに熱拡散する。このときのドーズ
量はボロンについては１×１０13ｃｍ-2、ヒ素について
は５×１０12ｃｍ-2程度であり、熱処理は１１７０℃で
１５時間行う。
ＦＥＴの製造方法を説明する。まず、図３に示すよう
に、ＳＯＩ基板を用意し、共通のマスクであるレジスト
５０を用いてｐウェル領域４およびｎウェル領域５をイ
オン注入と熱拡散により形成する。より詳しくは、ボロ
ン（Ｂ）とヒ素（Ａｓ）を、基板の上の同一マスク５０
でインプラするとともに熱拡散する。このときのドーズ
量はボロンについては１×１０13ｃｍ-2、ヒ素について
は５×１０12ｃｍ-2程度であり、熱処理は１１７０℃で
１５時間行う。
【００２０】ここで、二重ウェル領域４，５のインプラ
は、すべての熱処理が終わったできあがりの状態（図２
の状態）でｎウェル領域５のヒ素がゲート酸化膜１１下
のｎ + ソース領域９のエッジ近傍まで横方向に拡散で到
達でき、かつｐウェル領域４のボロンが、ｎ+ ソース領
域９下のベース抵抗層まで到達するように、ほぼソース
セルのＬＯＣＯＳエッジからドレイン領域全体の範囲に
わたって拡がるように拡散する。
は、すべての熱処理が終わったできあがりの状態（図２
の状態）でｎウェル領域５のヒ素がゲート酸化膜１１下
のｎ + ソース領域９のエッジ近傍まで横方向に拡散で到
達でき、かつｐウェル領域４のボロンが、ｎ+ ソース領
域９下のベース抵抗層まで到達するように、ほぼソース
セルのＬＯＣＯＳエッジからドレイン領域全体の範囲に
わたって拡がるように拡散する。
【００２１】なお、二重ウェル領域４，５は同一マスク
５０を用いたが、別マスクを用いてｐウェル領域４とｎ
ウェル領域５を所望の位置に形成してもよい。引き続
き、図４に示すように、基板３の上にＬＯＣＯＳ酸化膜
６を形成する。このＬＯＣＯＳ酸化膜６は、厚さが約５
００ｎｍ、幅が２μｍ程度である。
５０を用いたが、別マスクを用いてｐウェル領域４とｎ
ウェル領域５を所望の位置に形成してもよい。引き続
き、図４に示すように、基板３の上にＬＯＣＯＳ酸化膜
６を形成する。このＬＯＣＯＳ酸化膜６は、厚さが約５
００ｎｍ、幅が２μｍ程度である。
【００２２】さらに、図５に示すように、厚さが約３０
ｎｍのゲート酸化膜１１を形成するとともに、ポリシリ
コンゲート電極１２となるゲートポリシリコン層をデポ
およびパターニングする。ポリシリコン層（１２）の厚
さは、３００ｎｍ程度である。
ｎｍのゲート酸化膜１１を形成するとともに、ポリシリ
コンゲート電極１２となるゲートポリシリコン層をデポ
およびパターニングする。ポリシリコン層（１２）の厚
さは、３００ｎｍ程度である。
【００２３】その後、図６に示すように、ポリシリコン
ゲート電極１２のエッジからインプラするとともに熱拡
散させてチャネルｐウェル領域８を形成する。インプラ
条件は、ボロン（Ｂ）を５×１０13ｃｍ-2だけ注入する
ものとし、熱処理は１０５０℃で７時間程度行う。つい
で、ｎ+ ソース領域９を形成すべくポリシリコンゲート
電極１２をマスクにしてインプラを行う。具体的には、
ヒ素を５×１０15ｃｍ -2程度注入する。また同時に、ｎ
+ ドレインコンタクト層７を形成する。さらに、ｐ+ 領
域１０を形成する。
ゲート電極１２のエッジからインプラするとともに熱拡
散させてチャネルｐウェル領域８を形成する。インプラ
条件は、ボロン（Ｂ）を５×１０13ｃｍ-2だけ注入する
ものとし、熱処理は１０５０℃で７時間程度行う。つい
で、ｎ+ ソース領域９を形成すべくポリシリコンゲート
電極１２をマスクにしてインプラを行う。具体的には、
ヒ素を５×１０15ｃｍ -2程度注入する。また同時に、ｎ
+ ドレインコンタクト層７を形成する。さらに、ｐ+ 領
域１０を形成する。
【００２４】図６において、ｎウェル領域５の形成範囲
を「Ｚ１」で、ｐウェル領域４の形成範囲を「Ｚ２」
で、チャネルｐウェル領域８の形成範囲を「Ｚ３」で、
ｎウェル領域５とチャネルｐウェル領域８の重なり部を
「Ｚ４」で、ｎ+ ソース領域９の下方でのｐウェル領域
４とチャネルｐウェル領域８の重なり部を「Ｚ５」で示
す。
を「Ｚ１」で、ｐウェル領域４の形成範囲を「Ｚ２」
で、チャネルｐウェル領域８の形成範囲を「Ｚ３」で、
ｎウェル領域５とチャネルｐウェル領域８の重なり部を
「Ｚ４」で、ｎ+ ソース領域９の下方でのｐウェル領域
４とチャネルｐウェル領域８の重なり部を「Ｚ５」で示
す。
【００２５】この後、図２に示すように、厚さ７００ｎ
ｍの絶縁膜（ＢＰＳＧ膜）１３をデポし、９５０℃で２
０分間リフローし、このＢＰＳＧ膜１３に対しコンタク
トホールを形成する。
ｍの絶縁膜（ＢＰＳＧ膜）１３をデポし、９５０℃で２
０分間リフローし、このＢＰＳＧ膜１３に対しコンタク
トホールを形成する。
【００２６】そして、厚さが０．５μｍの第１層目のア
ルミ層をスパッタにて堆積するとともにパターニングし
てソースおよびドレイン電極１４，１５を形成する。そ
の上に、層間絶縁膜１６をデポするとともに層間絶縁膜
１６にビアホール１７，１８を形成する。さらに、厚さ
が１．５μｍの第２層目のアルミ層をスパッタにて堆積
するとともにパターニングして配線１９，２０を形成す
る。そして、４５０℃のシンターを行う。その後、厚さ
が１．６μｍのパッシベーション膜（ＳｉＮ）２１をデ
ポする。その結果、ＲＥＳＵＲＦ構造を採用したＭＯＳ
ＦＥＴが完成する。
ルミ層をスパッタにて堆積するとともにパターニングし
てソースおよびドレイン電極１４，１５を形成する。そ
の上に、層間絶縁膜１６をデポするとともに層間絶縁膜
１６にビアホール１７，１８を形成する。さらに、厚さ
が１．５μｍの第２層目のアルミ層をスパッタにて堆積
するとともにパターニングして配線１９，２０を形成す
る。そして、４５０℃のシンターを行う。その後、厚さ
が１．６μｍのパッシベーション膜（ＳｉＮ）２１をデ
ポする。その結果、ＲＥＳＵＲＦ構造を採用したＭＯＳ
ＦＥＴが完成する。
【００２７】次に、このように構成したＭＯＳＦＥＴの
作用を説明する。図６に示すように、ｎウェル領域５、
ｐウェル領域４がＬＤＭＯＳ全体でなくドレイン側の一
部Ｚ１，Ｚ２に限定して両ウェル領域４，５が形成され
ている。よって、ソース・ドレイン間にサージ電圧が印
加された場合には、寄生バイポーラトランジスタに関
し、ｎ+ ソース領域９の直下の（Ｚ５での）チャネルｐ
ウェル領域８の濃度を上げることができ、寄生バイポー
ラトランジスタのベース抵抗を下げることができる。
作用を説明する。図６に示すように、ｎウェル領域５、
ｐウェル領域４がＬＤＭＯＳ全体でなくドレイン側の一
部Ｚ１，Ｚ２に限定して両ウェル領域４，５が形成され
ている。よって、ソース・ドレイン間にサージ電圧が印
加された場合には、寄生バイポーラトランジスタに関
し、ｎ+ ソース領域９の直下の（Ｚ５での）チャネルｐ
ウェル領域８の濃度を上げることができ、寄生バイポー
ラトランジスタのベース抵抗を下げることができる。
【００２８】つまり、サージ耐量の低下がソース・ドレ
イン間にできる寄生バイポーラトランジスタ動作に起因
している点に着目し、この寄生バイポーラトランジスタ
動作を防止するために、ＲＥＳＵＲＦ構造にするｐ，ｎ
ウェル領域４，５をＬＤＭＯＳ全体でなく、ドレイン側
の一部に限定してインプラして両ウェル領域４，５を形
成することにより、ｎ+ ソース領域９は、ｐウェル領域
４およびチャネルｐウェル領域８の重なり部に配置さ
れ、この両ウェル領域４，８の重なり部においては不純
物濃度が高く、ｎ+ ソース領域９の下での不純物濃度は
高いものとなる。このようにして、ｎ+ ソース領域９の
直下のチャネルｐウェル領域８の濃度を上げる、すなわ
ち寄生バイポーラトランジスタのベース抵抗を下げるこ
とにより、バイポーラトランジスタ動作を防止してＬＤ
ＭＯＳの耐圧、オン抵抗を犠牲にすることなくサージ耐
量を向上させることができる。
イン間にできる寄生バイポーラトランジスタ動作に起因
している点に着目し、この寄生バイポーラトランジスタ
動作を防止するために、ＲＥＳＵＲＦ構造にするｐ，ｎ
ウェル領域４，５をＬＤＭＯＳ全体でなく、ドレイン側
の一部に限定してインプラして両ウェル領域４，５を形
成することにより、ｎ+ ソース領域９は、ｐウェル領域
４およびチャネルｐウェル領域８の重なり部に配置さ
れ、この両ウェル領域４，８の重なり部においては不純
物濃度が高く、ｎ+ ソース領域９の下での不純物濃度は
高いものとなる。このようにして、ｎ+ ソース領域９の
直下のチャネルｐウェル領域８の濃度を上げる、すなわ
ち寄生バイポーラトランジスタのベース抵抗を下げるこ
とにより、バイポーラトランジスタ動作を防止してＬＤ
ＭＯＳの耐圧、オン抵抗を犠牲にすることなくサージ耐
量を向上させることができる。
【００２９】また、チャネル領域においては（特にＺ４
の範囲においては）チャネルｐウェル領域８とｎウェル
領域５の相殺効果により不純物濃度（チャネル濃度）が
低くなっている。これにより、オン抵抗を小さくするこ
とができる。
の範囲においては）チャネルｐウェル領域８とｎウェル
領域５の相殺効果により不純物濃度（チャネル濃度）が
低くなっている。これにより、オン抵抗を小さくするこ
とができる。
【００３０】以下、本実施形態のＬＤＭＯＳと図１７の
従来構造のＬＤＭＯＳを比較しつつ、本実施形態のＬＤ
ＭＯＳの特徴部分について説明する。図１７の従来構造
のＬＤＭＯＳにおいてはｎウェル領域１０２を全面に形
成している。寄生バイポーラトランジスタのベース層と
なるｎ+ ソース領域１０５下での（図１７でのＺ１００
における）チャネルｐウェル領域１０３の不純物濃度は
低く、ベース抵抗が大きい。これに対し、図６の本実施
形態のＬＤＭＯＳにおいては、ｎ+ ソース領域９の下部
のチャネルｐウェル領域８はｐウェル領域４と重なって
おり、ｎ+ ソース領域９下でのチャネルｐウェル領域８
の不純物濃度は高く、ベース抵抗は小さい。このため、
サージ印加時にドレイン・ソース間のｐｎ接合がブレー
クダウンしてサージ電流が寄生バイポーラトランジスタ
のベース層を流れてもベース・エミッタ間のバイアスが
抑えられ、寄生バイポーラトランジスタ動作が抑制され
る。これにより、サージ耐量が向上する。
従来構造のＬＤＭＯＳを比較しつつ、本実施形態のＬＤ
ＭＯＳの特徴部分について説明する。図１７の従来構造
のＬＤＭＯＳにおいてはｎウェル領域１０２を全面に形
成している。寄生バイポーラトランジスタのベース層と
なるｎ+ ソース領域１０５下での（図１７でのＺ１００
における）チャネルｐウェル領域１０３の不純物濃度は
低く、ベース抵抗が大きい。これに対し、図６の本実施
形態のＬＤＭＯＳにおいては、ｎ+ ソース領域９の下部
のチャネルｐウェル領域８はｐウェル領域４と重なって
おり、ｎ+ ソース領域９下でのチャネルｐウェル領域８
の不純物濃度は高く、ベース抵抗は小さい。このため、
サージ印加時にドレイン・ソース間のｐｎ接合がブレー
クダウンしてサージ電流が寄生バイポーラトランジスタ
のベース層を流れてもベース・エミッタ間のバイアスが
抑えられ、寄生バイポーラトランジスタ動作が抑制され
る。これにより、サージ耐量が向上する。
【００３１】さらに、図６の本実施形態のＬＤＭＯＳに
おいてｐウェル領域４は横方向での拡散（広がり）にて
チャネルｐウェル領域８につながっている。そのため、
ｐウェル電位はソースと共通になるので、二重ウェルＬ
ＤＭＯＳ本来の高耐圧、低オン抵抗という優れた特性は
変わらない。
おいてｐウェル領域４は横方向での拡散（広がり）にて
チャネルｐウェル領域８につながっている。そのため、
ｐウェル電位はソースと共通になるので、二重ウェルＬ
ＤＭＯＳ本来の高耐圧、低オン抵抗という優れた特性は
変わらない。
【００３２】このようにして、一般的に自動車に使用さ
れるパワーＭＯＳＦＥＴには、高耐圧、低オン抵抗、高
サージ耐量といった互いに相反する特性が要求される
が、ＲＥＳＵＲＦ構造にする二重ウェル領域をｎ型のド
レインセルに部分的に形成することでＲＥＳＵＲＦ構造
のメリットである高耐圧、低オン抵抗を活かしながら、
ソースセルでの寄生トランジスタ動作を防止してサージ
耐量を向上できるこことなる。
れるパワーＭＯＳＦＥＴには、高耐圧、低オン抵抗、高
サージ耐量といった互いに相反する特性が要求される
が、ＲＥＳＵＲＦ構造にする二重ウェル領域をｎ型のド
レインセルに部分的に形成することでＲＥＳＵＲＦ構造
のメリットである高耐圧、低オン抵抗を活かしながら、
ソースセルでの寄生トランジスタ動作を防止してサージ
耐量を向上できるこことなる。
【００３３】このように本実施の形態は、下記の特徴を
有する。 （イ）チャネルｐウェル領域８の一部をウェル領域４，
５と重ならせるとともに、ｐウェル領域４とチャネルｐ
ウェル領域８の重なり部における表層部にｎ+ ソース領
域９を形成し、ｎウェル領域５とチャネルｐウェル領域
８の重なり部の上にゲート酸化膜１１を介してポリシリ
コンゲート電極１２を配置した。よって、ｎ+ ソース領
域９は、ｐウェル領域４とチャネルｐウェル領域８の重
なり部に配置され、不純物濃度が高く、ｎ+ ソース領域
９の下での不純物濃度は高いので、寄生バイポーラトラ
ンジスタのベース抵抗を下げることができ、バイポーラ
トランジスタ動作が防止される。また、ゲート酸化膜１
１を介したポリシリコンゲート電極１２は、ｎウェル領
域５とチャネルｐウェル領域８の重なり部の上に配置さ
れ不純物の相殺効果により不純物濃度（チャネル濃度）
が低くなるので、オン抵抗を低くすることができる。
有する。 （イ）チャネルｐウェル領域８の一部をウェル領域４，
５と重ならせるとともに、ｐウェル領域４とチャネルｐ
ウェル領域８の重なり部における表層部にｎ+ ソース領
域９を形成し、ｎウェル領域５とチャネルｐウェル領域
８の重なり部の上にゲート酸化膜１１を介してポリシリ
コンゲート電極１２を配置した。よって、ｎ+ ソース領
域９は、ｐウェル領域４とチャネルｐウェル領域８の重
なり部に配置され、不純物濃度が高く、ｎ+ ソース領域
９の下での不純物濃度は高いので、寄生バイポーラトラ
ンジスタのベース抵抗を下げることができ、バイポーラ
トランジスタ動作が防止される。また、ゲート酸化膜１
１を介したポリシリコンゲート電極１２は、ｎウェル領
域５とチャネルｐウェル領域８の重なり部の上に配置さ
れ不純物の相殺効果により不純物濃度（チャネル濃度）
が低くなるので、オン抵抗を低くすることができる。
【００３４】このようにして、バイポーラトランジスタ
動作を防止して耐圧およびオン抵抗を犠牲にすることな
くサージ耐量を向上させることができることとなる。 （ロ）第１導電型の半導体基板をｎ型基板としたので、
実用上好ましいものになる。
動作を防止して耐圧およびオン抵抗を犠牲にすることな
くサージ耐量を向上させることができることとなる。 （ロ）第１導電型の半導体基板をｎ型基板としたので、
実用上好ましいものになる。
【００３５】以下、本実施形態のＬＤＭＯＳと図１６に
示す構造のＬＤＭＯＳを比較しつつ、本実施形態のＬＤ
ＭＯＳの特徴部分について説明する。特開平５−２６７
６５２号公報等に記載のトランジスタにおいては、図１
６に示すように、基本的にｐ型シリコン基板１１０上に
ＲＥＳＵＲＦ構造を作り込んでいる。これに対し、図６
や図１７ではｎ型基板を使ったＲＥＳＵＲＦ構造として
いる。この違いは、図１７のｎ+ ソース領域１０５の直
下にできるｎｐｎの寄生バイポーラトランジスタのベー
ス抵抗を大きく左右する。すなわち、図１７のｎ型基板
１００上では、ベース層は、ｎ型基板１００、チャネル
ｐウェル領域１０３、ｎ+ ソース領域１０５で挟まれた
ピンチ抵抗となり、その値は、一般的に非常に大きい
（例えば数ｋΩオーダ）。従って、寄生トランジスタ動
作によるサージ耐量の低下が問題となる。このため、ｎ
+ ソース領域１０５の直下のベース抵抗（ピンチ抵抗）
を下げるためにこの部分Ｚ１００の不純物濃度を上げる
必要がある。
示す構造のＬＤＭＯＳを比較しつつ、本実施形態のＬＤ
ＭＯＳの特徴部分について説明する。特開平５−２６７
６５２号公報等に記載のトランジスタにおいては、図１
６に示すように、基本的にｐ型シリコン基板１１０上に
ＲＥＳＵＲＦ構造を作り込んでいる。これに対し、図６
や図１７ではｎ型基板を使ったＲＥＳＵＲＦ構造として
いる。この違いは、図１７のｎ+ ソース領域１０５の直
下にできるｎｐｎの寄生バイポーラトランジスタのベー
ス抵抗を大きく左右する。すなわち、図１７のｎ型基板
１００上では、ベース層は、ｎ型基板１００、チャネル
ｐウェル領域１０３、ｎ+ ソース領域１０５で挟まれた
ピンチ抵抗となり、その値は、一般的に非常に大きい
（例えば数ｋΩオーダ）。従って、寄生トランジスタ動
作によるサージ耐量の低下が問題となる。このため、ｎ
+ ソース領域１０５の直下のベース抵抗（ピンチ抵抗）
を下げるためにこの部分Ｚ１００の不純物濃度を上げる
必要がある。
【００３６】そこで、本実施形態では、図６のようにｐ
ウェル層４の一部（もしくは、その大部分）を、ベース
抵抗（ピンチ抵抗）となるｎ+ ソース領域９の直下のチ
ャネルｐウェル層８と重ならせている。
ウェル層４の一部（もしくは、その大部分）を、ベース
抵抗（ピンチ抵抗）となるｎ+ ソース領域９の直下のチ
ャネルｐウェル層８と重ならせている。
【００３７】一方、図１６のｐ型シリコン基板１１０を
使用した場合には、ＲＥＳＵＲＦ構造を作るドリフトｎ
層１１２下のｐウェル領域１１１は、ｎ+ ソース領域１
１５の下まで達しておらず、本実施形態のように寄生バ
イポーラトランジスタのベース抵抗層の抵抗を下げる効
果は期待できない。
使用した場合には、ＲＥＳＵＲＦ構造を作るドリフトｎ
層１１２下のｐウェル領域１１１は、ｎ+ ソース領域１
１５の下まで達しておらず、本実施形態のように寄生バ
イポーラトランジスタのベース抵抗層の抵抗を下げる効
果は期待できない。
【００３８】また、本実施形態は以上に述べたように、
サージ耐量を下げないために、図６のように、ｎウェル
領域５がベース抵抗層と重ならないようにするととも
に、ベース抵抗層の濃度を上げることにより耐量を上げ
るようにし、高耐圧、低オン抵抗、高サージ耐量につい
てバランスのよいものとなっている。
サージ耐量を下げないために、図６のように、ｎウェル
領域５がベース抵抗層と重ならないようにするととも
に、ベース抵抗層の濃度を上げることにより耐量を上げ
るようにし、高耐圧、低オン抵抗、高サージ耐量につい
てバランスのよいものとなっている。
【００３９】さらに、オン抵抗という観点でみれば、図
１６の場合は、ゲート酸化膜１１６の下のチャネルｐウ
ェル領域１１３とＲＥＳＵＲＦのｐウェル領域１１１の
一部Ｚ１１１が重なり合っており、逆にｎウェル領域１
１２とチャネルｐウェル領域１１３は全く重なっていな
いので、ゲート酸化膜１１６下の濃度が本実施形態より
基本的に濃くなる構造となっておりチャネル部（ゲート
酸化膜下）のオン抵抗が高くなりＬＤＭＯＳ全体のオン
抵抗も増加する。
１６の場合は、ゲート酸化膜１１６の下のチャネルｐウ
ェル領域１１３とＲＥＳＵＲＦのｐウェル領域１１１の
一部Ｚ１１１が重なり合っており、逆にｎウェル領域１
１２とチャネルｐウェル領域１１３は全く重なっていな
いので、ゲート酸化膜１１６下の濃度が本実施形態より
基本的に濃くなる構造となっておりチャネル部（ゲート
酸化膜下）のオン抵抗が高くなりＬＤＭＯＳ全体のオン
抵抗も増加する。
【００４０】一方、図６の本実施形態では、ＲＥＳＵＲ
Ｆを形成するｎウェル領域５の一部がゲート酸化膜１１
下のチャネルｐウェル層８の一部（図中、Ｚ４で示す箇
所）に重なっているためチャネルの濃度が下がり、図１
６の構造よりＬＤＭＯＳのオン抵抗を低くすることがで
きる。
Ｆを形成するｎウェル領域５の一部がゲート酸化膜１１
下のチャネルｐウェル層８の一部（図中、Ｚ４で示す箇
所）に重なっているためチャネルの濃度が下がり、図１
６の構造よりＬＤＭＯＳのオン抵抗を低くすることがで
きる。
【００４１】また、米国特許第５，２８６，９９５号に
開示されたＬＤＭＯＳにおいては、埋め込みｎ層をｐウ
ェルエピ層の下に配し、ｐｎ接合分離のため埋め込みｎ
層の電位を最高電位に固定し素子分離を行うことによ
り、ｎ基板を使用したものに近い構造となっている。と
ころが、このＬＤＭＯＳと本実施形態のＬＤＭＯＳを比
較すると、米国特許第５，２８６，９９５号に記載のＬ
ＤＭＯＳにおいては、ｐｎ接合分離のための埋め込みｎ
層を基板の表面にてコンタクトをとるための引き上げ層
（ディープｎ+ 層）が必要となってくる。これに対し、
本実施形態のＬＤＭＯＳはＳＯＩ基板を用いたトレンチ
分離構造であり、絶縁分離のため基本的にｎ基板３はフ
ロート状態で使用できる。そのため、余分な引き出し部
（ＬＤＭＯＳ周辺のディープｎ+ 層）が不要であり、Ｌ
ＤＭＯＳの全体のサイズが小さくできる。さらに、米国
特許第５，２８６，９９５号に記載のＬＤＭＯＳにおい
ては、縦の寄生ｎｐｎトランジスタがサージ印加時に動
作しやすくサージ耐量の低下が懸念される。これに対し
本実施形態のＬＤＭＯＳは縦の寄生トランジスタ動作に
起因するサージ耐量の低下は起こらない。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
開示されたＬＤＭＯＳにおいては、埋め込みｎ層をｐウ
ェルエピ層の下に配し、ｐｎ接合分離のため埋め込みｎ
層の電位を最高電位に固定し素子分離を行うことによ
り、ｎ基板を使用したものに近い構造となっている。と
ころが、このＬＤＭＯＳと本実施形態のＬＤＭＯＳを比
較すると、米国特許第５，２８６，９９５号に記載のＬ
ＤＭＯＳにおいては、ｐｎ接合分離のための埋め込みｎ
層を基板の表面にてコンタクトをとるための引き上げ層
（ディープｎ+ 層）が必要となってくる。これに対し、
本実施形態のＬＤＭＯＳはＳＯＩ基板を用いたトレンチ
分離構造であり、絶縁分離のため基本的にｎ基板３はフ
ロート状態で使用できる。そのため、余分な引き出し部
（ＬＤＭＯＳ周辺のディープｎ+ 層）が不要であり、Ｌ
ＤＭＯＳの全体のサイズが小さくできる。さらに、米国
特許第５，２８６，９９５号に記載のＬＤＭＯＳにおい
ては、縦の寄生ｎｐｎトランジスタがサージ印加時に動
作しやすくサージ耐量の低下が懸念される。これに対し
本実施形態のＬＤＭＯＳは縦の寄生トランジスタ動作に
起因するサージ耐量の低下は起こらない。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００４２】図７には、本実施の形態におけるＭＯＳＦ
ＥＴを示す。図６とは、ｐウェル領域６０とｎウェル領
域６１の配置位置Ｚ１１，Ｚ１２が違っている。ｐウェ
ル領域６０はｎ+ ソース領域９の下を含めた部位からＬ
ＯＣＯＳ酸化膜６まで形成されている。
ＥＴを示す。図６とは、ｐウェル領域６０とｎウェル領
域６１の配置位置Ｚ１１，Ｚ１２が違っている。ｐウェ
ル領域６０はｎ+ ソース領域９の下を含めた部位からＬ
ＯＣＯＳ酸化膜６まで形成されている。
【００４３】製造方法としては、図８に示すように、複
合ＩＣにおけるＣＭＯＳのｐウェル領域を形成する際
に、本例のＬＤＭＯＳのｐウェル領域６０をソースセル
全体に形成する。このときのボロン濃度は１×１０17ｃ
ｍ-3である。また、ｎウェル領域６１をＬＯＣＯＳ酸化
膜形成のためのマスクを用いてインプラする。詳しく
は、基板３の上にシリコン酸化膜（ＳｉＯ2 ）６２およ
びシリコン窒化膜（Ｓｉ3Ｎ4 ）６３を形成し、レジス
ト６４をマスクにして所定領域のシリコン窒化膜６３を
除去する。そして、レジスト６４をマスクとしてｎウェ
ル領域６１を所定領域に形成する。
合ＩＣにおけるＣＭＯＳのｐウェル領域を形成する際
に、本例のＬＤＭＯＳのｐウェル領域６０をソースセル
全体に形成する。このときのボロン濃度は１×１０17ｃ
ｍ-3である。また、ｎウェル領域６１をＬＯＣＯＳ酸化
膜形成のためのマスクを用いてインプラする。詳しく
は、基板３の上にシリコン酸化膜（ＳｉＯ2 ）６２およ
びシリコン窒化膜（Ｓｉ3Ｎ4 ）６３を形成し、レジス
ト６４をマスクにして所定領域のシリコン窒化膜６３を
除去する。そして、レジスト６４をマスクとしてｎウェ
ル領域６１を所定領域に形成する。
【００４４】そして、図９に示すように、ＬＯＣＯＳ酸
化膜６を形成する。その後、図１０に示すように、ゲー
ト酸化膜１１およびポリシリコンゲート電極１２を形成
する。
化膜６を形成する。その後、図１０に示すように、ゲー
ト酸化膜１１およびポリシリコンゲート電極１２を形成
する。
【００４５】引き続き、図７に示すように、ポリシリコ
ンゲート電極１２のエッジからインプラし熱拡散にてチ
ャネルｐウェル領域８を形成する（その範囲をＺ１３で
示す）。このとき、ｎウェル領域６１とチャネルｐウェ
ル領域８とがＺ１４で重なり、かつ、ｐウェル領域６０
の内部にチャネルｐウェル領域８が配置される。
ンゲート電極１２のエッジからインプラし熱拡散にてチ
ャネルｐウェル領域８を形成する（その範囲をＺ１３で
示す）。このとき、ｎウェル領域６１とチャネルｐウェ
ル領域８とがＺ１４で重なり、かつ、ｐウェル領域６０
の内部にチャネルｐウェル領域８が配置される。
【００４６】ついで、ｎ+ ソース領域９、ｎ+ 領域７お
よびｐ+ 領域１０を形成する。以下の工程は第１の実施
形態と同様なので説明は省略する。このように本実施形
態では、ｎウェル領域６１をＬＯＣＯＳ形成の窒化膜マ
スクを利用してインプラしているため、自動的にドレイ
ン側にのみｎウェル領域６１が選択的に形成できる。ま
た、追加ホト工程なしで形成できるというメリットもあ
る。
よびｐ+ 領域１０を形成する。以下の工程は第１の実施
形態と同様なので説明は省略する。このように本実施形
態では、ｎウェル領域６１をＬＯＣＯＳ形成の窒化膜マ
スクを利用してインプラしているため、自動的にドレイ
ン側にのみｎウェル領域６１が選択的に形成できる。ま
た、追加ホト工程なしで形成できるというメリットもあ
る。
【００４７】つまり、ウェルの形成方法に関して、ｐウ
ェル領域６０をＣＭＯＳのｐウェル領域と併用し、ｎウ
ェル領域６１をＬＯＣＯＳ酸化膜６の形成のＳｉＮマス
クを利用している。そのため、特開平５−２６７６５２
号公報に記載のようにｎウェル領域、ｐウェル領域の二
重ウェル形成のための専用マスクは不要となる。
ェル領域６０をＣＭＯＳのｐウェル領域と併用し、ｎウ
ェル領域６１をＬＯＣＯＳ酸化膜６の形成のＳｉＮマス
クを利用している。そのため、特開平５−２６７６５２
号公報に記載のようにｎウェル領域、ｐウェル領域の二
重ウェル形成のための専用マスクは不要となる。
【００４８】さらに、ｐウェル領域６０内にチャネルｐ
ウェル領域８が形成されているので、ｎ+ ソース領域９
下のチャネル濃度は、第１の実施形態より高くなり、サ
ージ耐量はさらに向上する。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
ウェル領域８が形成されているので、ｎ+ ソース領域９
下のチャネル濃度は、第１の実施形態より高くなり、サ
ージ耐量はさらに向上する。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００４９】図１１には本実施の形態におけるＭＯＳＦ
ＥＴを示す。第３の実施の形態では、ソースセルの中心
部にチャネルｐウェル領域８よりも深いベースｐ領域７
０（内部ダイオード）を形成している。このベースｐ領
域７０はｎ+ ソース領域９の下にも形成されている。
ＥＴを示す。第３の実施の形態では、ソースセルの中心
部にチャネルｐウェル領域８よりも深いベースｐ領域７
０（内部ダイオード）を形成している。このベースｐ領
域７０はｎ+ ソース領域９の下にも形成されている。
【００５０】つまり、製造工程において、ベースｐ領域
７０をソースの中心に部分的にインプラしてｎ+ ソース
領域９下の（図中のＺ２５で示す箇所の）チャネルｐウ
ェル領域８の濃度を上げることができる。ベースｐ領域
７０は不純物としてボロンを用い、ドーズ量は２×１０
14ｃｍ-2、熱処理は１０５０℃で４時間程度行う。 （第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
７０をソースの中心に部分的にインプラしてｎ+ ソース
領域９下の（図中のＺ２５で示す箇所の）チャネルｐウ
ェル領域８の濃度を上げることができる。ベースｐ領域
７０は不純物としてボロンを用い、ドーズ量は２×１０
14ｃｍ-2、熱処理は１０５０℃で４時間程度行う。 （第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００５１】図１２には本実施の形態におけるＭＯＳＦ
ＥＴを示す。本実施の形態では、ｐウェル領域８０を広
範囲にわたり形成している。また、チャネルｐウェル領
域８よりも深いベースｐ領域７０（図１１の第３実施形
態で用いたもの）を有し、ベースｐ領域７０により深い
ｐｎ接合、即ち内部ダイオードを形成している。
ＥＴを示す。本実施の形態では、ｐウェル領域８０を広
範囲にわたり形成している。また、チャネルｐウェル領
域８よりも深いベースｐ領域７０（図１１の第３実施形
態で用いたもの）を有し、ベースｐ領域７０により深い
ｐｎ接合、即ち内部ダイオードを形成している。
【００５２】製造方法としては、図１３に示すように、
ＳＯＩ基板を用意し、ｐウェル領域８０を形成するとと
もに、レジスト８１を用いてｎウェル領域５を形成す
る。そして、図１４に示すように、基板３の上にＬＯＣ
ＯＳ酸化膜６を形成する。さらに、図１５に示すよう
に、ゲート酸化膜１１およびポリシリコンゲート電極１
２を形成する。引き続き、図１２に示すように、ｎ+ ソ
ース領域９およびｎ+ドレインコンタクト領域７、ｐ+
領域１０およびベースｐ領域７０を形成する。以下の工
程は第１の実施形態と同様なので説明は省略する。
ＳＯＩ基板を用意し、ｐウェル領域８０を形成するとと
もに、レジスト８１を用いてｎウェル領域５を形成す
る。そして、図１４に示すように、基板３の上にＬＯＣ
ＯＳ酸化膜６を形成する。さらに、図１５に示すよう
に、ゲート酸化膜１１およびポリシリコンゲート電極１
２を形成する。引き続き、図１２に示すように、ｎ+ ソ
ース領域９およびｎ+ドレインコンタクト領域７、ｐ+
領域１０およびベースｐ領域７０を形成する。以下の工
程は第１の実施形態と同様なので説明は省略する。
【００５３】これまでの説明においては、例えば図２に
示すように基板をｎ型としたが、導電型を逆にした横型
ＭＯＳトランジスタとしてもよい。つまり、基板をｐ型
とした場合（図２のｐｎの導電型を逆にした場合）につ
いて適用してもよい。
示すように基板をｎ型としたが、導電型を逆にした横型
ＭＯＳトランジスタとしてもよい。つまり、基板をｐ型
とした場合（図２のｐｎの導電型を逆にした場合）につ
いて適用してもよい。
【００５４】図１８は、ドレインのｎ+ をｐ+ にかえた
ＩＧＢＴの実施例である。つまり、ｎウェル領域５の表
層部に形成されたｐ+ コレクタ領域９０を持つ横型ＩＧ
ＢＴである。製造方法は、ドレインのｎ+ をｐ+ にする
以外はＬＤＭＯＳと基本的に同じである。
ＩＧＢＴの実施例である。つまり、ｎウェル領域５の表
層部に形成されたｐ+ コレクタ領域９０を持つ横型ＩＧ
ＢＴである。製造方法は、ドレインのｎ+ をｐ+ にする
以外はＬＤＭＯＳと基本的に同じである。
【図１】 第１の実施の形態における横型ＭＯＳトラン
ジスタの平面図。
ジスタの平面図。
【図２】 図１のＡ−Ａ断面図。
【図３】 製造工程を説明するための横型ＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図４】 製造工程を説明するための横型ＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図５】 製造工程を説明するための横型ＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図６】 製造工程を説明するための横型ＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図７】 第２の実施の形態における横型ＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図８】 製造工程を説明するための横型ＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図９】 製造工程を説明するための横型ＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図１０】 製造工程を説明するための横型ＭＯＳトラ
ンジスタの断面図。
ンジスタの断面図。
【図１１】 第３の実施の形態における横型ＭＯＳトラ
ンジスタの断面図。
ンジスタの断面図。
【図１２】 第４の実施の形態における横型ＭＯＳトラ
ンジスタの断面図。
ンジスタの断面図。
【図１３】 製造工程を説明するための横型ＭＯＳトラ
ンジスタの断面図。
ンジスタの断面図。
【図１４】 製造工程を説明するための横型ＭＯＳトラ
ンジスタの断面図。
ンジスタの断面図。
【図１５】 製造工程を説明するための横型ＭＯＳトラ
ンジスタの断面図。
ンジスタの断面図。
【図１６】 比較のための横型ＭＯＳトランジスタの断
面図。
面図。
【図１７】 従来の横型ＭＯＳトランジスタの断面図。
【図１８】 実施例の横型ＩＧＢＴの断面図。
３…ｎ型シリコン基板、４…ｐウェル領域、５…ｎウェ
ル領域、６…ＬＯＣＯＳ酸化膜、８…チャネルｐウェル
領域、９…ｎ+ ソース領域、１１…ゲート酸化膜、１２
…ポリシリコンゲート電極、１４…ソース電極、１５…
ドレイン電極
ル領域、６…ＬＯＣＯＳ酸化膜、８…チャネルｐウェル
領域、９…ｎ+ ソース領域、１１…ゲート酸化膜、１２
…ポリシリコンゲート電極、１４…ソース電極、１５…
ドレイン電極
Claims (3)
- 【請求項１】 第１導電型の半導体基板における表層部
に形成された第２導電型の深い第１のウェル領域と、 前記半導体基板において前記第１のウェル領域と共に二
重拡散により形成された第１導電型の浅い第２のウェル
領域と、 前記半導体基板における表層部に形成され、少なくとも
その一部が前記第１および第２のウェル領域と重なる第
２導電型の第３のウェル領域と、 前記第１のウェル領域と第３のウェル領域の重なり部に
おける表層部に形成された第１導電型のソース領域と、 前記第２のウェル領域に接するように配置されたドレイ
ン電極と、 前記ソース領域に接するように配置されたソース電極
と、 前記第２のウェル領域と第３のウェル領域の重なり部の
上にゲート絶縁膜を介して配置されたゲート電極と、を
備えたことを特徴とする横型ＭＯＳトランジスタ。 - 【請求項２】 前記第１導電型の半導体基板はｎ型基板
である請求項１に記載の横型ＭＯＳトランジスタ。 - 【請求項３】 前記第２のウェル領域の表層部に形成さ
れた第２導電型のコレクタ領域を持つ請求項１に記載の
横型ＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16523398A JP3899683B2 (ja) | 1998-06-12 | 1998-06-12 | 横型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16523398A JP3899683B2 (ja) | 1998-06-12 | 1998-06-12 | 横型ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354779A true JPH11354779A (ja) | 1999-12-24 |
| JP3899683B2 JP3899683B2 (ja) | 2007-03-28 |
Family
ID=15808397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16523398A Expired - Lifetime JP3899683B2 (ja) | 1998-06-12 | 1998-06-12 | 横型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3899683B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298184A (ja) * | 2000-04-13 | 2001-10-26 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| US6365932B1 (en) | 1999-08-20 | 2002-04-02 | Denso Corporation | Power MOS transistor |
| JP2002353444A (ja) * | 2001-05-28 | 2002-12-06 | Fuji Electric Co Ltd | 半導体装置 |
| KR100423249B1 (ko) * | 2000-07-04 | 2004-03-18 | 가부시끼가이샤 도시바 | 횡형 반도체장치 |
| JP2006339530A (ja) * | 2005-06-03 | 2006-12-14 | Denso Corp | 半導体装置およびその製造方法 |
| US7589389B2 (en) | 2005-08-11 | 2009-09-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2010073824A (ja) * | 2008-09-17 | 2010-04-02 | Sharp Corp | 半導体装置及びその製造方法 |
| KR101033724B1 (ko) * | 2002-12-20 | 2011-05-09 | 로무 가부시키가이샤 | 오픈-드레인 회로용 ｍｏｓｆｅｔ 및 이를 이용한 반도체집적 회로 장치 |
| US8698238B2 (en) | 2011-12-12 | 2014-04-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of forming the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011100847A (ja) * | 2009-11-05 | 2011-05-19 | Sharp Corp | 半導体装置及びその製造方法 |
-
1998
- 1998-06-12 JP JP16523398A patent/JP3899683B2/ja not_active Expired - Lifetime
Cited By (10)
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| US6365932B1 (en) | 1999-08-20 | 2002-04-02 | Denso Corporation | Power MOS transistor |
| JP2001298184A (ja) * | 2000-04-13 | 2001-10-26 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| KR100423249B1 (ko) * | 2000-07-04 | 2004-03-18 | 가부시끼가이샤 도시바 | 횡형 반도체장치 |
| JP2002353444A (ja) * | 2001-05-28 | 2002-12-06 | Fuji Electric Co Ltd | 半導体装置 |
| KR101033724B1 (ko) * | 2002-12-20 | 2011-05-09 | 로무 가부시키가이샤 | 오픈-드레인 회로용 ｍｏｓｆｅｔ 및 이를 이용한 반도체집적 회로 장치 |
| JP2006339530A (ja) * | 2005-06-03 | 2006-12-14 | Denso Corp | 半導体装置およびその製造方法 |
| US7589389B2 (en) | 2005-08-11 | 2009-09-15 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2010073824A (ja) * | 2008-09-17 | 2010-04-02 | Sharp Corp | 半導体装置及びその製造方法 |
| US8143691B2 (en) | 2008-09-17 | 2012-03-27 | Sharp Kabushiki Kaisha | Semiconductor device and method for making the same |
| US8698238B2 (en) | 2011-12-12 | 2014-04-15 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of forming the same |
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| Publication number | Publication date |
|---|---|
| JP3899683B2 (ja) | 2007-03-28 |
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