JP3402244B2 - 横型ｍｏｓ素子を含む半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、横型ＭＯＳ素子を
含む半導体装置、特に微細化が可能で、高破壊耐量の横
型パワーＭＯＳＦＥＴを含む半導体装置に好適な技術に
関する。

【０００２】

【背景技術および発明が解決しようとする課題】パワー
デバイスは、高電圧，大電流を対象としているため、素
子を例えばインダクタンス負荷駆動時の逆起電力による
アバランシェ破壊などの破壊から守ることが重要な課題
となっている。このため、素子の高破壊耐量を実現する
ために、多くの提案がなされている。これらの提案は大
別すると、第１に、素子そのものの破壊耐量を向上させ
ること、第２に、ツェナーダイオードなどの保護素子を
付加し、素子の破壊を回避すること、である。

【０００３】前者の提案としては、例えば特開平６−５
８６８号公報に開示されているように、寄生バイポート
ランジスタのベースに相当する領域の不純物濃度を高
め、寄生バイポートランジスタの電流増幅率ｈ_FEを減少
させることにより、高破壊耐量を実現する技術がある。
しかし、この技術においては、寄生バイポートランジス
タのベースに相当する領域の不純物濃度を増加させるこ
とから、ＭＯＳ素子のしきい値を増大させることにな
り、オン抵抗が大きくなる。

【０００４】後者の提案としては、例えば、特開平２−
１７７４７６号公報に開示されているように、パワーＭ
ＯＳ素子のゲート−ドレイン間にツェナーダイオードを
挿入し、ドレインにツェナーダイオードの耐圧以上の高
電圧が印加されるとゲートがオン状態となって、トラン
ジスタが導通状態となり、過電圧から素子を保護する技
術がある。しかし、この技術では、ツェナーダイオード
を素子の内部に形成することから、これを形成するスペ
ースを必要とするため、有効アクティブ面積が減少し、
素子の微細化を妨げる要因となる。

【０００５】本発明の目的は、素子の微細化が可能であ
り、かつ高破壊耐量の横型ＭＯＳ素子を含む半導体装置
を提供することにある。

【０００６】

【課題を解決するための手段】本発明の横型ＭＯＳ素子
を含む半導体装置は、半導体または絶縁体からなる基
板、前記基板の上に形成され、ドリフト領域を構成する
第１導電型の第１半導体層、前記第１半導体層に接して
形成され、ボディ領域を構成し、かつ該ボディ領域にチ
ャネル領域が形成される第２導電型の第２半導体層、前
記第２半導体層に選択的に形成され、第１のソース領域
及び第２のソース領域を構成する第１導電型の第３半導
体層、前記第２半導体層との間に前記第１半導体層を介
在させて形成され、ドレイン領域を構成する第１導電型
の第４半導体層、少なくとも前記チャネル領域に接して
形成された絶縁ゲート、および前記第２半導体層と前記
第４半導体層との間に形成された埋込み絶縁層、を含
み、前記埋込み絶縁層は、その下端が少なくとも前記第
２半導体層の底部に達する深さで形成され、かつ該第２
半導体層において該埋込み絶縁層に沿って寄生ＭＯＳ素
子のチャネル領域が形成され、前記寄生ＭＯＳ素子は、
少なくとも前記埋め込み絶縁層、前記第２半導体層及び
前記第３半導体層の第２のソース領域を含んで構成さ
れ、前記第１のソース領域は、前記第２半導体層内の前
記絶縁ゲート側に前記チャネル領域と接するように形成
され、前記第２のソース領域は、前記第２半導体層内の
前記埋め込み絶縁層側に前記寄生ＭＯＳ素子のチャネル
領域と接するように形成される。

【０００７】この半導体装置によれば、ＭＯＳ素子がオ
フ状態の時には寄生ＭＯＳトランジスタを動作させるこ
とにより、オフ時のサージ電圧などの高電圧による素子
のブレークダウンを回避し、素子破壊を防止することが
できる。

【０００８】本発明の横型ＭＯＳ素子を含む半導体装置
は、半導体または絶縁体からなる基板、前記基板の上に
形成され、ベース領域を構成する第１導電型の第１半導
体層、前記第１半導体層に接して形成され、ベース領域
を構成し、かつ該ベース領域にチャネル領域が形成され
る第２導電型の第２半導体層、前記第２半導体層に選択
的に形成され、第１のエミッタ領域及び第２のエミッタ
領域を構成する第１導電型の第３半導体層、前記第２半
導体層との間に第１半導体層に介在させて形成され、コ
レクタ領域を構成する第２導電型の第４半導体層、少な
くとも前記チャネル領域に接して形成された絶縁ゲー
ト、および前記第２半導体層と第４半導体層との間に形
成された埋込み絶縁層、を含み、前記埋込み絶縁層は、
その下端が少なくとも前記第２半導体層の底部に達する
深さで形成され、かつ該第２半導体層において該埋込み
絶縁層に沿って寄生ＭＯＳ素子のチャネル領域が形成さ
れ、前記寄生ＭＯＳ素子は、少なくとも前記埋め込み絶
縁層、前記第２半導体層及び前記第３半導体層の第２の
エミッタ領域を含んで構成され、前記第１のエミッタ領
域は、前記第２半導体層内の前記絶縁ゲート側に前記チ
ャネル領域と接するように形成され、前記第２のエミッ
タ領域は、前記第２半導体層内の前記埋め込み絶縁層側
に前記寄生ＭＯＳ素子のチャネル領域と接するように形
成される。

【０００９】この半導体装置は、ＭＯＳ素子を含むバイ
ポーラトランジスタ（絶縁ゲートバイポーラシランジス
タ：ＩＧＢＴ）である。この半導体装置においても、前
記半導体装置と同様に、ＭＯＳ素子がオフ状態の時には
寄生ＭＯＳトランジスタを動作させることにより、オフ
時のサージ電圧などの高電圧による素子のブレークダウ
ンを回避し、素子破壊を防止することができる。

【００１０】前記半導体装置において、前記寄生ＭＯＳ
素子のしきい値電圧は、電源電圧より大きく、素子耐圧
（ＭＯＳ素子のソース−ドレイン耐圧又はエミッタ−コ
レクタ耐圧）より小さく設定されることが望ましい。

【００１１】寄生ＭＯＳトランジスタのしきい値電圧を
このように設定することにより、ＭＯＳ素子の動作上問
題を生ずることなく、高電圧を吸収できる。すなわち、
オフ状態でドレイン領域あるいはコレクタ領域（第４半
導体層）の電位が寄生ＭＯＳトランジスタのしきい値電
圧に達すると、寄生ＭＯＳトランジスタがオン状態とな
り、埋込み絶縁層に近接したボディ領域あるいはベース
領域（第２半導体層）内にチャネルが形成され電流が流
れる。その結果、半導体装置がオフ状態のとき、サージ
電圧などの高電圧が印加されたとしても素子をブレーク
ダウンさせることはない。

【００１２】また、本発明の半導体装置では、素子内部
に埋込み絶縁層を埋込む構造を有するため、従来の保護
素子を設ける方法に比べ、チップ面積を犠牲にする必要
がないため、素子の微細化を図ることができる。

【００１３】前記絶縁ゲートは、前記第３半導体層の第
１のソース領域又は第１のエミッタ領域、前記第２半導
体層および前記第１半導体層を貫通して形成されたトレ
ンチ、該トレンチの表面に沿って形成されたゲート絶縁
層、およびこのゲート絶縁層を介して該トレンチ内部に
形成されたゲート電極、を有することが望ましい。本発
明の半導体装置においては、絶縁ゲート構造は特に限定
されないが、これを上記の構造を有するトレンチゲート
構造とすることにより、更なる素子の微細化を達成する
ことができる。

【００１４】また、本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する基板を用い
た半導体装置にも適用できる。

【００１５】

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながら詳細に説明する。

【００１６】（第１の実施の形態）図１および図２は、
本発明が適用された、トレンチゲート構造を有する横型
パワーＭＯＳＦＥＴ（以下、「ＭＯＳＦＥＴ」という）
１００を模式的に示す平面図および断面図である。図２
は、図１におけるＡ−Ａ線に沿った部分の断面図を示
す。図１では、半導体層の表面に形成された電極層およ
び絶縁層を省略して記載している。

【００１７】図１および図２に示すＭＯＳＦＥＴ１００
は、ｐ型シリコン基板１０と、このシリコン基板１０上
に形成された、ｎ型不純物を含むドリフト領域（第１半
導体層）１４とを有する。

【００１８】そして、ドリフト領域１４の上面には、ｐ
型の不純物を拡散することによりｐ型ボディ領域（第２
半導体層）１６が形成され、さらに、このボディ領域１
６には、高濃度のｎ型不純物を選択的に拡散することに
よって第１のソース領域（第３半導体層）１８ａおよび
第２のソース領域（第３半導体層）１８ｂが形成されて
いる。これらのボディ領域１６およびソース領域１８
ａ，１８ｂは、セルフアライメント技術により２重拡散
することによって形成される。

【００１９】さらに、ドリフト領域１４の上面には、ボ
ディ領域１６と離間してドレイン領域（第４半導体層）
２２が形成されている。このドレイン領域２２は、高濃
度のｎ型不純物を含んでいる。

【００２０】ボディ領域１６とドレイン領域２２との間
には、シリコン基板１０の厚さ方向に延びる、酸化シリ
コンや窒化シリコンなどからなる埋込み絶縁層３０が形
成されている。この埋込み絶縁層３０は、その下端部が
ボディ領域１６の底部より深く形成され、かつシリコン
基板１０より所定間隔を有するように、その深さが設定
されている。

【００２１】また、ボディ領域１６に接するようにトレ
ンチゲートが形成されている。すなわち、トレンチ７４
は、第１のソース領域１８ａ、ボディ領域１６およびド
リフト領域１４を貫通し、シリコン基板１０の内部に至
るように形成される。このトレンチ７４の表面に、ゲー
ト絶縁層７２が形成されている。そして、このゲート絶
縁層７２の内側にゲート電極７０が形成されている。こ
のようにトレンチ７４をシリコン基板１０内部まで形成
し、ゲート絶縁層７２の底部コーナー部がシリコン基板
１０内に位置するように形成することにより、そうでな
い場合に比べて耐圧をさらに大きくすることができる。

【００２２】また、第１のソース領域１８ａ、露出する
ボディ領域１６および第２のソース領域１８ｂの表面に
はソース電極４４が、ドレイン領域２２の表面にはドレ
イン電極４６が、それぞれ形成されている。そして、ソ
ース電極４４とドレイン電極４６との相互は、絶縁層５
６によって電気的に分離されている。本実施の形態に係
るＭＯＳＦＥＴ１００においては、埋込み絶縁層３０を
ゲート絶縁層とし、ボディ領域１６をチャネル領域と
し、埋込み絶縁層３０を介してボディ領域１６と反対側
にあるドリフト領域１４をゲート電極とし、第２のソー
ス領域１８ｂをソースとする寄生ＭＯＳトランジスタが
形成される。そして、この寄生ＭＯＳトランジスタは、
そのしきい値電圧が電源電圧より大きくかつソース−ド
レイン耐圧（素子耐圧）より小さい値となるように設定
される。

【００２３】寄生ＭＯＳトランジスタのしきい値は、ボ
ディ領域１６の不純物濃度および埋込み絶縁層３０の膜
厚などによって設定することができる。ボディ領域１６
の不純物濃度がＭＯＳＦＥＴ１００のしきい値電圧など
の特性に影響を与えることを考慮すると、埋込み絶縁層
３０の膜厚によって寄生ＭＯＳトランジスタのしきい値
をコントロールすることが望ましい。そして、埋込み絶
縁層３０の膜厚および深さを規定することにより、素子
の耐圧をも制御することができる。

【００２４】次にデバイスの動作について述べる。

【００２５】図２において、記号Ｉ_ONはＭＯＳＦＥＴ１
００がオン状態のときに流れるオン電流の経路を示し、
記号Ｉ_OFFはＭＯＳＦＥＴ１００がオフ状態のときに寄
生ＭＯＳトランジスタの動作によって流れる電流の経路
を示している。オン電流（Ｉ _ON）は、ドレイン領域２
２、ドリフト領域１４、およびゲート絶縁層７２に沿っ
て形成されるチャネル領域を経由して第１のソース領域
１８ａへと流れる。

【００２６】ＭＯＳＦＥＴ１００がオフ状態のときに
は、サージ電圧などの高電圧が印加されると、寄生ＭＯ
Ｓトランジスタが動作する。つまり、ボディ領域１６
は、ソース電極４４を介してグランドレベルに電位が固
定されているため、例えばドレイン領域２２にインダク
タンス負荷駆動時の逆起電力等の高電圧が印加された場
合に、ドリフト領域１４の電位もそれに伴って上昇す
る。ドレイン領域１４の電位が寄生ＭＯＳトランジスタ
のしきい値電圧に達すると、寄生ＭＯＳトランジスタが
オン状態となり、埋込み絶縁層３０に近接したボディ領
域１６内にチャネルが形成され電流Ｉ_OFFが流れる。そ
の結果、ＭＯＳＦＥＴ１００がオフ状態のとき、高電圧
が印加されたとしても素子をブレークダウンさせること
はない。そして、寄生ＭＯＳトランジスタは、そのしき
い値電圧が電源電圧より大きくソース−ドレイン耐圧よ
り小さい値となるように設定されているので、ＭＯＳＦ
ＥＴ１００に悪影響を及ぼさない。

【００２７】例えば、車載用に使用されるパワーデバイ
スでは、一般的に、電源電圧すなわちバッテリー電圧は
最大３０Ｖ程度であり、素子耐圧（ソース−ドレイン耐
圧）は最低６０Ｖを有することが要求される。従って、
寄生ＭＯＳトランジスタのしきい値電圧を３０Ｖより大
きくかつ６０Ｖより小さく設定すれば、ＭＯＳＦＥＴ１
００の動作上問題を生ずることがなく、かつオフ状態で
高電圧が印加された場合に寄生ＭＯＳトランジスタを動
作させることができる。その結果、素子をブレークダウ
ンさせずに、サージ電圧などの高電圧の印加から素子を
保護することができる。

【００２８】素子をブレークダウンの状態にさらすこと
は、必ずしも直接素子の破壊につながるわけではない
が、素子に過大なストレスを与えることになり、そのス
トレスの蓄積により素子破壊に至りやすくなる。本発明
によるＭＯＳＦＥＴ１００では、上述したように、オフ
時に寄生ＭＯＳトランジスタを動作させることにより、
素子をブレークダウンの状態にさせずに高電圧を吸収す
ることができるため、ストレスの蓄積による素子破壊を
確実に回避することができる。

【００２９】また、ＭＯＳＦＥＴ１００では、素子内部
に埋込み絶縁層３０を埋込む構造を有するため、従来の
保護素子を設ける方法に比べ、チップ面積を犠牲にする
必要がないため、素子の微細化を図ることができる。

【００３０】ＭＯＳＦＥＴ１００においては、ボディ領
域１６とドレイン領域２２との間に埋込み絶縁層３０を
介在させ、しかもこの埋込み絶縁層３０をドレイン領域
２２に接する状態で形成している。そのため、埋込み絶
縁層３０によってＭＯＳ素子の耐圧が確保される。そし
て、ドリフト電流はシリコン基板１０の主面に対して垂
直方向に流れる部分を有するので、ドリフト領域１４の
平面領域の面積を相対的に小さくすることができ、この
点でも素子の微細化を図ることができる。

【００３１】さらに、トレンチゲート構造を有すること
により、チャネル領域がシリコン基板１０に対して縦方
向に形成されるため、その分、プレーナゲート構造に比
べて、素子の微細化が図れる。

【００３２】このように、本実施の形態に係るＭＯＳＦ
ＥＴ１００によれば、寄生ＭＯＳトランジスタを動作さ
せることにより、オフ時のサージ電圧などの高電圧によ
る素子のブレークダウンを回避し、素子破壊を防止する
ことができる。さらに、埋込み絶縁層３０により素子耐
圧を確保し、素子耐圧をきめるドリフト領域１４を確保
しながら素子サイズの微細化を実現することが可能であ
る。

【００３３】（製造プロセス）以下、本実施の形態に係
るＭＯＳＦＥＴ１００の製造プロセスの一例を説明す
る。図３〜図５は、ＭＯＳＦＥＴ１００の製造工程を模
式的に示す断面図である。

【００３４】まず、図３（ａ）に示すように、シリコン
基板１０およびエピタキシャル成長によって形成された
ｎ型半導体層（ドリフト領域）１４からなる基板Ｓ２上
に、膜厚１００〜５００ｎｍの熱酸化膜６０を形成す
る。ついで、通常用いられるフォトリソグラフィおよび
ＲＩＥにより、不純物を導入したい部分に開口部を形成
し、この開口部を介して、通常用いられるイオン注入お
よび熱処理（熱拡散）技術によってｐ型の不純物をドー
ピングし、ｐ型不純物を含むボディ領域１６を形成す
る。

【００３５】次に、図３（ｂ）に示すように、前記熱酸
化膜６０を除去した後に、熱酸化または化学気相成長
（ＣＶＤ）法により膜厚１００ｎｍ以上のフィールド酸
化膜５０を形成する。

【００３６】次に、図３（ｃ）に示すように、フォトリ
ソグラフィおよびＲＩＥによりトレンチ形成用の開口部
５２を形成する。

【００３７】次に、図３（ｄ）に示すように、ＲＩＥに
より、前記シリコン基板１０の表面より少なくともボデ
ィ領域１６を貫通するように、所定距離の深さまでエッ
チングしてトレンチ３２を形成する。

【００３８】次に、図４（ａ）に示すように、前記トレ
ンチ３２の内部に、ＣＶＤ法により、酸化シリコンある
いは窒化シリコンなどの絶縁物質を埋込むことにより、
埋込み絶縁層３０を形成する。これによりボディ領域１
６とドリフト領域１４とをシリコン基板１０と垂直方向
に分離する。また、この工程で、基板Ｓ２表面に絶縁層
６２が形成される。

【００３９】次に、図４（ｂ）に示すように、前記工程
で形成された絶縁層６２に、フォトリソグラフィおよび
ＲＩＥにより、トレンチ形成用の開口部５８を形成す
る。

【００４０】次に、図４（ｃ）に示すように、ＲＩＥに
よって、シリコン基板１０の表面に至るトレンチ７４を
形成する。

【００４１】次に、図４（ｄ）に示すように、トレンチ
７４の内部表面に膜厚０．０１〜０．２μｍのゲート絶
縁層７２を形成した後、ＣＶＤ法により、ｎ型不純物が
ドープされたアモルファスシリコンあるいは多結晶シリ
コンをトレンチ７４内に堆積させてゲート電極７０を形
成する。

【００４２】次に、図５（ａ）に示すように、基板Ｓ２
上の絶縁層６２を除去した後、ＣＶＤ法により、シリコ
ン酸化膜あるいはＢＰＳＧ膜などからなる膜厚０．２〜
１μｍの層間絶縁層５６を形成する。

【００４３】次に、図５（ｂ）に示すように、所定パタ
ーンで電極形成用のコンタクトホールを形成する。

【００４４】次に、図５（ｃ）に示すように、イオン注
入および熱拡散技術によって、高濃度のｎ型不純物を含
む第１および第２ソース領域１８ａ，１８ｂを形成す
る。このとき、同時にドレイン領域２２が形成される。

【００４５】次に、図示しないが、ソース領域１８ａ，
１８ｂの表面にソース電極４４を、ドレイン領域２２の
表面にドレイン電極４６を形成する。

【００４６】なお、埋込み絶縁層３０およびゲート電極
７０の形成順序は特に限定されず、上述のプロセスと逆
であってもよい。

【００４７】以上の工程を経ることにより、図１および
図２に示すパワーＭＯＳＦＥＴ１００を製造することが
できる。

【００４８】（第２の実施の形態）図６は、本発明を適
用したトレンチゲート構造を有する横型パワーＭＯＳＦ
ＥＴ２００を模式的に示す断面図である。本実施の形態
に係るＭＯＳＦＥＴ２００は、前記第１の実施の形態
と、ＳＯＩ構造を有する点で異なるが、それ以外の構造
は同様である。前記第１の実施の形態に係るＭＯＳＦＥ
Ｔ１００と実質的に同様の機能を有する部分には、同一
の符号を付して、その詳細な説明を省略する。

【００４９】図６に示すＭＯＳＦＥＴ２００は、シリコ
ン基板１０と、絶縁基板１２とを有し、この絶縁基板１
２上にｎ型不純物を含むドリフト領域（第１半導体層）
１４が形成されている。つまり、第１の実施の形態のＭ
ＯＳＦＥＴ１００では、素子分離にＰＮ接合分離を用い
ているのに対し、この実施の形態のＭＯＳＦＥＴ２００
では、誘電体分離を用いている。このように、誘電体分
離を用いることにより、複数の素子を１つのチップに集
積化した場合、各素子間の電気的な絶縁をより完全に実
現できる利点がある。それ以外のデバイス構造、動作お
よび発明の利点は第１の実施の形態と同様であるので、
記載を省略する。

【００５０】（第３の実施の形態）図７は、本発明を適
用したプレーナゲート構造を有する横型パワーＭＯＳＦ
ＥＴ３００を模式的に示す断面図である。本実施の形態
に係るＭＯＳＦＥＴ３００は、前記第１の実施の形態
と、ゲート構造の点で異なるが、それ以外の構造は同様
である。前記第１の実施の形態に係るパワーＭＯＳＦＥ
Ｔ１００と実質的に同様の機能を有する部分には、同一
の符号を付して、その詳細な説明を省略する。

【００５１】ＭＯＳＦＥＴ３００は、ｐ型シリコン基板
１０と、このシリコン基板１０上に形成された、ｎ型不
純物を含むドリフト領域（第１半導体層）１４とを有す
る。そして、ドリフト領域１４の上面には、ｐ型の不純
物を拡散することによりｐ型ボディ領域（第２半導体
層）１６が形成され、さらに、このボディ領域１６に
は、高濃度のｎ型不純物を選択的に拡散することによっ
て第１のソース領域（第３半導体層）１８ａおよび第２
のソース領域（第３半導体層）１８ｂが形成されてい
る。

【００５２】さらに、ドリフト領域１４の上面には、ボ
ディ領域１６と離間してドレイン領域（第４半導体層）
２２が形成されている。このドレイン領域２２は、高濃
度のｎ型不純物を含んでいる。

【００５３】ボディ領域１６とドレイン領域２２との間
には、シリコン基板１０の厚さ方向に延びる、酸化シリ
コンや窒化シリコンなどからなる埋込み絶縁層３０が形
成されている。この埋込み絶縁層３０は、その下端部が
ボディ領域１６の底部より深く形成され、かつシリコン
基板１０より所定間隔を有するように、その深さが設定
されている。

【００５４】また、ボディ領域１６に接するようにプレ
ーナゲート８０が形成されている。プレーナゲート８０
は、第１のソース領域１８ａ、ボディ領域１６およびド
リフト領域１４の表面に、ゲート絶縁層８２が形成さ
れ、このゲート絶縁層８２上にゲート電極８４が形成さ
れている。

【００５５】本実施の形態に係るＭＯＳＦＥＴ３００に
おいても、第１の実施の形態のＭＯＳＦＥＴ１００と同
様に、埋込み絶縁層３０をゲート絶縁層とし、ボディ領
域１６をチャネル領域とし、埋込み絶縁層３０を介して
ボディ領域１６と反対側にあるドリフト領域１４をゲー
ト電極とし、第２のソース領域１８ｂをソースとする寄
生ＭＯＳトランジスタが形成される。そして、この寄生
ＭＯＳトランジスタは、そのしきい値電圧が電源電圧よ
り大きくかつソース−ドレイン耐圧（素子耐圧）より小
さい値となるように設定される。

【００５６】寄生ＭＯＳトランジスタのしきい値は、ボ
ディ領域１６の不純物濃度および埋込み絶縁層３０の膜
厚などによって設定することができる。ボディ領域１６
の不純物濃度がＭＯＳＦＥＴ３００のしきい値電圧など
の特性に影響を与えることを考慮すると、埋込み絶縁層
３０の膜厚によって寄生ＭＯＳトランジスタのしきい値
をコントロールすることが望ましい。そして、埋込み絶
縁層３０の膜厚および深さを規定することにより、素子
の耐圧をも制御することができる。

【００５７】次にデバイスの動作について述べる。

【００５８】図７において、記号Ｉ_ONはＭＯＳＦＥＴ３
００がオン状態のときに流れるオン電流の経路を示し、
記号Ｉ_OFFはＭＯＳＦＥＴ３００がオフ状態のときに寄
生ＭＯＳトランジスタの動作によって流れる電流の経路
を示している。オン電流（Ｉ _ON）は、ドレイン領域２
２、ドリフト領域１４、およびゲート絶縁層８２に沿っ
て形成されるチャネル領域を経由して第１のソース領域
１８ａへと流れる。

【００５９】ＭＯＳＦＥＴ３００がオフ状態のときに
は、サージ電圧などの高電圧が印加されると、寄生ＭＯ
Ｓトランジスタが動作する。つまり、ボディ領域１６
は、ソース電極４４を介してグランドレベルに電位が固
定されているため、例えばドレイン領域２２にインダク
タンス負荷駆動時の逆起電力等の高電圧が印加された場
合に、ドリフト領域１４の電位もそれに伴って上昇す
る。ドレイン領域１４の電位が寄生ＭＯＳトランジスタ
のしきい値電圧に達すると、寄生ＭＯＳトランジスタが
オン状態となり、埋込み絶縁層３０に近接したボディ領
域１６内にチャネルが形成され電流Ｉ_OFFが流れる。そ
の結果、ＭＯＳＦＥＴ３００がオフ状態のとき、高電圧
が印加されたとしても素子をブレークダウンさせること
はない。そして、寄生ＭＯＳトランジスタは、そのしき
い値電圧が電源電圧より大きくソース−ドレイン耐圧よ
り小さい値となるように設定されているので、ＭＯＳＦ
ＥＴ３００に悪影響を及ぼさない。

【００６０】ＭＯＳＦＥＴ３００では、上述したよう
に、オフ時に寄生ＭＯＳトランジスタを動作させること
により、素子をブレークダウンの状態にさせずに高電圧
を吸収することができるため、ストレスの蓄積による素
子破壊を確実に回避することができる。

【００６１】また、ＭＯＳＦＥＴ３００では、素子内部
に埋込み絶縁層３０を埋込む構造を有するため、従来の
保護素子を設ける方法に比べ、チップ面積を犠牲にする
必要がないため、素子の微細化を図ることができる。

【００６２】本実施の形態に係るＭＯＳＦＥＴ３００に
おいては、ボディ領域１６とドレイン領域２２との間に
埋込み絶縁層３０を介在させ、しかもこの埋込み絶縁層
３０をドレイン領域２２に接する状態で形成している。
そのため、埋込み絶縁層３０によってＭＯＳ素子の耐圧
が確保される。そして、ドリフト電流はシリコン基板１
０の主面に対して垂直方向に流れる部分を有するので、
ドリフト領域１４の平面領域の面積を相対的に小さくす
ることができ、この点でも素子の微細化を図ることがで
きる。

【００６３】このように、本実施の形態に係るＭＯＳＦ
ＥＴ３００によれば、寄生ＭＯＳトランジスタを動作さ
せることにより、オフ時のサージ電圧などの高電圧によ
る素子のブレークダウンを回避し、素子破壊を防止する
ことができる。さらに、埋込み絶縁層３０により素子耐
圧を確保し、素子耐圧をきめるドリフト領域１４を確保
しながら素子サイズの微細化を実現することが可能であ
る。

【００６４】（第４の実施の形態）図８は、本発明が適
用された、トレンチゲート構造を有する横型ＩＧＢＴ４
００を模式的に示す断面図である。このＩＧＢＴ４００
は、図１に示すＭＯＳＦＥＴ１００におけるｎ型ドレイ
ン領域２２の代わりにｐ型コレクタ領域２４を設けた構
造を有する。つまり、ＩＧＢＴ４００は、ｎ型ＭＯＳゲ
ートを有するバイポーラトランジスタである。

【００６５】ＩＧＢＴ４００は、ｐ型シリコン基板１０
と、このシリコン基板１０上に形成された、ｎ型ベース
領域（第１半導体層）１４とを有する。そして、ｎ型ベ
ース領域１４の上面には、ｐ型の不純物を拡散すること
によりｐ型ベース領域（第２半導体層）１６が形成さ
れ、さらに、このｐ型ベース領域１６には、高濃度のｎ
型不純物を選択的に拡散することによって第１のエミッ
タ領域（第３半導体層）１８ａおよび第２のエミッタ領
域（第３半導体層）１８ｂが形成されている。これらの
ｐ型ベース領域１６およびエミッタ領域１８ａ，１８ｂ
は、セルフアライメント技術により２重拡散することに
よって形成される。

【００６６】さらに、ｎ型ベース領域１４の上面には、
ｐ型ベース領域１６と離間してコレクタ領域（第４半導
体層）２４が形成されている。このコレクタ領域２４
は、高濃度のｐ型不純物を含んでいる。

【００６７】ｐ型ベース領域１６とｐ型コレクタ領域２
４との間には、シリコン基板１０の厚さ方向に延びる、
酸化シリコンや窒化シリコンなどからなる埋込み絶縁層
３０が形成されている。この埋込み絶縁層３０は、その
下端部がｐ型ベース領域１６の底部より深く形成され、
かつシリコン基板１０より所定間隔を有するように、そ
の深さが設定されている。

【００６８】また、ｐ型ベース領域１６に接するように
トレンチゲートが形成されている。すなわち、トレンチ
７４は、第１のエミッタ領域１８ａ、ｐ型ベース領域１
６およびｎ型ベース領域１４を貫通し、シリコン基板１
０の内部に至るように形成される。このトレンチ７４の
表面に、ゲート絶縁層７２が形成されている。そして、
このゲート絶縁層７２の内側にゲート電極７０が形成さ
れている。このようにトレンチ７４をシリコン基板１０
内部まで形成し、ゲート絶縁層７２の底部コーナー部が
シリコン基板１０内に位置するように形成することによ
り、そうでない場合に比べて耐圧をさらに大きくするこ
とができる。

【００６９】また、第１のエミッタ領域１８ａ、露出す
るｐ型ベース領域１６および第２のエミッタ領域１８ｂ
の表面にはエミッタ電極４４が、コレクタ領域２４の表
面にはコレクタ電極４８が、それぞれ形成されている。
そして、エミッタ電極４４とコレクタ電極４８との相互
は、絶縁層５６によって電気的に分離されている。

【００７０】本実施の形態に係るＩＧＢＴ４００におい
ては、埋込み絶縁層３０をゲート絶縁層とし、ｐ型ベー
ス領域１６をチャネル領域とし、埋込み絶縁層３０を介
してｐ型ベース領域１６と反対側にあるｎ型ベース領域
１４をゲート電極とし、第２のエミッタ領域１８ｂをソ
ースとする寄生ＭＯＳトランジスタが形成される。そし
て、この寄生ＭＯＳトランジスタは、そのしきい値電圧
が電源電圧より大きくかつエミッタ−コレクタ間耐圧
（素子耐圧）より小さい値となるように設定される。

【００７１】寄生ＭＯＳトランジスタのしきい値は、ｐ
型ベース領域１６の不純物濃度および埋込み絶縁層３０
の膜厚などによって設定することができる。ｐ型ベース
領域１６の不純物濃度がＭＯＳゲートのしきい値電圧な
どの特性に影響を与えることを考慮すると、埋込み絶縁
層３０の膜厚によって寄生ＭＯＳトランジスタのしきい
値をコントロールすることが望ましい。そして、埋込み
絶縁層３０の膜厚および深さを規定することにより、素
子の耐圧をも制御することができる。

【００７２】次にデバイスの動作について述べる。

【００７３】図８において、記号Ｉ_ONはＩＧＢＴ４００
がオン状態のときに流れる正孔電流の経路を示し、記号
Ｉ_OFFはＩＧＢＴ４００がオフ状態のときに寄生ＭＯＳ
トランジスタの動作によって流れる電子電流の経路を示
している。

【００７４】ＩＧＢＴ４００がオフ状態のときには、サ
ージ電圧などの高電圧が印加されると、寄生ＭＯＳトラ
ンジスタが動作する。つまり、ｐ型ベース領域１６は、
エミッタ電極４４を介してグランドレベルに電位が固定
されているため、例えばコレクタ領域２４にインダクタ
ンス負荷駆動時の逆起電力等の高電圧が印加された場合
に、ｎ型ベース領域１４の電位もそれに伴って上昇す
る。コレクタ領域１４の電位が寄生ＭＯＳトランジスタ
のしきい値電圧に達すると、寄生ＭＯＳトランジスタが
オン状態となり、埋込み絶縁層３０に近接したｐ型ベー
ス領域１６内にチャネルが形成され電流Ｉ_OFFが流れ
る。その結果、ＩＧＢＴ４００がオフ状態のとき、高電
圧が印加されたとしても素子をブレークダウンさせるこ
とはない。そして、寄生ＭＯＳトランジスタは、そのし
きい値電圧が電源電圧より大きくエミッタ−コレクタ間
耐圧より小さい値となるように設定されているので、素
子に悪影響を及ぼさない。

【００７５】ＩＧＢＴ４００では、上述したように、オ
フ時に寄生ＭＯＳトランジスタを動作させることによ
り、素子をブレークダウンの状態にさせずに高電圧を吸
収することができるため、ストレスの蓄積による素子破
壊を確実に回避することができる。

【００７６】また、ＩＧＢＴ４００では、素子内部に埋
込み絶縁層３０を埋込む構造を有するため、従来の保護
素子を設ける方法に比べ、チップ面積を犠牲にする必要
がないため、素子の微細化を図ることができる。

【００７７】本実施の形態に係るＩＧＢＴ４００におい
ては、ｐ型ベース領域１６とコレクタ領域２４との間に
埋込み絶縁層３０を介在させ、しかもこの埋込み絶縁層
３０をコレクタ領域２４に接する状態で形成している。
そのため、埋込み絶縁層３０によって、ＭＯＳ素子の耐
圧が確保され、しかも、寄生サイリスタのラッチアップ
を防止することができる。そして、ドリフト電流はシリ
コン基板１０の主面に対して垂直方向に流れる部分を有
するので、ｎ型ベース領域１４の平面領域の面積を相対
的に小さくすることができ、この点でも素子の微細化を
図ることができる。

【００７８】さらに、トレンチゲート構造を有すること
により、チャネル領域がシリコン基板１０に対して縦方
向に形成されるため、その分、プレーナゲート構造に比
べて、素子の微細化が図れる。

【００７９】このように、本実施の形態に係るＩＧＢＴ
４００によれば、寄生ＭＯＳトランジスタを動作させる
ことにより、オフ時のサージ電圧などの高電圧による素
子のブレークダウンを回避し、素子破壊を防止すること
ができる。さらに、埋込み絶縁層３０により素子耐圧を
確保し、素子耐圧をきめるｎ型ベース領域１４を確保し
ながら素子サイズの微細化を実現することが可能であ
る。

【００８０】ＩＧＢＴにおいても、第２の実施の形態の
ＳＯＩ基板および第３の実施の形態のプレーナゲート構
造を採用できる。

【００８１】また、本発明はｐ型ＭＯＳ素子を含む半導
体装置にも適用できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るトレンチゲー
トゲート構造を有する横型パワーＭＯＳＦＥＴを模式的
に示す平面図である。

【図２】図１に示すＭＯＳＦＥＴをＡ−Ａ線に沿って模
式的に示す断面図である。

【図３】（ａ）〜（ｄ）は、図１および図２に示すＭＯ
ＳＦＥＴの製造方法を工程順に模式的に示す断面図であ
る。

【図４】（ａ）〜（ｄ）は、図３に示す工程に続いて行
われる、ＭＯＳＦＥＴの製造方法を工程順に模式的に示
す断面図である。

【図５】（ａ）〜（ｃ）は、図４に示す工程に続いて行
われる、ＭＯＳＦＥＴの製造方法を工程順に模式的に示
す断面図である。

【図６】本発明の第２の実施の形態に係るトレンチゲー
ト構造を有する横型パワーＭＯＳＦＥＴを模式的に示す
断面図である。

【図７】本発明の第３の実施の形態に係るプレーナゲー
ト構造を有する横型パワーＭＯＳＦＥＴを模式的に示す
断面図である。

【図８】本発明の第４の実施の形態に係るトレンチゲー
ト構造を有する横型ＩＧＢＴを模式的に示す断面図であ
る。

【符号の説明】

１０ シリコン基板 １２ 絶縁基板 １４ ドリフト領域、ベース領域 １６ ボディ領域、ベース領域 １８ ソース領域、エミッタ領域 １８ａ 第１のソース領域、第１のエミッタ領域 １８ｂ 第２のソース領域、第２のエミッタ領域 ２２ ドレイン領域、 ２４ コレクタ領域 ３０ 埋込み絶縁層 ４４ ソース電極、エミッタ電極 ４６ ドレイン電極 ４８ コレクタ電極 ７０ ゲート電極 ７２ ゲート絶縁層 ７４ トレンチ ８０ プレーナゲート ８２ ゲート絶縁層 ８４ ゲート電極

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−171764（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体または絶縁体からなる基板、 前記基板の上に形成され、ドリフト領域を構成する第１
   導電型の第１半導体層、 前記第１半導体層に接して形成され、ボディ領域を構成
   し、かつ該ボディ領域にチャネル領域が形成される第２
   導電型の第２半導体層、 前記第２半導体層に選択的に形成され、第１のソース領
   域及び第２のソース領域を構成する第１導電型の第３半
   導体層、 前記第２半導体層との間に前記第１半導体層を介在させ
   て形成され、ドレイン領域を構成する第１導電型の第４
   半導体層、 少なくとも前記チャネル領域に接して形成された絶縁ゲ
   ート、および前記第２半導体層と前記第４半導体層との
   間に形成された埋込み絶縁層、を含み、 前記埋込み絶縁層は、その下端が少なくとも前記第２半
   導体層の底部に達する深さで形成され、かつ該第２半導
   体層において該埋込み絶縁層に沿って寄生ＭＯＳ素子の
   チャネル領域が形成され、 前記寄生ＭＯＳ素子は、少なくとも前記埋め込み絶縁
   層、前記第２半導体層及び前記第３半導体層の第２のソ
   ース領域を含んで構成され、 前記第１のソース領域は、前記第２半導体層内の前記絶
   縁ゲート側に前記チャネル領域と接するように形成さ
   れ、 前記第２のソース領域は、前記第２半導体層内の前記埋
   め込み絶縁層側に前記寄生ＭＯＳ素子のチャネル領域と
   接するように形成される、 横型ＭＯＳ素子を含む半導体
   装置。
2. 【請求項２】 半導体または絶縁体からなる基板、 前記基板の上に形成され、ベース領域を構成する第１導
   電型の第１半導体層、 前記第１半導体層に接して形成され、ベース領域を構成
   し、かつ該ベース領域にチャネル領域が形成される第２
   導電型の第２半導体層、 前記第２半導体層に選択的に形成され、第１のエミッタ
   領域及び第２のエミッタ領域を構成する第１導電型の第
   ３半導体層、 前記第２半導体層との間に第１半導体層に介在させて形
   成され、コレクタ領域を構成する第２導電型の第４半導
   体層、 少なくとも前記チャネル領域に接して形成された絶縁ゲ
   ート、および前記第２半導体層と第４半導体層との間に
   形成された埋込み絶縁層、を含み、 前記埋込み絶縁層は、その下端が少なくとも前記第２半
   導体層の底部に達する深さで形成され、かつ該第２半導
   体層において該埋込み絶縁層に沿って寄生ＭＯＳ素子の
   チャネル領域が形成され、 前記寄生ＭＯＳ素子は、少なくとも前記埋め込み絶縁
   層、前記第２半導体層及び前記第３半導体層の第２のエ
   ミッタ領域を含んで構成され、 前記第１のエミッタ領域は、前記第２半導体層内の前記
   絶縁ゲート側に前記チャネル領域と接するように形成さ
   れ、 前記第２のエミッタ領域は、前記第２半導体層内の前記
   埋め込み絶縁層側に前記寄生ＭＯＳ素子のチャネル領域
   と接するように形成される、 横型ＭＯＳ素子を含む半導
   体装置。
3. 【請求項３】 請求項１または２において、前記 寄生ＭＯＳ素子のしきい値電圧は、電源電圧より大
   きくＭＯＳ素子のソース−ドレイン耐圧又はエミッタ−
   コレクタ耐圧より小さく設定された、横型ＭＯＳ素子を
   含む半導体装置。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記絶縁ゲートは、前記第３半導体層の第１のソース領
   域又は第１のエミッタ領域、前記第２半導体層および前
   記第１半導体層を貫通して形成されたトレンチ、該トレ
   ンチの表面に沿って形成されたゲート絶縁層、およびこ
   のゲート絶縁層を介して該トレンチ内部に形成されたゲ
   ート電極、を有する、横型ＭＯＳ素子を含む半導体装
   置。