CN114520226A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及半导体器件及其制造方法。将沟槽栅极电极和栅极焊盘电连接的内置电阻器由导电膜形成，该导电膜经由绝缘膜形成在半导体衬底上。此处，绝缘膜的膜厚度大于沟槽内的绝缘膜的膜厚度，并且小于作为场氧化膜的绝缘膜。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2020年11月20日提交的日本专利申请号2020-193696的公开内容(包括说明书、附图和摘要)，通过整体引用并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种有效应用于IGBT的技术。
背景技术
在作为一种功率半导体的IGBT(绝缘栅双极型晶体管)中，作为栅极焊盘与栅极电极之间的内置元件，已知例如由多晶硅膜构成的内置电阻器。
专利文献1(日本未审查专利申请公开号2017-41547)描述了在半导体衬底的上表面上形成的与IGBT的沟槽栅极电极集成的多晶硅膜。
下面列出了公开的技术。
[专利文献1]日本未审查专利申请公开号2017-41547
发明内容
可以设想，内置电阻器与构成沟槽栅极电极的多晶硅膜一体形成。在这种情况下，内置电阻器下方的绝缘膜由与沟槽栅极绝缘膜相同的氧化膜(即，通过与栅氧化膜相同的工艺形成的氧化膜)构成，并且因此具有相对较薄的氧化膜结构。因此，担心在内置电阻器和半导体衬底之间发生介电击穿。另一方面，如果该氧化膜变厚，则沟槽栅极绝缘膜也变厚，从而无法向沟槽栅极电极附近的p型沟道区域施加电场，这导致在作为IGBT的操作中产生问题。
通过本说明书和附图的描述，其他目的和新颖特征将变得清楚。
下面将简要描述本申请中公开的典型实施例的概要。
在根据实施例的半导体器件中，将沟槽栅极电极和栅极焊盘电连接的内置电阻器，由经由绝缘膜形成在半导体衬底上的导电膜形成。此处，绝缘膜的膜厚度大于沟槽栅极绝缘膜的膜厚度并且小于场氧化膜的膜厚度。
根据本申请公开的实施例，可以提高半导体器件的可靠性。
附图说明
图1是示出了其中安装有根据本发明实施例的半导体器件的半导体芯片的布局配置的示意图。
图2是示出了根据本发明实施例的半导体器件的截面图。
图3是用于描述根据本发明实施例的半导体器件的制造工艺的截面图。
图4是用于描述继图3之后的半导体器件的制造工艺的截面图。
图5是用于描述继图4之后的半导体器件的制造工艺的截面图。
图6是用于描述继图5之后的半导体器件的制造工艺的截面图。
图7是用于描述继图6之后的半导体器件的制造工艺的截面图。
图8是用于描述继图7之后的半导体器件的制造工艺的截面图。
图9是用于描述继图8之后的半导体器件的制造工艺的截面图。
图10是用于描述继图9之后的半导体器件的制造工艺的截面图。
图11是用于描述继图10之后的半导体器件的制造工艺的截面图。
图12是用于描述继图12之后的半导体器件的制造工艺的截面图。
图13是示出了根据本发明实施例的修改的半导体器件的截面图。
图14是示出了根据比较示例的半导体器件的截面图。
具体实施方式
在以下描述的实施例中，为了方便起见，当需要时将在多个部分或实施例中描述本发明。然而，除非另有说明，否则这些部分或实施例并非彼此不相关，并且一个涉及另一个的全部或部分作为其修改、细节或补充说明。另外，在以下描述的实施例中，当提及元素的数量(包括件数、值、数量、范围等)时，元素的数量不限于特定数量，除非另有说明或者除了数量原则上明显限于特定数量的情况，并且大于或小于规定数量的数量也适用。
此外，在以下描述的实施例中，不用说，组件(包括元件步骤)并不总是必不可少的，除非另有说明或者除了组件原则上显然是必不可少的情况。类似地，在下述实施例中，当提到组件的形状、其位置关系等时，基本上近似和相似的形状等也被包括在其中，除非另有说明或者除了可以想象到它们在原则上明显被排除在外的情况。对于上述数值和范围也是如此。
以下，将参考附图详细描述本发明的实施例。注意，在用于描述实施例的整个附图中，具有相同功能的组件由相同的附图标记标示，并且将省略其重复描述。另外，除非在以下实施例中特别需要，否则相同或相似部分的描述原则上不再重复。
<改进的空间>
将参考图14描述根据比较示例的半导体器件的改进空间。图14是示出了比较示例的半导体器件的截面图。
根据比较示例的半导体器件包括IGBT(绝缘栅双极型晶体管)。如图14中所示，构成根据比较示例的半导体器件的半导体芯片具有第一区域1A、第二区域1B和第三区域1C，并且从图14中的左侧开始依次示出第一区域1A、第二区域1B和第三区域1C。第一区域1A是包括如下外围区域的区域，该外围区域在平面图中围绕第二区域1B和第三区域1C。图14没有示出用作IGBT的元件区域。
根据比较示例的半导体器件包括n型半导体衬底SB、形成在半导体衬底SB的上表面中的p型阱PW、在半导体衬底SB内部形成在半导体衬底SB的下表面附近的n型半导体层NL、以及从n型半导体层NL的下表面到半导体衬底SB的下表面形成的p型半导体层PL。在第三区域1C中，在半导体衬底SB的上表面中形成沟槽TR，并且沟槽栅极电极TG经由绝缘膜IF5而被掩埋在沟槽TR中。沟槽栅极电极TG由形成在半导体衬底SB上的半导体层SL构成。在第二区域1B中，在沟槽TR外侧的半导体衬底SB的上表面上经由绝缘膜IF5形成半导体层SL，并且第二区域1B中的半导体层SL构成内置电阻器GR1。即，内置电阻器GR1和沟槽栅极电极TG中的每一个都是一个半导体层SL的一部分，并且在内置电阻器GR1和沟槽栅极电极TG中的每一个下方的绝缘膜IF5的膜厚度是基本上均匀的。
在第一区域1A中的半导体衬底SB上形成发射极焊盘EP，该发射极焊盘EP向IGBT的发射极区域供应发射极电位。此外，通过内置电阻器GR1向沟槽栅极电极TG供应栅极电位的栅极焊盘GP，连接到第二区域1B中的内置电阻器GR1的上表面。此处，p型半导体层PL并未均匀地形成在半导体衬底SB的背表面上，n型半导体层BNL被部分地形成为缺陷。
绝缘膜IF5例如主要由TEOS(原硅酸四乙酯)膜构成，并且其膜厚度例如为约110nm。具体而言，例如在膜厚度为10nm的热氧化膜上形成110nm的TEOS膜，并且形成总厚度为110nm的绝缘膜IF5。
在本比较示例的结构中，当IGBT从截止状态切换到导通状态时，在一些情况下(例如dV/dt>10kV/s)，会以较高的速率施加较高的集电极电压。此时，高电场被施加到位于与发射极电位连接的p型阱PW与内置电阻器GR1之间的绝缘膜IF5，并且绝缘膜IF5在某些情况下会被损坏。特别地，当在以下情况时，绝缘膜IF5的介电击穿更频繁地发生：在形成IGBT的过程中在形成背表面侧上的结构时引入缺陷，并且n型半导体层BNL在背表面上的p型半导体层PL的一部分中被形成为缺陷。
当IGBT处于截止状态时，与IGBT并联连接的续流二极管的偏置电压被施加到IGBT的集电极电压上。当施加该电压时，IGBT内部的寄生体二极管工作，从半导体衬底SB上的发射电极供应空穴，并且从半导体衬底SB的背表面上的集电极电极供应电子，从而在IGBT内部存在载流子(见图14)。寄生体二极管例如是由在以下之间的PN结形成的二极管：由图14的第二区域1B中所示的n型半导体衬底SB和n型半导体层NL构成的n型层与p型阱之间。
如果在如上所述的载流子存在于半导体衬底SB中的状态下，当IGBT转变为导通状态时以高dV/dt施加集电极电压，则剩余的载流子被放电。具体而言，p型阱PW中的空穴通过发射极焊盘(发射极电极)EP放电，并且半导体衬底SB中的电子通过n型半导体层NL放电。由于剩余载流子的放电，在内置电阻器GR1下方的半导体衬底SB中发生碰撞电离，并且由此生成的载流子被扫除而发生电压降。结果，在半导体衬底SB中生成高电场。此时，如果内置电阻器GR1下方的绝缘膜IF5与比较示例中的沟槽栅极绝缘膜一样薄，则第二区域1B中的绝缘膜IF5的电场达到击穿电场，导致内置电阻器GR1下方的绝缘膜IF5击穿。
内置电阻器GR1和连接到发射极电位的p型阱PW之间的绝缘膜IF5是在正常状态下(即，在集电极电压或类似转变之外的静态属性中)不会出现电位差的部分。因此，并未假设发生此类击穿。如上所述，发明人发现了第一个改进空间，即，即使在静态属性中不出现电位差的地方，在瞬态工作的情形下也会出现电位差，并且由于高电场而发生介电击穿。
此外，构成栅极沟槽绝缘膜的热氧化膜优选地形成得较厚，因为它具有更致密的结构并且比TEOS膜更可靠。此外，优选的是，热氧化膜形成得较厚，因为可以减少膜形成中的变化。然而，当热氧化膜很厚时，用以覆盖与沟槽TR相邻的半导体衬底SB的上表面的热氧化膜也很厚。以这种方式，如果连续覆盖作为沟槽TR的上端部的半导体衬底SB的角部的热氧化膜形成得很厚，则出现角部趋于尖锐的问题。因此，当热氧化膜变厚时，由于角部处的电场集中使热氧化膜与覆盖角部的导电层SL之间容易发生介电击穿，这存在第二个改进空间。
<半导体芯片的布局配置示例>
将参考图1和图2描述根据本实施例的具有IGBT的半导体器件。图1是示出了其中安装有根据本实施例的半导体器件的半导体芯片的布局配置示例的示意图。图2是示出了根据本实施例的半导体器件的截面图。
如图1中所示，根据本实施例的半导体芯片CHP具有矩形平面形状。在平面图中，半导体芯片CHP包括栅极焊盘GP、栅极布线W1和发射极焊盘EP。此外，在与半导体芯片CHP的上表面相对的下表面(背表面)上形成覆盖半导体衬底的下表面的集电极电极(图1和图2中未示出)。在半导体芯片CHP的上表面侧上，存在环形外围区域，其在平面图中包围栅极焊盘GP、栅极布线W1和发射极焊盘EP并且沿着半导体芯片CHP的轮廓形成。例如，作为终止结构的FLR(场限环)形成在外围区域中的半导体衬底的上表面上。此外，在外围区域中的半导体衬底上形成环形布线WR。
图2从左侧依次示出了第一区域1A、第二区域1B和第三区域1C。图2中所示的第一区域1A的横截面是沿着图1中的A-A线的横截面，第二区域1B的横截面是沿着图1中的B-B线的横截面。第三区域1C的横截面是沿着图1中的C-C线的横截面。第一区域1A是包括外围区域的区域，该外围区域在平面图中包围第二区域1B和第三区域1C。在图2中，未示出用作IGBT的元件区域(单元区域)。
半导体器件包括n型半导体衬底SB和p型阱PW，p型阱PW从半导体衬底SB的上表面形成到半导体衬底SB的预定深度。p型阱PW是跨第一区域1A、第二区域1B和第三区域1C形成的半导体区域。此外，半导体衬底SB包括n型半导体层NL和p型半导体层PL，n型半导体层NL形成在半导体衬底SB的下表面附近以便与p型阱PW的下端部分离并且具有比半导体衬底SB更高杂质浓度，p型半导体层PL从n型半导体层NL的下表面形成到半导体衬底SB的下表面。即，半导体衬底SB包括从下表面侧依次形成的p型半导体层PL、n型半导体层NL、半导体衬底SB和p型阱PW。在第一区域1A中，在半导体衬底SB上形成作为环形场氧化膜的绝缘膜IF1，并且p型阱PW未形成在绝缘膜IF1正下方。
半导体衬底SB由引入了诸如P(磷)之类n型杂质的单晶Si(硅)制成。n型半导体层NL是通过将n型杂质(例如，P(磷))引入到半导体衬底SB中而形成的半导体区域。n型半导体层NL用作IGBT的缓冲层。p型半导体层PL和p型阱PW是通过将p型杂质(例如，B(硼))引入到半导体衬底SB中而形成的半导体区域。p型半导体层PL是用于将空穴注入到半导体衬底SB中的层。
在第三区域1C中，沟槽TR形成在半导体衬底SB的上表面中，并且沟槽栅极电极TG经由绝缘膜IF2而被掩埋在沟槽TR中。此处，沟槽TR的深度小于p型阱PW的深度，并且沟槽TR的下端部未到达p型阱PW的下端部。沟槽栅极电极TG由经由绝缘膜IF2(它是沟槽栅极绝缘膜)而被掩埋在沟槽TR中的多晶硅膜构成。例如，P(磷)被引入到构成沟槽栅极电极TG的多晶硅膜中。此处，构成沟槽栅极电极TG的多晶硅膜和绝缘膜IF2未形成在沟槽TR的区域之外，即，未形成在平面图中不与沟槽TR重叠的区域中的半导体衬底SB上。
在第二区域1B中，内置电阻器GR经由绝缘膜IF4而被形成在半导体衬底SB的上表面上。内置电阻器GR形成在p型阱PW正上方。换言之，内置电阻器GR在平面图中与p型阱PW重叠。绝缘膜IF4由依次层叠在半导体衬底SB上的绝缘膜IF2和绝缘膜IF3构成。绝缘膜IF2由热氧化膜构成，该热氧化膜在与形成在第三区域1C的沟槽TR中的绝缘膜IF2相同的工艺中形成。此外，绝缘膜IF3例如是TEOS膜。因此，绝缘膜IF4的膜厚度比沟槽TR中的绝缘膜IF2的膜厚度更大。换言之，内置电阻器GR与半导体衬底SB的上表面之间的绝缘膜的厚度，大于沟槽TR的表面与沟槽栅极电极TG之间的绝缘膜的厚度。绝缘膜IF4的膜厚度是比较示例的绝缘膜IF5的膜厚度的大约2～7倍，具体而言，例如是大约5倍。
由于沟槽栅极绝缘膜仅由绝缘膜IF2形成，因此绝缘膜IF2与半导体衬底SB的表面(沟槽TR的表面)和沟槽栅极电极TG的表面中的每一个接触。此处，由于作为沟槽栅极绝缘膜的绝缘膜IF2由单层热氧化膜构成，因此与将沟槽栅极绝缘膜形成为具有热氧化膜和TEOS膜的层叠结构的情况相比，防止沟槽栅极绝缘膜的膜厚度的变化是可能的。以这种方式，可以减少IGBT的阈值电压Vth的变化。
此外，绝缘膜IF4的膜厚度小于作为场氧化膜(场绝缘膜)的绝缘膜IF1的膜厚度。这是因为，如果形成比场氧化膜更厚的绝缘膜IF4，则由于其膜厚度较大，光刻工艺中无法执行准确的曝光并且可能无法正常执行图案化。绝缘膜IF2具有比绝缘膜IF3更高的相对介电常数和更致密的结构。
绝缘膜IF3的膜厚度大于绝缘膜IF4的膜厚度。绝缘膜IF4的膜厚度例如为100～700nm，优选地，膜厚度例如为200～400nm。绝缘膜IF2的膜厚度例如为70nm或更大，具体而言例如为100nm。即，沟槽TR的表面与沟槽栅极电极TG之间的最短距离为70nm或更大。另外，绝缘膜IF3的膜厚度例如为大约450nm。绝缘膜IF1的膜厚度例如为大约700nm。绝缘膜IF3不限于氧化硅膜，并且可以由例如氮化硅膜构成。绝缘膜IF1例如是由氧化硅膜构成的环形图案，并且包围元件区域、第二区域1B、第三区域1C、发射极焊盘EP、栅极焊盘GP以及栅极布线W1，稍后在平面图中描述。
内置电阻器GR是由例如多晶硅膜制成的电阻器并且通过引入例如As(砷)而使其导电。此处，内置电阻器GR和沟槽栅极电极TG彼此分离。内置电阻器GR是由串联连接在栅极焊盘GP和沟槽栅极电极TG之间的电阻器构成的电阻器元件。
由例如氧化硅膜制成的层间绝缘膜IL形成在半导体衬底SB上，以便覆盖沟槽栅极电极TG、绝缘膜IF1至IF4以及内置电阻器GR。在层间绝缘膜IL的多个位置处形成从层间绝缘膜IL的上表面穿透到下表面的连接孔，并且在每个连接孔中掩埋插塞PG。插塞PG例如由以下项构成：作为连续覆盖连接孔的底表面和侧表面的阻挡金属膜的TiN(氮化钛)/Ti(钛)膜、以及经由阻挡金属膜掩埋在连接孔中的W(钨)膜。插塞PG连接到第一区域1A中的p型阱PW的上表面、第二区域1B中的内置电阻器GR的上表面的两个端部以及沟槽栅极电极TG的上表面。此处，插塞PG的宽度在沿着半导体衬底SB的上表面的方向上小于沟槽栅极电极TG的宽度。因此，连接到沟槽栅极电极TG的插塞PG的底表面与半导体衬底SB的上表面分离。
在层间绝缘膜IL和插塞PG上形成层叠金属膜，该层叠金属膜由金属膜BM和形成在金属膜BM上的金属膜M1构成。作为阻挡金属膜的金属膜BM例如由TiW(钛钨)膜构成，作为主导体膜的金属膜M1例如由AlCu(铝铜)膜构成。此外，金属膜M1可以是通过将Si添加到Al膜而获得的AlSi膜。在多个层叠金属膜中，经由第一区域1A中的插塞PG而电连接到p型阱PW的层叠金属膜形成发射极焊盘(发射极电极)EP。此外，在多个层叠金属膜中，经由第二区域1B中的插塞PG而连接到内置电阻器GR的一个端部的上表面的层叠金属膜形成栅极焊盘GP。此外，在多个层叠金属膜中，经由第二区域1B中的插塞PG而连接到内置电阻器GR的另一端部的上表面的层叠金属膜形成栅极布线W1。从第二区域1B到第三区域1C形成栅极布线W1。第三区域1C中的栅极布线W1经由插塞PG而电连接到沟槽栅极电极TG。栅极焊盘GP和栅极布线W1彼此分离。
如上所述，栅极焊盘GP和沟槽栅极电极TG通过多个插塞PG、内置电阻器GR和在其间串联连接的栅极布线W1而彼此电连接。具体地，栅极焊盘GP与内置电阻器GR经由插塞PG电连接，内置电阻器GR与栅极布线W1经由插塞PG电连接，并且栅极布线W1与沟槽栅极电极TG经由插塞PG电连接。
第一区域1A中的发射极焊盘EP被配置为向IGBT的发射极区域供应发射极电位。第二区域1B中的栅极焊盘GP被配置为通过内置电阻器GR向沟槽栅极电极TG供应栅极电位。供应给第三区域1C中的沟槽栅极电极TG的栅极电位以这种方式被供应到形成在元件区域(未示出)中的IGBT的沟槽栅极电极，从而控制IGBT的操作。沟槽栅极电极TG和p型半导体层(集电极区域)PL构成IBGT。
在平面图中在包围栅极焊盘GP、栅极布线W1和发射极焊盘EP的周边区域中，形成与发射极焊盘EP分离的由上述层叠膜构成的布线WR。
<半导体器件的效果>
在本实施例中，通过使在内置电阻器GR正下方的绝缘膜IF4比沟槽栅极绝缘膜更厚，从而即使在开关操作中IGBT从截止状态切换到导通状态时以高dV/dt施加集电极电压，也可以缓和(relax)施加到绝缘膜IF4的瞬态电场。
即，可以通过加厚被施加电场的绝缘膜来缓和电场。此处，通过将绝缘膜IF4形成为比比较示例中的绝缘膜IF5更厚，从而可以缓和电场。通过这种手段，可以防止绝缘膜IF4的击穿。具体而言，由于绝缘膜IF4的膜厚度是比较示例中的绝缘膜IF5的膜厚度的大约5倍，因此能够将电场缓和至1/5。此处，由于作为沟槽栅极绝缘膜的绝缘膜IF2和内置电阻器GR下方的绝缘膜IF4被形成为不同的配置，因此即使使绝缘膜IF4变厚时，沟槽栅极绝缘膜也不会变厚。因此，如上所述，可以仅加厚内置电阻器GR正下方的绝缘膜IF4。因此，可以解决第一个改进空间。
另外，考虑到将作为热氧化膜的绝缘膜IF2形成为相对厚的约100nm，在作为沟槽TR的上端部的半导体衬底SB的角部处形成凸角(尖角)。当在比较示例中形成这样的角部时，在角部处可能发生介电击穿，如第二个改进空间所描述的。另一方面，在本实施例中，在角部正上方形成层间绝缘膜IL，并且在角部正上方没有形成绝缘膜IF2。此外，用于沟槽栅极电极TG或内置电阻器GR的多晶硅膜没有形成在角部正上方。即，沟槽栅极电极TG和连接到其上表面的插塞PG中的每一个，在沿着半导体衬底SB的上表面的方向上露出与沟槽TR相邻的半导体衬底SB的上表面。因此，可以确保栅极电极的可靠性。即，可以解决第二个改进空间。
<半导体器件的制造工艺>
在下文中，将参考图3至图12描述根据本实施例的半导体器件的制造方法。图3至图12是示出了形成根据本实施例的半导体器件的工艺的截面图。图3至图12是示出了相同位置的截面图。
首先，如图3中所示，准备半导体衬底SB，其是圆盘状的半导体晶片。半导体衬底SB由单晶Si(硅)构成，在该单晶Si(硅)中引入了诸如P(磷)之类的n型杂质。在半导体衬底SB上，芯片区域在随后的工艺中被切割成在平面图中以矩阵布置的半导体芯片。半导体衬底SB的每个芯片区域具有在其中形成IGBT的元件区域、在其中形成栅极焊盘和内置电阻器的第二区域1B、以及包括沟槽栅极绝缘膜的电源路径的第三区域1C。另外，半导体衬底SB的每个芯片区域在平面图中具有共同包围元件区域、第二区域1B和第三区域1C的环形周边区域。第一区域1A是包括以下项的区域：形成发射极焊盘的区域和环形周边区域内的端部部分。
随后，在半导体衬底SB上形成作为场氧化膜的绝缘膜IF1。绝缘膜IF1例如由氧化硅膜构成，并且例如可以通过CVD(化学气相沉积)法形成。此处，绝缘膜IF1最初形成为具有950nm的厚度，但是通过随后的制造工艺中的清洁等，该厚度最终变为大约700nm。
接下来，如图4中所示，通过光刻技术和干蚀刻法去除绝缘膜IF1的一部分，从而露出出第二区域1B和第三区域1C中的每一个中的半导体衬底SB的上表面、以及第一区域1A中的半导体衬底SB的上表面的一部分。
随后，通过离子注入方法等使用绝缘膜IF1作为掩模(离子注入阻挡掩模)将p型杂质(例如，B(硼))注入到半导体衬底SB的上表面中。以这种方式，从半导体衬底SB的上表面至预定深度形成p型半导体区域PW1。
接下来，如图5中所示，在半导体衬底SB上通过例如CVD法形成TEOS膜(未示出)等之后，通过光刻技术和干蚀刻法对TEOS膜进行处理，从而露出第三区域1C中的半导体衬底SB的上表面的一部分。随后，在通过蚀刻法在半导体衬底SB的上表面中形成具有预定深度的多个沟槽TR之后，去除TEOS膜。
接下来，如图6中所示，通过对半导体衬底SB执行热处理，使引入到p型半导体区域PW1的杂质扩散。以这种方式，在半导体衬底SB中形成深度大于p型半导体区域PW1的深度的p型阱PW。接着，通过对半导体衬底SB执行热处理，形成绝缘膜IF2，该绝缘膜IF2是覆盖包括沟槽TR的表面在内的半导体衬底SB的表面的热氧化膜。该氧化膜IF2可以如下形成。首先，通过在例如1200℃下对半导体衬底SB执行大约30分钟的热处理形成牺牲氧化膜(未示出)之后，通过例如湿蚀刻工艺去除该牺牲氧化膜。在此之后，在950℃下再次对半导体衬底SB执行大约40分钟的热处理，形成由热氧化膜构成的绝缘IF2。
接下来，如图7中所示，形成经由绝缘膜IF2而被掩埋在沟槽TR中的沟槽栅极电极TG。即，通过CVD法等在包括沟槽TR内部的半导体衬底SB上形成多晶硅膜(导电膜)。P(磷)在形成该多晶硅膜时被引入到该多晶硅膜中。随后，通过回蚀去除沟槽TR外部的多晶硅膜。以这种方式，形成由仅留在沟槽TR中的多晶硅膜制成的沟槽栅极电极TG。
接下来，如图8中所示，通过CVD法等，在包括沟槽栅极电极TG的上表面在内的半导体衬底SB上依次形成绝缘膜IF3和多晶硅膜SF。绝缘膜IF3例如由TEOS膜制成。
接下来，如图9中所示，通过光刻技术和干蚀刻法去除由多晶硅膜SF和绝缘膜IF3、IF2构成的层叠膜的一部分。以这种方式，第一区域1A、第二区域1B和第三区域1C中的每一个中的半导体衬底SB的上表面的一部分被露出。结果，在第二区域1B中形成由多晶硅膜SF制成的内置电阻器GR。如上所述，内置电阻器GR和沟槽栅极电极TG在不同的工艺中形成。
接着，虽然未示出，但是通过光刻技术和离子注入法在元件区域中的半导体衬底SB的上表面中形成沟道区域和发射极区域。
随后，如图10中所示，通过CVD法等，在包括沟槽栅极电极TG、内置电阻器GR和绝缘膜IF1的上表面在内的半导体衬底SB上形成层间绝缘膜IL。层间绝缘膜IL例如由PSG(磷硅酸盐玻璃)膜(即氧化硅膜)制成。
随后，通过光刻技术和干蚀刻法去除层间绝缘膜IL的一部分。以这种方式，形成多个连接孔(开口)，其露出以下项中的每一个：第一区域1A中的p型阱PW的上表面、第二区域1B中的内置电阻器GR的两个端部的上表面、第三区域1C中的沟槽栅极电极TG的上表面。之后，虽然未示出，但是在元件区域中的连接孔的底部处的半导体衬底SB的上表面上，通过离子注入法形成作为p型半导体区域的体接触区域。
接下来，如图11中所示，通过填充多个连接孔中的每一个的内部来形成插塞PG。此处，通过溅射方法等，通过在包括连接孔的内部在内的半导体衬底SB上(在层间绝缘膜IL上)依次形成作为阻挡金属膜的TiN(氮化钛)/Ti(钛)膜、以及作为主导体膜的W(钨)膜来完全填充连接孔。之后，通过例如回蚀，去除形成在连接孔外部的这些金属膜来形成插塞PG。
接下来，如图12中所示，通过例如溅射法在包括多个插塞PG的上表面在内的半导体衬底SB上(层间绝缘膜IL上)依次形成作为阻挡金属膜的金属膜BM、以及作为主导体膜的金属膜M1。以这种方式，形成层叠金属膜，该层叠金属膜是由金属膜BM和M1构成的层叠膜。金属膜BM例如由TiW(钛钨)膜构成，并且金属膜M1例如由AlCu(铝铜)膜构成。随后，通过光刻技术和干蚀刻法对层叠金属膜进行处理，从而露出层间绝缘膜IL的上表面的一部分。
在以这种方式彼此分离的多个层叠金属膜中，经由第一区域1A中的插塞PG而电连接到p型阱PW的层叠金属膜，形成发射极焊盘(发射极电极)EP。此外，在多个层叠金属膜中，经由第二区域1B中的插塞PG而连接到内置电阻器GR的一个端部的上表面的层叠金属膜，形成栅极焊盘GP。此外，在多个层叠金属膜中，经由第二区域1B中的插塞PG而连接到内置电阻器GR的另一端部的上表面的层叠金属膜，形成栅极布线W1。从第二区域1B到第三区域1C形成栅极布线W1。第三区域1C中的栅极布线W1经由插塞PG而电连接到沟槽栅极电极TG。栅极焊盘GP和栅极布线W1彼此分离。
如上所述，栅极焊盘GP和沟槽栅极电极TG通过多个插塞PG、内置电阻器GR、以及在其间串联连接的栅极布线W1而彼此电连接。具体地，栅极焊盘GP与内置电阻器GR经由插塞PG电连接，内置电阻器GR与栅极布线W1经由插塞PG电连接，并且栅极布线W1与沟槽栅极电极TG经由插塞PG电连接。
接下来，如图12中所示，通过离子注入法将n型杂质(例如，P(磷))引入到半导体衬底SB的下表面中来形成n型半导体层NL。n型半导体层NL与p型阱PW和沟槽TR分离。随后，通过离子注入法将p型杂质(例如，B(硼))引入到半导体衬底SB的下表面中来形成p型半导体层PL。p型半导体层PL距半导体衬底SB下表面的深度小于n型半导体层NL距半导体衬底SB下表面的深度。p型半导体层PL构成IGBT的集电极区域。以这种方式，形成至少包括沟槽栅极电极TG、发射极区域(未示出)和集电极区域(p型半导体层PL)的IGBT。随后，虽然未示出，但是形成覆盖半导体衬底SB的下表面的集电极电极。
如上所述，根据本实施例的半导体器件几乎完成。
<制造半导体器件的方法的效果>
接下来，将描述根据本实施例的半导体器件的制造方法的效果。
在根据图14中所示的比较示例的半导体器件中，内置电阻器GR与沟槽栅极电极TG同时形成。因此，内置电阻器GR下方的绝缘膜具有与沟槽栅极绝缘膜相同的厚度。为了使IGBT正常工作，沟槽栅极绝缘膜在膜厚度方面具有限制。因此，在比较示例中，内置电阻器GR下方的绝缘膜不能具有大于一定厚度的厚度，并且半导体衬底SB与内置电阻器GR之间容易发生介电击穿。
另一方面，在本实施例中，内置电阻器GR和沟槽栅极电极TG是在不同的工艺中形成的，如上面参考图7至图9所描述的。因此，可以将内置电阻器GR正下方的绝缘膜IF4形成为比沟槽栅极绝缘膜更厚。因此，即使在开关操作中IGBT从截止状态切换到导通状态时以高dV/dt施加集电极电压，也可以缓和施加到绝缘膜IF4的瞬态电场。
因此，可以获得与参考图1和图2描述的半导体器件的效果相同的效果。
<修改>
本实施例也可以被应用于在半导体衬底的背表面上具有n型半导体层的半导体器件。图13是示出了根据修改的半导体器件的截面图。图13中所示的位置对应于图12中所示的位置。
如图13中所示，根据该修改的半导体器件的结构与参考图2所描述的结构不同之处在于，n型半导体层BNL局部地形成在半导体衬底SB的背表面上，而不是p型半导体层PL均匀地形成在半导体衬底SB的背表面上。即，n型半导体层BNL形成在半导体衬底SB的下表面上以便与p型半导体层PL邻接。n型半导体层BNL可以有意地形成在反向导通IGBT(RC-IGBT)等中，或者可以形成为缺陷。
在反向导通IGBT中，n型半导体层BNL可以通过在形成p型半导体层PL之后，通过光刻技术和离子注入法在半导体衬底SB的下表面中引入n型杂质(例如P(磷))来形成。
以上，基于实施例具体描述了本发明人做出的发明，但是本发明不限于上述实施例，而且当然可以在不脱离其主旨的范围内进行各种修改。
例如，半导体衬底的材料不限于Si，也可以是SIC(碳化硅)、GaN(氮化镓)、Ga2O3(氧化镓)等。

Claims (13)

1.一种半导体器件，包括：
半导体衬底，具有第一区域、第二区域和第三区域，在平面图中所述第二区域和所述第三区域被所述第一区域包围；
环形第一绝缘膜，形成在所述第一区域中的所述半导体衬底上，并且在平面图中包围所述第二区域和所述第三区域；
沟槽，形成在所述第三区域中的所述半导体衬底的上表面中；
栅极电极，经由第二绝缘膜形成在所述沟槽中；
p型半导体区域，形成在所述第二区域中的所述半导体衬底中；
电阻器元件，在所述p型半导体区域正上方、经由第三绝缘膜形成在所述半导体衬底上，并且所述电阻器元件电连接到所述栅极电极；以及
p型半导体层，形成在所述半导体衬底的下表面上，
其中所述栅极电极和所述p型半导体层构成IGBT，并且
其中所述第三绝缘膜的膜厚度小于所述第一绝缘膜的膜厚度并且大于所述第二绝缘膜的膜厚度。
2.根据权利要求1的半导体器件，
其中所述栅极电极和所述电阻器元件彼此分离。
3.根据权利要求2的半导体器件，还包括：
栅极焊盘，形成在所述第二区域中的所述电阻器元件上，
其中所述电阻器元件串联连接在所述栅极焊盘与所述栅极电极之间。
4.根据权利要求2的半导体器件，还包括：
布线和多个插塞，形成在所述电阻器元件上，
其中所述栅极电极和所述电阻器元件经由所述多个插塞和所述布线而彼此电连接。
5.根据权利要求1的半导体器件，还包括：
连接到所述栅极电极的上表面的插塞，
其中所述栅极电极和所述插塞中的每一个在沿着所述半导体衬底的所述上表面的方向上，使与所述沟槽相邻的所述半导体衬底的所述上表面露出。
6.根据权利要求1的半导体器件，
其中所述第二绝缘膜与所述半导体衬底和所述栅极电极中的每一个接触。
7.根据权利要求6的半导体器件，
其中所述沟槽的表面与所述栅极电极之间的最短距离为70nm或更大。
8.根据权利要求1的半导体器件，
其中所述第三绝缘膜的厚度是所述第二绝缘膜的厚度的二至七倍。
9.根据权利要求1的半导体器件，
其中所述第三绝缘膜由依次形成在所述半导体衬底上的第四绝缘膜和第五绝缘膜构成，并且
其中所述第四绝缘膜的相对介电常数高于所述第五绝缘膜的相对介电常数。
10.根据权利要求1的半导体器件，
其中除了所述p型半导体层之外，n型半导体层也形成在所述半导体衬底的所述下表面上。
11.一种制造半导体器件的方法，包括以下步骤：
(a)制备具有第一区域、第二区域和第三区域的半导体衬底，所述第二区域和所述第三区域在平面图中被所述第一区域包围；
(b)在所述第一区域中的所述半导体衬底上形成环形第一绝缘膜，在平面图中所述环形第一绝缘膜包围所述第二区域和所述第三区域；
(c)在所述半导体衬底的上表面中形成p型半导体区域；
(d)在所述半导体衬底的上表面中形成沟槽；以及
(e)在包括所述沟槽的内部的所述半导体衬底上经由第二绝缘膜形成导电膜，然后去除在所述沟槽外部的所述导电膜，从而在所述沟槽中形成由所述导电膜制成的栅极电极；
(f)在所述(c)之后，在所述第二区域中的所述第二绝缘膜上经由第三绝缘膜形成电阻器元件；以及
(g)在所述半导体衬底的下表面上形成p型半导体层，
其中所述栅极电极和所述p型半导体层构成IGBT，
其中所述电阻器元件和所述栅极电极彼此电连接，并且
其中所述第三绝缘膜的膜厚度小于所述第一绝缘膜的膜厚度并且大于所述第二绝缘膜的膜厚度。
12.根据权利要求11所述的半导体器件的制造方法，
其中在所述(e)中，在通过热氧化法形成所述第二绝缘膜之后形成所述栅极电极。
13.根据权利要求11所述的半导体器件的制造方法，
其中在所述(e)中，在形成所述第二绝缘膜和所述导电膜之后，通过回蚀来去除在所述沟槽外部的所述导电膜，从而形成所述栅极电极。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7294499B2 (ja) * 2017-11-10 2023-06-20 株式会社三洋物産 遊技機
JP7294498B2 (ja) * 2017-11-10 2023-06-20 株式会社三洋物産 遊技機
JP7298731B2 (ja) * 2017-11-15 2023-06-27 株式会社三洋物産 遊技機
JP7298730B2 (ja) * 2017-11-15 2023-06-27 株式会社三洋物産 遊技機
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0006092D0 (en) * 2000-03-15 2000-05-03 Koninkl Philips Electronics Nv Trench-gate semiconductor devices
DE10205345B9 (de) * 2001-02-09 2007-12-20 Fuji Electric Co., Ltd., Kawasaki Halbleiterbauelement
JP4824296B2 (ja) * 2004-11-04 2011-11-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8053808B2 (en) * 2007-05-21 2011-11-08 Alpha & Omega Semiconductor, Ltd. Layouts for multiple-stage ESD protection circuits for integrating with semiconductor power device
US8466514B2 (en) * 2011-10-17 2013-06-18 Force Mos Technology Co., Ltd. Semiconductor power device integrated with improved gate source ESD clamp diodes

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