JP4824296B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、さらに言えば、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を備えた半導体装置およびその製造方法に関する。
一般に、パワーＭＯＳＦＥＴなどのパワーデバイスには縦型ＭＯＳＦＥＴが使用されている。このパワーＭＯＳＦＥＴでは、トレンチ（溝）の内部にゲート電極が形成された構造を持つものが主流となっている。図６は、従来のパワーＭＯＳＦＥＴの構造を示した断面図である。図６に示したＭＯＳＦＥＴでは、半導体基板１上の全面にエピタキシャル層２が形成されている。エピタキシャル層２上にはベース領域３及びソース領域４が形成されている。トレンチ５はソース領域４及びベース領域３を貫く深さに形成されている。トレンチ５の内面にはゲート酸化膜６が形成されている。ゲート電極７は、半導体基板上全面にポリシリコンを積層した後、エッチバックにより形成される。エッチバックによりトレンチ５内部に堆積されたゲート電極７以外のポリシリコンはエッチング除去される。
従来の半導体装置では、さらに半導体基板上全面に層間絶縁膜８を積層する。その後、層間絶縁膜８を選択的にエッチングしてベース領域３及びゲート電極７まで届くコンタクトホール９を形成する。これらコンタクトホール９を埋め込むように、導電性のプラグ１０が形成される。その後、層間絶縁膜８上に配線層１１を積層し、この配線層１１をパターニングして、ソース配線やゲート配線が形成される。
従来のＭＯＳＦＥＴでは、ソース領域4をベース領域３上全面に形成し、コンタクトホール９形成時にベース領域3までシリコンをエッチングしている。しかしながら、ベース領域３までシリコンをエッチングしようとするとゲート電極７のポリシリコンも一緒にエッチングされてしまう（図６）。
なお、このようにベース領域上にソース領域を形成し、ソース領域を貫いたコンタクトホールを形成する技術は特許文献１にも記載されている。
特表２００３−５１５９１５
特開２０００−１８３３４３
この時、ゲート電極７に用いられるポリシリコンは、抵抗値を下げるために高濃度で不純物が導入されているため、ソース領域と比較してエッチングレートが高くなる（特許文献２参照）。
このような従来のＭＯＳＦＥＴではゲート電極７が速くエッチングされるため、ゲート電極７の底部までエッチングされてしまいゲート・ドレイン間のショートを引き起こしてしまう恐れがあった。
本発明に関わる半導体装置は、半導体基板上に形成されたベース領域と、前記ベース領域上に形成されたソース領域と、前記半導体基板上に形成されたトレンチ内部に埋め込まれたゲート電極と、前記半導体基板上全面に形成された層間絶縁膜と、前記層間絶縁膜に形成され、前記ゲート電極を露出する第１のコンタクトホールと、前記層間絶縁膜および前記ソース領域に形成され、前記ベース領域を露出する第２のコンタクトホールと、前記第１のコンタクトホールが形成されるトレンチ上に形成された第２の導電膜とを有する。
また、本発明に関わる半導体装置の製造方法では、半導体基板上にトレンチを形成し、前記トレンチ内に第１の導電材からなるゲート電極を埋め込み、半導体基板上にベース領域を形成し、前記ベース領域上にソース領域を形成し前記ゲート電極上に第２の導電膜を形成する。
この場合、ゲート電極上には第２の導電膜が形成されているので、ベース領域までソース領域をエッチングする場合に、ゲート電極が一緒にエッチングされることはない。よって、ゲート電極がエッチングされてしまうことによるゲート・ドレイン間のショートなどを防止することが可能である。
本発明により、コンタクトホール形成のエッチング時に、ゲート電極がエッチングされてしまうのを防ぐことが可能となる。
以下、本発明の好適な実施の形態について図面を参照して説明する。図１（ａ）は、本発明の実施形態の半導体装置を示す上面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線に対応する断面図である。
図１に示す半導体基板１０１は、例えばシリコンなどで形成されたｎ＋形の半導体基板である。この半導体基板１０１上の全面には、エピタキシャル層１０２が形成されている。エピタキシャル層１０２は、例えばｎ−形の半導体層であり、半導体基板１０１と共に縦型ＭＯＳＦＥＴのドレインとして動作する。エピタキシャル層１０２上には、ベース領域１０３が形成されている。ベース領域１０３は、例えばボロンを含んだｐ形半導体領域であり、縦形ＭＯＳＦＥＴの動作時にゲート電極１０７近傍にチャネルが形成される領域である。ベース領域１０３上の全面には、ソース領域１０４が形成されている。ソース領域１０４は、例えばヒ素を含んだｎ＋形半導体領域であり、ＭＯＳＦＥＴのソースとして動作する。この半導体基板１０１上には、ソース領域１０４およびベース領域１０３よりも深い位置まで達するトレンチ（溝）１０５が形成されている。このトレンチ１０５の内面には、トレンチ１０５の内面を覆うようにゲート絶縁膜１０６が形成されている。また、このトレンチ１０５の内部には、ゲート電極１０７が形成されている。ゲート電極１０７は、例えば第１のポリシリコン層で形成され、このトレンチ１０５の内部を開口部までほぼ充填している。
なお、このトレンチ１０５は、ベース領域１０３、ソース領域１０４を囲うように略矩形上に形成され、島状の活性領域を形成している。この実施の形態の半導体装置は、島状の活性領域が図１（ａ）に示すように複数配置されて形成されている。また、エピタキシャル層１０２上には選択的に図示しないフィールド絶縁膜が形成され、素子分離が行われている。
半導体基板１０１上に複数形成されるゲート電極１０７のうち、所定のゲート電極１０７上には、トレンチ１０５の開口部を覆うように第２の絶縁膜１１２および第２の導電膜１１３が形成されている。この第２の絶縁膜１１２はゲート絶縁膜１０５とは異なる工程で形成され、第２の導電膜１１３は、ゲート電極１０７とは異なる工程で形成されている。ここで、第２の絶縁膜１１２は、例えば第２のシリコン酸化膜で形成され、第２の導電膜１１３は、第２のポリシリコン膜で形成されている。
この、ソース領域１０４、第２の導電膜１１３上を含む半導体基板１０１上全面に、層間絶縁膜１０８が形成されている。層間絶縁膜１０８は、例えばＢＰＳＧ（Ｂｏｒｏｎ ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などで形成されている。
図１に示すように、この層間絶縁膜１０８には、複数のコンタクトホール１０９が形成されている。なお、以下の説明ではコンタクトホールが形成された位置に基づいて、第１のコンタクトホール１０９ｇ、第２のコンタクトホール１０９ｓと称して説明する。第１のコンタクトホール１０９ｇは、ゲート電極１０７の上部に形成されている。この第１のコンタクトホール１０９ｇは、ゲート電極１０７の上の層間絶縁膜１０８、第２の導電膜１１３および第２の絶縁膜１１２を貫いて形成されている。第１のコンタクトホール１０９ｇは、ゲート電極１０７の表面が露出するように形成されている。
第２のコンタクトホール１０９ｓはソース領域１０４の上部に形成されている。第２のコンタクトホール１０９ｓは、層間絶縁膜１０８およびソース領域１０４を貫いて形成されている。第２のコンタクトホール１０９ｓは、その底部がベース領域１０３に達するように形成されている。
前述の第２の絶縁膜１１２および、第２の導電膜１１３は、ゲート電極１０７上に、第１のコンタクトホール１０９ｇが形成される部分のトレンチ１０５上に形成されている。（図１参照）つまり、トレンチ１０５上に、第１のコンタクトホール１０９ｇが形成されない場合には、前述の第２の絶縁膜１１２、第２の導電膜１１３は形成されなくても良い。
第１のコンタクトホール１０９ｇおよび第２のコンタクトホール１０９ｓ内には、導電体（タングステン、チタンなど）で形成された導電体プラグ１１０が埋めこまれている。この導電体プラグ１１０は、ゲート電極１０７あるいはベース領域１０３に接するように形成されている。
さらに、この導電体プラグ１１０および層間絶縁膜１０８上には、配線１１１が形成されている。この配線１１１は、アルミ層などの導電層が所定形状にパターニングされて形成されている。この配線１１１は、縦形ＭＯＳＦＥＴのゲートに接続されるゲート配線１１１ｇ、ソースに接続されるソース配線１１１ｓなどを形成している。
ゲート配線１１１ｇは、第１のコンタクトホール１０９ｇ内に形成された導電体プラグ１１０により、ゲート電極１０７と電気的に接続されている。ソース配線１１１ｓは、第２のコンタクトホール１０９ｓ内に形成された導電体プラグ１１０により、ベース領域１０３およびソース領域１０４と電気的に接続されている。
次に、以上の構成を持つ半導体装置の製造方法について、図２〜図５を参照しながら説明する。なお、図２から図５では第２の導電膜を利用して素子分離膜上などに形成される保護用のツェナーダイオード、あるいは抵抗素子の部分もあわせて示してある。
まず、ｎ+型半導体基板１０１の表面全体にｎ-型半導体エピタキシャル層１０２をエピタキシャル成長させる。その後、例えばＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法などにより、素子分離膜１１４が形成される。
その後、フォトリソグラフィ技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、エピタキシャル層１０２を選択的に除去する。このエッチングによりエピタキシャル層１０２に、格子状のゲート電極を形成するための約１〜２μｍ程度の深さのトレンチ１０５が形成される。
その後、例えば１１００℃から１２００℃程度でトレンチ内部に酸化膜を形成し、その酸化膜を除去することでトレンチの屈曲部を丸める工程が行われる（図示せず）。
その後、エピタキシャル層１０２の表面に、約３０ｎｍ程度のゲート絶縁膜１０６を形成する。このゲート絶縁膜１０６は、例えば、Ｈ2−Ｏ2雰囲気中でエピタキシャル層１０２の表面を酸化させて形成される。したがって、この実施の形態ではゲート絶縁膜１０６はゲート酸化膜となる。
次に、例えば減圧ＣＶＤ法により、半導体基板１０１上の全体に第１の導電層（図示せず）を堆積させる。この実施の形態では、第１の導電層として、第１のポリシリコン層が堆積される。このとき堆積される第１のポリシリコン層の厚さは、ポリシリコンがトレンチ１０５の内部全体を埋め込むことができるように設定され、例えば、ポリシリコン層の厚さは約８００〜１０００ｎｍである。
その後、ＲＩＥ法により第１のポリシリコン層を全面エッチバックして不要な部分を除去する。このエッチングにより、トレンチ１０５の内部にのみ選択的にポリシリコン層が残る。こうして、図２に示すように、トレンチ１０５の内部にゲート絶縁膜１０６、ゲート電極１０７を形成する。
次に、半導体基板１０１上にボロン（Ｂ）などのｐ型不純物をイオン注入した後、熱処理を行う。ボロンを使用した場合のイオン注入の条件は、例えば、ドーズ量１〜２×１０13／ｃｍ-2、加速電圧７０ｋｅＶである。熱処理は、例えば、温度９００〜１０００℃のＮ2雰囲気中で６０分間行う。この工程により、エピタキシャル層１０２の上部にｐ型拡散層１０３を形成する。
続いて、ベース領域１０３上にヒ素（Ａｓ）などのｎ型不純物をイオン注入し、さらに熱処理を行う。砒素を使用した場合のイオン注入の条件は、例えば、ドーズ量１〜５×１０15／ｃｍ2、加速電圧７０ｋｅＶである。熱処理は、例えば、温度８５０〜９５０℃のＮ2雰囲気中で３０分間行う。この工程によりベース領域１０３の表面領域をｎ型化する。こうして、図３に示すように、ベース領域１０３の表面にｎ+型拡散層からなるソース領域１０４を形成する。
なお、この実施の形態の製造方法では、ベース領域１０３、ソース領域１０４を形成した後に、第２の絶縁膜１１２および、第２の導電膜１１３の形成が行われる。
ここで、この第２の絶縁膜１１２、および第２の導電膜１１３は、半導体装置の他の部分を形成する際の工程を流用して行われることが望ましい。例えば、このような縦型ＭＯＳＦＥＴが用いられるパワー素子などでは、パワーＭＯＳＦＥＴと共に、同一基板上の他の領域で、ゲート・ソース間保護ツェナーダイオードや、ドレイン・ゲート間電圧クランプ用ツェナーダイオード、ゲート保護抵抗などが作られる場合がある。これらの素子は例えば素子分離膜上に形成されるポリシリコン膜などで形成される場合が多く、パワーＭＯＳＦＥＴでは、このポリシリコン膜を形成する工程が必要となってくる場合が多い。
そこで、この実施の形態では素子分離膜上の、ツェナーダイオード形成時に用いられる酸化膜、ポリシリコン膜を利用して第２の絶縁膜１１２、第２の導電膜１１３とする。ツェナーダイオード形成時には、半導体基板１０１上全面に酸化膜、およびポリシリコン膜が形成される（図示せず）。
その後、ツェナーダイオード形成するために、ポリシリコン１１３は所定形状にエッチングされる（図３参照）。このエッチングの際、所定のゲート電極１０７上にも第２の絶縁膜１１２、第２の導電膜１１３として酸化膜、ポリシリコン膜が残るように設定する。つまり、ゲート電極１０７上に第１のコンタクトホール１０９ｇが形成される部分のトレンチ１０５上にも、ポリシリコン膜が形成されるようにする。ツェナーダイオードの、酸化膜、ポリシリコン膜形成（第２の導電膜１１３形成）と同時に、ＭＯＳＦＥＴ領域の所定のゲート電極１０７上にも第２の絶縁膜１１２、第２の導電膜１１３が形成される。
このとき形成される第２の導電膜（ポリシリコン膜）は、トレンチ１０５の開口部を覆う程度の大きさがあれば良い。このようにして、素子分離膜１１４上にツェナーダイオードなどの第２の導電膜、トレンチ上に、第２の絶縁膜１１２、第２の導電膜１１３形成された状態を図３に示す。
次に、図４に示すように、常圧ＣＶＤ法により半導体基板１０１上の全面にＢＰＳＧ層を堆積させて、層間絶縁膜１０８を形成する。続いて、フォトリソグラフィ技術およびＲＩＥ法により、層間絶縁膜１０８を選択的に除去する。このエッチングにより、第１および第２のコンタクトホール１０９ｇ、１０９ｓに対応する部分の層間絶縁膜１０８が除去される。
前述したように、第１のコンタクトホール１０９ｇは、ゲート電極１０７上において、第２の導電層１１３を貫いて形成される。第２のコンタクトホール１０９ｓは、ベース領域１０３上にソース領域１０４を貫いて形成される。そこで、このコンタクトホール１０９の形成時には、層間絶縁膜１０８が選択的にエッチング除去される。続いて、第２のコンタクトホール１０９ｓに対応する部分のソース領域１０４をエッチング除去する必要が生じる。そのため、層間絶縁膜の除去に用いられたマスクと同一のマスクを用いて、層間絶縁膜１０８のエッチングに続いてソース領域１０４のシリコンエッチングが行われる。
このときに、第１のコンタクトホール１０９ｇに対応する領域では、第２の導電膜１１３がエッチングされる。つまり、この実施の形態では、ソース領域１０４をエッチングするときには、ポリシリコン膜１１３がエッチングされるので、ゲート電極１０７がエッチングされてしまうことはない。また、ポリシリコン膜１１３がエッチング除去されてしまっても、その下には第２の絶縁膜１１２が形成されている。この第２の絶縁膜１１４がエッチングストッパとして働き、ゲート電極がエッチングされてしまうことによるゲート・ドレイン（あるいはソース）間のショートの発生も防ぐことが可能である。
なお、第２の絶縁膜１１２は、その膜厚により、シリコンエッチングで除去される場合がある。この場合は次の導電体プラグの形成工程に移ることが可能である。また、ゲート電極１０７上の第２の絶縁膜１１２が、残ってしまった場合でも、ウェットエッチングなどにより、容易に除去することが可能である。
このようにして、コンタクトホール１０９が形成された状態を図４に示す。第１のコンタクトホール１０９ｇによりゲート電極１０７の表面が露出され、第２のコンタクトホール１０９ｓによりベース領域１０３が露出されている。また、第２の絶縁膜１１２、第２の導電膜１１３により、ソース領域１０４のエッチング時にゲート電極１０７がエッチングされてしまうこともない。
つづいてＴｉおよびＴｉＮなどのバリアメタル（図示せず）をスパッタで形成した後、減圧ＣＶＤ法により、半導体基板１０１上の全面に、例えばタングステン層（図示せず）を堆積させる。このタングステン層の厚さは、タングステン層がコンタクトホール１０９の内部全体を埋めることができるように設定される。
さらに、ＲＩＥ法による全面エッチングにより、タングステン層をエッチバックして不要な部分を除去し、コンタクトホール１０９の内部にのみ選択的にタングステン層を残す。こうして、図５に示したような、コンタクトホール１０９の内部を充填する導電体プラグ１１０を形成する。
次に、例えばアルミのスパッタなどにより、半導体基板１０１上の全体に導電体層（図示せず）を形成する。フォトリソグラフィ技術とエッチングにより、導電体層をパターン化し、ソース配線１１１ｓとゲート配線１１１ｇとを形成する。以上の工程により、図１の半導体装置１が製造される。
以上述べたように、実施の形態の半導体装置では、ゲート電極１０７上に第２の絶縁膜１１２および第２の導電膜１１３が形成されている。従来の半導体装置では層間絶縁膜１０８を除去した後、ソース領域１０４を貫いてベース領域１０３に達するコンタクトホール１０９ｓを形成するためのシリコンエッチングが行われている。従来の半導体装置では、このシリコンエッチングのとき、ゲート電極のポリシリコンも露出されているため、ゲート電極がエッチングされてしまう。ゲート電極がエッチングされた結果、ゲートとドレインがショートしてしまう場合がある。それに対し、この実施の形態では第２のコンタクトホール１０９ｓのためのシリコンエッチングを行っても、ゲート電極１０７である第１のポリシリコンはエッチングされずに残るため、ゲートとドレインがショートしてしまう恐れはない。
以上、本発明の実施の形態に基づいて詳細に説明したが、本発明はこの実施の形態に限定されるものではなく種々の変形が可能である。例えば、実施の形態ではコンタクトホール１０９ｇが形成されるゲート電極１０７上に形成されるポリシリコン膜はツェナーダイオード形成時のポリシリコン膜としたが、ゲート電極１０７がソース領域１０４のエッチング時にエッチングされないような膜厚の第２の導電膜を形成すれば良く、ソース領域１０４の形成後に第２の導電膜を形成する工程を別途設けることも可能である。
また、実施の形態ではＮ型のＭＯＳトランジスタの例を示したがＰ形のＭＯＳトランジスタでも同様に第２の送電膜を設けることが可能である。また、ゲート電極上にコンタクトが形成される場合であればＩＧＢＴなどの他のトレンチにゲート電極が埋めこまれる半導体装置にも適用が可能である。
１、１０１ 半導体基板
２、１０２ エピタキシャル層
３、１０３ ベース領域
４、１０４ ソース領域
５、１０５ トレンチ
６、１０６ ゲート絶縁膜
７、１０７ ゲート電極
８、１０８ 層間絶縁膜
９、１０９ コンタクトホール
１０、１１０ 導電体プラグ
１１、１１１ 配線
１１２ 第２の絶縁膜
１１３ 第２の導電膜
２、１０２ エピタキシャル層
３、１０３ ベース領域
４、１０４ ソース領域
５、１０５ トレンチ
６、１０６ ゲート絶縁膜
７、１０７ ゲート電極
８、１０８ 層間絶縁膜
９、１０９ コンタクトホール
１０、１１０ 導電体プラグ
１１、１１１ 配線
１１２ 第２の絶縁膜
１１３ 第２の導電膜
Claims (4)
- 半導体基板上にトレンチを形成し、
前記トレンチ内にゲート電極を埋め込み
半導体基板上にベース領域を形成し、
前記ベース領域上にソース領域を形成し
前記ゲート電極上に絶縁層を形成し、
前記絶縁層上に導電膜を形成し、
前記導電膜と前記絶縁層をエッチングして前記ゲート電極への第１のコンタクトホールを形成するとともに、前記ソース領域をエッチングして前記ベース領域への第２のコンタクトホールを形成する半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法であって、さらに、
半導体基板上全面に前記導電膜を覆うように層間絶縁膜を形成し、
前記層間絶縁膜と前記導電膜と前記絶縁層をエッチングして前記第１のコンタクトホールを形成するとともに、前記層間絶縁膜と前記ソース領域をエッチングして前記第２のコンタクトホールを形成することを特徴とする半導体装置の製造方法。 - 前記ソース領域および前記導電膜のエッチングはシリコンエッチングであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記導電膜は、素子分離膜上に形成されるダイオードまたは抵抗に用いられるポリシリコン膜であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
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