CN107104149B - 一种功率半导体器件 - Google Patents
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Abstract
一种功率半导体器件，本发明涉及一种功率半导体器件，特别是功率场效应管(Power MOSFET)的设计。为解决现有技术的屏蔽栅极沟槽型场效应管所存在的器件导电面积浪费的问题，本发明提供的功率半导体器件，内设第一类有源沟槽和第二类有源沟槽，两者通过水平沟槽连接，所述第一类有源沟槽内的栅电极与栅极金属板相连，所述第二类有源沟槽内的栅电极通过所述水平沟槽内填充的导电材料连接至第一类有源沟槽内的栅电极、再与栅极金属板连接。本发明的有益效果在于：本发明的设计方案可以有效增大屏蔽栅极沟槽场效应管的芯片导电面积利用率，从而可以在实现比通常的屏蔽栅极沟槽场效应管更低的导通电阻及更低的能量损失。
Description
技术领域
本发明涉及一种功率半导体器件，特别是功率场效应管（Power MOSFET）的设计。
背景技术
屏蔽栅极沟槽型场效应管（Shield Gate Trench MOSFET）是一种新型的功率场效应管，并被广泛应用于各种中低压功率控制系统中，如马达驱动、电能转换等。传统的沟槽型场效应管是一种纵向导电的器件，并拥有三个电极：位于器件上表面的栅极、源极、及位于器件下表面的漏极，其中栅极被置于器件上表面的一系列沟槽中。而与传统沟槽型场效应管不同，屏蔽栅极沟槽型场效应管的沟槽中有一个额外的源极电极（下文中称“屏蔽栅电极”）。该屏蔽栅电极与器件的源极相连，并被置于栅极电极的下方，此结构能有效降低栅极与漏极之间的寄生电容（Gate-Drain Capacitance），从而有利于加快器件开关速度和降低开关过程中的能量损耗。同时，通过利用沟槽中的屏蔽栅电极的电荷平衡效应，该器件可以在维持同样的击穿电压的前提下使用更低电阻率的外延漂移层，从而实现更低导通电阻，减少导通状态下的能量损耗。
然而，由于屏蔽栅极沟槽型场效应管需要把深槽中屏蔽栅电极连接到源极金属层，所以需要特殊的版图设计。图1是一种现有技术的屏蔽栅极沟槽型场效应管100的芯片版图布局顶视图，其上表面电极金属板分为源极金属板和栅极金属板，其中源极金属板的覆盖区域有第一非导电区域101、第一导电区域102、及第二导电区域103，栅极金属板的覆盖区域为第二非导电区域104。上述区域101至104的毗连区域在图1中被标记为“X”区。图2是图1中“X”区域的放大图示，图3是图2中切线A-A’的切面结构示意图。如图2、3所示，在现有技术的屏蔽栅极沟槽型场效应管100中，栅电极130被置于一系列相互平行的沟槽1111中，且沟槽1111中的栅电极130需要通过栅极接触孔114连接到覆盖其上方的栅极金属板121上。另一方面，沟槽1111中的屏蔽栅电极131需要通过屏蔽栅极接触孔连接到源极金属板120上，所述屏蔽栅极接触孔一般位于竖条状排布的沟槽1111的中段位置，因而未在图3的横切面中显示。在沟槽1111的外围设有终端沟槽112，所述终端沟槽112中设有屏蔽栅电极131，以通过屏蔽栅电极131对电场的调制作用，有效截止器件100边缘区域的电场，维持器件100足够的击穿电压。器件100的导通与关断由施加在栅极金属板121上的电压决定。一般来讲，沟槽1111内的栅电极130的电压与栅极金属板121的电压近似相等，当栅极金属板121上施加的电压超过器件100的阈值电压时，在与沟槽1111的侧壁毗连的p型体区133内会形成n型的导电层,所形成的n型导电层又被称为MOS导电沟道。这样一来， n+源区136的电子载流子可以通过p型体区133内形成的n型导电层注入到下方的n型漂移区142及n+型衬底141内，并最终被器件100下表面的漏极所收集，从而实现器件100的导通。然而，由于栅源电极之间的隔离要求以及工艺条件的限制，栅极金属板121与源极金属板120之间必须有一定宽度的间隔区122。如此一来，如果在金属间隔区122中放置沟槽，则这些沟槽因未被栅极金属层覆盖而不能被连接到栅极金属板121上。而且，如图2所示，由于沟槽1111被设计为相互平行的竖条形状，从而导致图1中区域101内的沟槽1111均不能被连接到栅极金属板121,这样一来，若在区域101中放置沟槽1111，则这些沟槽内的电极无法被施加栅极电压，也就无法在这些沟槽的侧壁上形成MOS导电沟道。因此，对于现有技术的屏蔽栅极沟槽型场效应管100而言，其在区域101内不能导通电流，从而导致了器件导电面积的浪费，这不利于降低器件导通功耗和成本。
根据上述现有技术的屏蔽栅极沟槽型场效应管所存在的器件导电面积浪费的问题，需要提供创新的器件版图及结构设计方案，以增大器件的导电面积，进而降低器件的导通损耗和成本。
发明内容
所述的功率半导体器件包括有源极金属板120、栅极金属板121以及设于源极金属板120与栅极金属板121之间的金属板间隔区122，所述的源极金属板120、栅极金属板121和间隔区122所覆盖的区域下方设有一个以上沿竖直方向平行排布的有源沟槽，相邻的有源沟槽之间设有p型体区133，所述的p型体区133上设有n+型源区136，其特征在于，所述的有源沟槽分为第一类有源沟槽111和第二类有源沟槽211，所述的第一类有源沟槽111的末端沿竖直方向延伸出源极金属板120所覆盖的区域、部分有源沟槽的末端穿过间隔区122至栅极金属板121下方并且被栅极金属板121覆盖，所述的第二类有源沟槽211截止于间隔区122；所述的有源沟槽末端还设有水平沟槽241，所述的第一类有源沟槽111和第二类有源沟槽211通过所述的水平沟槽241连接；所述的有源沟槽内设有栅电极130，所述栅电极130与对应沟槽侧壁之间隔离，所述栅电极130与源极金属板120之间隔离；所述第一类有源沟槽111内的栅电极130与栅极金属板121相连，所述第二类有源沟槽211内的栅电极130通过所述水平沟槽241内填充的导电材料连接至第一类有源沟槽111内的栅电极130、再与栅极金属板121连接。
进一步的，所述的第一类有源沟槽111在其被栅极金属板121所覆盖的部分设有栅极接触孔114，第一类有源沟槽111内的栅电极130通过栅极接触孔114连接至栅极金属板121。
进一步的，所述的n+型源区136与p型体区133通过源极接触孔113连接至源极金属板120。
进一步的，所述的水平沟槽241内填充的导电材料与栅电极130的构成材料相同。
进一步的，所述的水平沟槽241内填充的导电材料与水平沟槽241的侧壁之间隔离。
进一步的，所述的第一类有源沟槽111的宽度和深度分别等于第二类有源沟槽211的宽度和深度。
进一步的，所述的水平沟槽241的深度大于或等于所述的有源沟槽的深度。
进一步的，在所述的水平沟槽241和有源沟槽的外围还设置有终端沟槽112，所述的终端沟槽112内设有屏蔽栅电极131，所述的屏蔽栅电极131与对应终端沟槽112的内壁之间隔离。
进一步的，所述的终端沟槽112的深度大于或等于所述的有源沟槽的深度。
进一步的，所述的终端沟槽112沿竖直方向延伸入源极金属板120所覆盖的有源区201。
进一步的，所述栅极金属板121临近源极金属板120的角位部分沿水平方向朝源极金属板120所在区域凸出，且凸出距离大于或等于金属板间隔区122的宽度；所述源极金属板120在其对应栅极金属板121角位凸出部的区域沿水平方向朝其自身内部凹陷，且凹陷距离大于或等于栅极金属板121在相应位置沿水平方向凸出的距离；所述第二类有源沟槽211的末端被栅极金属板121的凸出部覆盖；在所述第二类有源沟槽211的末端部分设有栅极接触孔114，第二类有源沟槽内的栅电极130通过栅极接触孔114连接至栅极金属板121的凸出部。
本发明的另一目的在于，提供：
一种功率半导体器件，所述的功率半导体器件包括有源极金属板120,栅极金属板121，以及设于源极金属板120与栅极金属板121之间的金属板间隔区122，所述的源极金属板120所覆盖的区域下方设有一个以上沿竖直方向平行排布的有源沟槽，所述的有源沟槽内设有栅电极130，相邻的有源沟槽之间设有p型体区133，所述的p型体区133上设有n+型源区136，所述栅极金属板121临近源极金属板120的角位部分沿水平方向朝源极金属板120所在区域凸出，且凸出距离大于或等于金属板间隔区122的宽度，所述源极金属板120在其对应栅极金属板121角位凸出部的区域沿水平方向朝其自身内部凹陷，且凹陷距离大于或等于栅极金属板121在相应位置沿水平方向凸出的距离；所述有源沟槽沿竖直方向延伸并穿过金属板间隔区122，所述有源沟槽的末端截止于栅极金属板121下方；所述的栅电极130通过栅极接触孔114连接至栅极金属板121。
进一步的，所述的栅极接触孔114设于有源沟槽的末端。
进一步的，所述p型体区133的深度等于或小于所述栅电极130的深度。
进一步的，源极接触孔113的下方设有p+型接触区134。
进一步的，所述栅极接触孔114的宽度小于或等于有源沟槽顶部表面的宽度。
进一步的，所述栅电极130自有源沟槽的内部向上延伸至有源沟槽的顶部上方，并在有源沟槽的上方形成栅电极板，所述栅电极板的宽度大于所述有源沟槽顶部表面的宽度，所述栅极接触孔114与所述栅电极板的上表面相连，且所述栅极接触孔114的宽度小于所述栅电极板的宽度。
进一步的，在所述栅电极130的下方填充有屏蔽栅电极131，所述屏蔽栅电极131与对应沟槽侧壁之间隔离，所述屏蔽栅电极131与其上方的栅电极130之间隔离。
进一步的，在所述有源沟槽所在的有源区201的外围设有将有源区201围封起来的终端沟槽112，其中围封有源区201左右两侧的终端沟槽112沿竖直方向延伸，围封有源区201上下两侧的终端沟槽112沿水平方向延伸，所述终端沟槽112中设有屏蔽栅电极131，所述屏蔽栅电极131与对应终端沟槽112的内壁之间隔离。
进一步的，所述终端沟槽112中沿水平方向延伸的部分与附近的沿竖直方向排布的有源沟槽的末端之间存在间隔，该间隔的距离小于或等于相邻有源沟槽之间的水平间距。
进一步的，所述终端沟槽112中沿水平方向延伸的部分与附近的沿竖直方向排布的有源沟槽的末端直接相连，并在连接处形成T字形的连接位。
进一步的，所述的终端沟槽112的深度大于或等于所述的有源沟槽的深度。
进一步的，所述的终端沟槽112沿竖直方向延伸入源极金属板120所覆盖的有源区201。
本发明的有益效果在于：本发明所提供的芯片版图布局及结构设计方案可以有效增大屏蔽栅极沟槽场效应管的芯片导电面积利用率，从而可以在实现比通常的屏蔽栅极沟槽场效应管更低的导通电阻及更低的能量损失，进而提升器件性能与成本的综合竞争力。
附图说明
图1为一现有技术的屏蔽栅极沟槽型场效应管芯片的版图的顶视图；
图2为图1中区域“X”的放大图示；
图3是图2中切线A-A’的横切面示意图；
图4为本发明的屏蔽栅极沟槽型场效应管芯片的版图的顶视图；
图5为根据本发明的第一实施例的对应图4中 “Y” 区域的放大图示；
图6为图5中切线A-A’的横切面示意图；
图7为根据本发明的第二实施例的对应图4中 “Y” 区域的放大图示；
图8为图7中切线A-A’的横切面示意图；
图9为根据本发明的第三实施例的对应图4中“Y” 区域的放大图示；
图10为图9中切线A-A’的横切面示意图；
图11为根据本发明的第四实施例的对应图4中“Y” 区域的放大图示；
图12为图11中切线A-A’的横切面示意图；
图13为根据本发明的第五实施例的对应图4中“Y” 区域的放大图示；
图14为根据本发明的第六实施例的对应图4中“Y” 区域的放大图示。
具体实施方式
本发明提供若干种新型的屏蔽栅极沟槽型场效应管的版图及结构设计方案，用以提高芯片的导电面积的利用率，从而降低器件导通损耗和成本。
图4所示是本发明的屏蔽栅极沟槽型场效应管的芯片版图布局顶视图。相对于图1中所示的现有技术的版图布局，本发明的版图布局在整个有源区201内均可有MOS导电沟道分布，从而消除了图1中的非导电区域101。为实现上述目标，本发明所提供的方案的关键在于图4中“Y”区域的版图布局及结构设计，根据图4中“Y”区域内的版图布局及器件结构的不同，可有以下具体实施例。
需要指出的是，在以下实施例的说明中，屏蔽栅极沟槽型场效应管的半导体衬底被认为由硅（Si）材料构成。但是，该衬底亦可由其他任何适合该器件制造的材料构成，如锗（Ge）、碳化硅（SiC）等。在以下说明中，该器件的电介质材料可由氧化硅（SiOx）构成。但其他电介质材料，如氮化硅（SixNy）、氧化铝（AlxOy）、及氮氧化硅（SixNyOz）等，亦可被采用。在以下说明中，半导体区的导电类型被分为p型与n型。一个p型导电的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼（B）、铝（Al）、及镓（Ga）等。一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷（P）、砷（As）、碲（Sb）、硒（Se）、及质子（H+）等。此外，以下实施例将采用n型MOS沟道的器件予以说明，但需要指出的是本发明同样适用于p型MOS沟道的器件。另需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“竖直”，“水平”是对应于参考图示的相对位置，具体实施中并不限制固定方向。
第一实施例
图5是根据本发明第一实施例的对应图4中“Y”区域版图的放大图示。如图5所示，器件表面的源极金属板120与栅极金属板121之间有一间隔区122，在一些设计中，间隔区122的宽度可以为5至10微米。在源极金属板120所覆盖的区域下方，若干有源沟槽沿竖直方向平行排布。所述有源沟槽的末端部分沿竖直方向延伸出源极金属板120所覆盖的区域，部分有源沟槽的末端穿过间隔区122截止于栅极金属板121下方，这些末端部分被栅极金属板121覆盖的有源沟槽被称为第一类有源沟槽111；相应的，部分有源沟槽的末端截止于间隔区122，对于截止于金属板间隔区122内的有源沟槽而言，这些有源沟槽未能被栅极金属板121覆盖，在此被称为第二类有源沟槽211。图6是图5中A-A’切线的横切面。如图6所示，第一类有源沟槽111和第二类有源沟槽211从器件上表面延伸入n型半导体漂移区142中。第一类有源沟槽111和第二类有源沟槽211的横切面结构参数，如沟槽宽度、深度等，可以对应相同。N型漂移区142下方是重度掺杂的n+型半导体衬底141。根据器件击穿电压的不同，漂移区142的掺杂浓度可以为1014cm-3至1017cm-3，厚度可以为数微米至数十微米。在第一类有源沟槽111和第二类有源沟槽211内填充有导电材料构成的栅电极130，所述栅电极130与对应沟槽侧壁之间通过一个第一绝缘介质层115隔离，所述源极金属板120与栅电极130之间通过一个第二绝缘介质层135隔离。在所述栅电极130的下方填充有一个屏蔽栅电极131，所述屏蔽栅电极131与对应沟槽侧壁之间通过一个第三绝缘介质层116隔离，所述屏蔽栅电极131与其上方的栅电极130之间通过一个第四绝缘介质层117隔离，此外，所述屏蔽栅电极131通过屏蔽栅极接触孔与源极金属板120相连。在相邻的第一类有源沟槽111和相邻的第二类有源沟槽211之间有p型体区133。P型体区133位于n型漂移区142之上，且其深度不大于栅电极130的深度。一个重掺杂的n+型源区136位于源极金属板120的下方。所述n+型源区136与第一类有源沟槽111或第二类有源沟槽211的侧壁毗连，并位于p型体区133之上。源级金属板120下方的n+型源区136与p型体区133可以共同通过源级接触孔113连接至源级金属板120。此外，在源级接触孔113的下方可以形成一个重度掺杂的p+型接触区134，以降低接触电阻。需要特别指出的是，为在有源沟槽的侧壁上形成MOS导电沟道，有源沟槽内的栅电极130需被连接到栅极金属板121。对于第一类有源沟槽111而言，因其末端被栅极金属板121覆盖，所以第一类有源沟槽111内的栅电极130可以通过栅极接触孔114直接连接至栅极金属板121。所述栅极接触孔114与沟槽内栅电极130的连接可以有两种方式：第一种连接方式如图6所示，即栅电极130被完全置于有源沟槽的内部，栅极接触孔114从沟槽顶部表面向下延伸并与沟槽内的栅电极130接触，需指出的是，对于第一种连接方式，栅极接触孔114的宽度应不大于有源沟槽顶部表面的宽度。第二种连接方式为，栅电极130自有源沟槽内部向上延伸至有源沟槽的顶部上方，并在有源沟槽的上方形成栅电极板（未在图中显示），所述栅电极板的宽度大于有源沟槽顶部表面的宽度，栅极接触孔114与所述的栅电极板的上表面相连，并由此连接至栅电极130，需指出的是，对于第二种连接方式，栅极接触孔114的宽度小于所述栅电极板的宽度，但可以等于，大于，或小于有源沟槽顶部表面的宽度。此外，为解决第二类有源沟槽211内的栅电极的连接问题，本发明在第一类有源沟槽111和第二类有源沟槽211的尽头设置有一段水平方向的水平沟槽241，所述水平沟槽241内填充有导电材料，该导电填充材料可以与栅电极130的构成材料为同一材料，且该导电填充材料与水平沟槽241的侧壁之间可以通过第一绝缘介质层115隔离。此外，所述水平沟槽241将竖直排布的第一类有源沟槽111和第二类有源沟槽211连接到一起，并在连接处形成T字形或者L字形的连接位，且所述水平沟槽241的深度不小于有源沟槽的深度，以维持该区域的击穿电压。这样一来，第二类有源沟槽211内的栅电极即便不被栅极金属板121覆盖，亦可以通过水平沟槽241内填充的导电材料连接到第一类有源沟槽111，继而通过第一类有源沟槽上的栅极接触孔114最终连接至栅极金属板121。因此，本设计可以在金属板间隔区122内形成由栅极电压控制的MOS导电沟道，从而增加芯片导电面积。
此外，本实施例在水平沟槽241和第一类有源沟槽111的最外围，还设置有一段终端沟槽112。一个屏蔽栅电极131被置于终端沟槽112中，所述屏蔽栅电极131与对应终端沟槽112的内壁之间通过一个第三绝缘介质层116隔离，且终端沟槽112的深度不小于第一类有源沟槽111和第二类有源沟槽211的深度。在器件关断耐压状态下，可以通过终端沟槽112内的屏蔽栅电极131的电场屏蔽效应，达到截止电场的作用，从而维持足够的击穿电压。
第二实施例
图7是根据本发明第二实施例的对应图4中“Y”区域版图的放大图示。图8是图7中A-A’切线的横切面。与上述第一实施例相似，在第二实施例中，金属板间隔区122内的第二类有源沟槽211通过水平沟槽241连接至栅极金属板121，从而使得金属板间隔区122内可以形成MOS导电沟道，增加芯片的导电面积。第二实施例与第一实施例的不同之处在于终端沟槽112的设计，如图7所示，在第二实施例中，终端沟槽112沿竖直方向延伸入源极金属板120所覆盖的有源区201，以进一步增强第二类有源沟槽211与水平沟槽241之间的L字形拐角连接位的电场屏蔽作用，提升器件的击穿电压。
第三实施例
在上述第一实施例中，第二类有源沟槽211内的栅电极130通过水平沟槽241内填充的导电材料连接至栅极金属板121。一种常见的沟槽填充材料可以是重度掺杂的多晶硅（Poly-Si）。然而，由于沟槽填充材料自身的导电性往往不及金属导体（如铝、铜、银等），导致沟槽栅存在一定的寄生电阻。该寄生电阻会造成器件内部各沟槽的MOS沟道之间不同的开关延迟，从而对器件的开关特性造成不良影响，为降低沟槽栅的寄生电阻，本发明亦提供第一实施例的改进方案，即第三实施例。
图9是根据本发明第三实施例的对应图4中“Y”区域版图的放大图示。图10是图9中A-A’切线的横切面。如图9所示，与第一实施例不同，在第三实施例中，栅极金属板121中原覆盖第一类有源沟槽111的部分沿水平方向朝器件有源区201凸出，且凸出的距离大于或等于原间隔区122的宽度。相应的，源极金属板120在维持与栅极金属板121之间足够的间隔宽度的条件下，在对应位置朝器件有源区201凹陷，且凹陷距离大于或等于栅极金属板121在对应位置的凸出距离。其结果是，源极金属板120和栅极金属板121分别形成独特的凹、凸形状，如图9所示。这样一来，既保证了源、栅电极之间的隔离需求，又实现了栅电极金属板121对原间隔区122内的第二类有源沟槽211的有效覆盖。因此，原第一实施例中需要通过水平沟槽241相连的第二类有源沟槽211均可以通过在其末端部分设置栅极接触孔114的方式直接连接到覆盖其上方的栅极金属板121，从而大大降低沟槽栅的寄生电阻。
第四实施例
图11是根据本发明第四实施例的对应图4中“Y”区域版图的放大图示。图12是图11中A-A’切线的横切面。与上述第三实施例相似，在第四实施例中，源、栅金属板分别被设计成独特的凹凸形状，以降低沟槽栅的寄生电阻。第四实施例与第三实施例的不同之处在于其终端沟槽112的设计，如图11所示，在第四实施例中，终端沟槽112沿竖直方向延伸入源极金属板120所覆盖的有源区201，以进一步增强第二类有源沟槽211与水平沟槽241之间的L字形拐角连接位的电场屏蔽作用，提升器件的击穿电压。
第五实施例
图13是根据本发明第五实施例的对应图4中“Y”区域版图的放大图示。图13中器件A-A’切线的横切面与图12中所示结构相同。与上述第四实施例相似，在第五实施例中，源、栅金属板分别被设计成独特的凹凸形状，从而使原第一实施例中需要通过水平沟槽241相连的第二类有源沟槽211内的栅电极130均可以通过栅极接触孔114直接连接到栅极金属板121。这样一来，原第一实施例中的水平沟槽241可以被省略，如图13所示。此外，在第五实施例中，第一类有源沟槽111和第二类有源沟槽211的截止末端与外围水平延伸的终端沟槽112之间留有一定的间隔，一般的，该间隔的距离不大于相邻有源沟槽之间的水平间距，以充分利用终端沟槽112对电场的屏蔽作用，维持该区域足够的击穿电压。
第六实施例
图14是根据本发明第六实施例的对应图4中“Y”区域版图的放大图示。图14中器件A-A’切线的横切面与图12中所示结构相同。与上述第五实施例相似，在第六实施例中，源、栅金属板分别被设计成独特的凹凸形状，从而在保证源、栅金属板的隔离间距的基础上，实现对第二类有源沟槽211内的栅电极130的低电阻连接。但是，与第五实施例不同的是，在第六实施例中，第一类有源沟槽111和第二类有源沟槽211的截止末端与外围水平延伸的终端沟槽112直接相连，并在连接处形成T字形的连接位。此设计可以增强终端沟槽112对所述连接位的电场屏蔽作用，从而增强该区域的耐压能力，有助于提升器件的击穿电压。
Claims (23)
1.一种功率半导体器件，所述的功率半导体器件包括有源极金属板（120）、栅极金属板（121）以及设于源极金属板（120）与栅极金属板（121）之间的金属板间隔区（122），所述的源极金属板（120）、栅极金属板（121）和间隔区（122）所覆盖的区域下方设有一个以上沿竖直方向平行排布的有源沟槽，相邻的有源沟槽之间设有p型体区（133），所述的p型体区（133）上设有n+型源区（136），其特征在于，所述的有源沟槽分为第一类有源沟槽（111）和第二类有源沟槽（211），所述的第一类有源沟槽（111）的末端沿竖直方向延伸出源极金属板（120）所覆盖的区域、部分有源沟槽的末端穿过间隔区（122）至栅极金属板（121）下方并且被栅极金属板（121）覆盖，所述的第二类有源沟槽（211）截止于间隔区（122）；所述的有源沟槽末端还设有水平沟槽（241），所述的第一类有源沟槽（111）和第二类有源沟槽（211）通过所述的水平沟槽（241）连接；所述的有源沟槽内设有栅电极（130），所述栅电极（130）与对应沟槽侧壁之间隔离，所述栅电极（130）与源极金属板（120）之间隔离；所述第一类有源沟槽（111）内的栅电极（130）与栅极金属板（121）相连，所述第二类有源沟槽（211）内的栅电极（130）通过所述水平沟槽（241）内填充的导电材料连接至第一类有源沟槽（111）内的栅电极（130）、再与栅极金属板（121）连接。
2.如权利要求1所述的功率半导体器件，其特征在于，所述的第一类有源沟槽（111）在其被栅极金属板（121）所覆盖的部分设有栅极接触孔（114），第一类有源沟槽（111）内的栅电极（130）通过栅极接触孔（114）连接至栅极金属板（121）。
3.如权利要求1所述的功率半导体器件，其特征在于，所述的n+型源区（136）与p型体区（133）通过源极接触孔（113）连接至源极金属板（120）。
4.如权利要求1所述的功率半导体器件，其特征在于，所述的水平沟槽（241）内填充的导电材料与栅电极（130）的构成材料相同。
5.如权利要求1所述的功率半导体器件，其特征在于，所述的水平沟槽（241）内填充的导电材料与水平沟槽（241）的侧壁之间隔离。
6.如权利要求1所述的功率半导体器件，其特征在于，所述的第一类有源沟槽（111）的宽度和深度分别等于第二类有源沟槽（211）的宽度和深度。
7.如权利要求1所述的功率半导体器件，其特征在于，所述的水平沟槽（241）的深度大于或等于所述的有源沟槽的深度。
8.如权利要求1所述的功率半导体器件，其特征在于，在所述的水平沟槽（241）和有源沟槽的外围还设置有终端沟槽（112），所述的终端沟槽（112）内设有屏蔽栅电极（131），所述的屏蔽栅电极（131）与对应终端沟槽（112）的内壁之间隔离。
9.如权利要求8所述的功率半导体器件，其特征在于，所述的终端沟槽（112）的深度大于或等于所述的有源沟槽的深度。
10.如权利要求8所述的功率半导体器件，其特征在于，所述的终端沟槽（112）沿竖直方向延伸入源极金属板（120）所覆盖的有源区（201）。
11.如权利要求1所述的功率半导体器件，其特征在于，所述栅极金属板（121）临近源极金属板（120）的角位部分沿水平方向朝源极金属板（120）所在区域凸出，且凸出距离大于或等于金属板间隔区（122）的宽度；所述源极金属板（120）在其对应栅极金属板（121）角位凸出部的区域沿水平方向朝其自身内部凹陷，且凹陷距离大于或等于栅极金属板（121）在相应位置沿水平方向凸出的距离；所述第二类有源沟槽（211）的末端被栅极金属板（121）的凸出部覆盖；在所述第二类有源沟槽（211）的末端部分设有栅极接触孔（114），第二类有源沟槽内的栅电极（130）通过栅极接触孔（114）连接至栅极金属板（121）的凸出部。
12.一种功率半导体器件，所述的功率半导体器件包括有源极金属板（120）,栅极金属板（121），以及设于源极金属板（120）与栅极金属板（121）之间的金属板间隔区（122），所述的源极金属板（120）所覆盖的区域下方设有一个以上沿竖直方向平行排布的有源沟槽，所述的有源沟槽内设有栅电极（130），相邻的有源沟槽之间设有p型体区（133），所述的p型体区（133）上设有n+型源区（136），其特征在于，所述栅极金属板（121）临近源极金属板（120）的角位部分沿水平方向朝源极金属板（120）所在区域凸出，且凸出距离大于或等于金属板间隔区（122）的宽度，所述源极金属板（120）在其对应栅极金属板（121）角位凸出部的区域沿水平方向朝其自身内部凹陷，且凹陷距离大于或等于栅极金属板（121）在相应位置沿水平方向凸出的距离；所述有源沟槽沿竖直方向延伸并穿过金属板间隔区（122），所述有源沟槽的末端截止于栅极金属板（121）下方；所述的栅电极（130）通过栅极接触孔（114）连接至栅极金属板（121）。
13.如权利要求12所述的一种功率半导体器件，其特征在于，所述的栅极接触孔（114）设于有源沟槽的末端。
14.如权利要求1或12中任一权利要求所述的功率半导体器件，其特征在于，所述p型体区（133）的深度等于或小于所述栅电极（130）的深度。
15.如权利要求1或12中任一权利要求所述的功率半导体器件，其特征在于，源极接触孔（113）的下方设有p+型接触区（134）。
16.如权利要求2或12中任一要求所述的功率半导体器件，其特征在于，所述栅极接触孔（114）的宽度小于或等于有源沟槽顶部表面的宽度。
17.如权利要求2或12中任一要求所述的功率半导体器件，其特征在于，所述栅电极（130）自有源沟槽的内部向上延伸至有源沟槽的顶部上方，并在有源沟槽的上方形成栅电极板，所述栅电极板的宽度大于所述有源沟槽顶部表面的宽度，所述栅极接触孔（114）与所述栅电极板的上表面相连，且所述栅极接触孔（114）的宽度小于所述栅电极板的宽度。
18.如权利要求1或12中任一权利要求所述的功率半导体器件，其特征在于，在所述栅电极（130）的下方填充有屏蔽栅电极（131），所述屏蔽栅电极（131）与对应沟槽侧壁之间隔离，所述屏蔽栅电极（131）与其上方的栅电极（130）之间隔离。
19.如权利要求12所述的功率半导体器件，其特征在于，在所述有源沟槽所在的有源区（201）的外围设有将有源区（201）围封起来的终端沟槽（112），其中围封有源区（201）左右两侧的终端沟槽（112）沿竖直方向延伸，围封有源区（201）上下两侧的终端沟槽（112）沿水平方向延伸，所述终端沟槽（112）中设有屏蔽栅电极（131），所述屏蔽栅电极（131）与对应终端沟槽（112）的内壁之间隔离。
20.如权利要求19所述的功率半导体器件，其特征在于，所述终端沟槽（112）中沿水平方向延伸的部分与附近的沿竖直方向排布的有源沟槽的末端之间存在间隔，该间隔的距离小于或等于相邻有源沟槽之间的水平间距。
21.如权利要求19所述的功率半导体器件，其特征在于，所述终端沟槽（112）中沿水平方向延伸的部分与附近的沿竖直方向排布的有源沟槽的末端直接相连，并在连接处形成T字形的连接位。
22.如权利要求19-21中任一权利要求所述的功率半导体器件，其特征在于，所述的终端沟槽（112）的深度大于或等于所述的有源沟槽的深度。
23.如权利要求19-21中任一权利要求所述的功率半导体器件，其特征在于，所述的终端沟槽（112）沿竖直方向延伸入源极金属板（120）所覆盖的有源区（201）。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| GR01 | Patent grant | ||
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| TR01 | Transfer of patent right |