CN114188410A - 屏蔽栅沟槽型功率mosfet器件 - Google Patents

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Abstract

本发明提供一种屏蔽栅沟槽型功率MOSFET器件，在屏蔽栅的两侧设置浮空栅，使得没有大面积的屏蔽栅与漂移区直接通过介质层组成电容，在相同耐压、相同导通电阻下，漏源电容可以做得更小，降低了开关损耗，提高了器件的效率。进一步的，本发明中屏蔽栅底部与顶部相对于浮空栅有适当长度的外露，在相同偏压下，将设置浮空栅对漂移区耗尽效果的影响降到更低，减小了对器件耐压性能影响。

Description

屏蔽栅沟槽型功率MOSFET器件
技术领域
本发明涉及半导体器件制造领域，特别是涉及一种屏蔽栅沟槽型功率MOSFET器件。
背景技术
随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型MOSFET(Trench MOS)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。
Trench MOS技术的发明最初是为了增加平面器件的沟道密度，以提高器件的电流处理能力，然而，现有改进后的Trench MOS结构不但能降低沟道密度，还能进一步降低漂移区电阻；现有沟槽栅MOSFET主要是通过减小沟通宽度和器件的步进尺寸，增加器件的元胞密度，减小沟道电阻从而减小器件的导通电阻。现有沟槽栅MOSFET具有如下问题：器件的电压承受区域主要是漂移区，漂移区由单一导电类型的半导体材料构成，如NMOS是采用N型半导体作为漂移区，漂移区的电阻率的选取受到器件的击穿电压的限制，通常击穿电压越高，漂移区的电阻需要更高，这会使得漂移区的电阻变高。
为了在得到较高的击穿电压的同时又降低漂移区电阻，现有技术中引入了屏蔽栅(Shield-Gate，SGT)结构，具有屏蔽栅的沟槽栅MOSFET通常也称为屏蔽分立栅(shield-Gate/Split Gate)沟槽MOSFET并简称为SGT MOSFET。屏蔽栅由填充于深沟槽中的多晶硅组成，组成屏蔽栅的多晶硅通常连接到源极，器件的漂移区是采用多晶硅屏蔽栅来消除电荷，能建立电荷平衡的结构并降低漂移区的电场，从而能减小或者消除对漂移区杂质浓度的限制，并降低漂移区电阻，所以Shield-Gate技术通常具有更低的导通电阻和更高的击穿电压，并可用于较高电压(20V-250V)的Trench MOS产品。
但是SGT结构需要由填充于很深的沟槽中的源极多晶硅组成，仍有大面积的源极多晶硅与漂移区直接通过介质层组成电容，导致漏源电容仍比较大。由于应用开关的频率越来越快，开关损耗占据越来越重要的作用。较大的漏源电容会增加开关损耗，所以，如何降低漏源电容就成为一个亟需解决的问题，尤其对于提高器件的应用效率来讲。
发明内容
本发明的目的在于提供一种屏蔽栅沟槽型功率MOSFET器件，以减小漏源电容，降低开关损耗。
为达到上述目的，本发明提供一种屏蔽栅沟槽型功率MOSFET器件，包括：
第一导电类型的衬底，所述衬底上形成有第一导电类型的外延层；
沟槽，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述沟槽内设置有屏蔽栅及位于所述屏蔽栅的两侧的浮空栅，其中，所述屏蔽栅在所述沟槽的竖直方向具有第一延伸长度，所述浮空栅在所述沟槽的竖直方向具有第二延伸长度，所述第二延伸长度小于所述第一延伸长度；以及，
介质层，位于所述沟槽的内部，将所述屏蔽栅、所述浮空栅与所述外延层彼此隔离。
可选的，所述浮空栅在所述沟槽的竖直方向平行于所述屏蔽栅。
可选的，所述浮空栅对称设置于所述屏蔽栅的两侧。
可选的，所述第二延伸长度与所述第一延伸长度的比例为1/12~2/3。
可选的，所述屏蔽栅的底部与所述屏蔽栅的顶部相对于所述浮空栅均有部分外露。
可选的，所述浮空栅与所述屏蔽栅之间的介质层在所述沟槽的水平方向具有第一厚度，所述浮空栅与所述浮空栅所在一侧的沟槽的侧壁之间的介质层在所述沟槽的水平方向具有第二厚度，所述第二厚度小于或等于所述第一厚度。
可选的，所述第二厚度与所述第一厚度的比例为1/5~1。
可选的，所述沟槽内还设置有栅极，所述栅极和所述屏蔽栅为上下结构，或者所述栅极和所述屏蔽栅为左右结构。
可选的，所述屏蔽栅沟槽型功率MOSFET器件还包括：
第二导电类型的体区，位于所述沟槽的顶部两侧的所述第一导电类型的外延层内；
第一导电类型的源区，位于所述沟槽的顶部两侧，且位于所述第二导电类型的体区的上方。
可选的，所述屏蔽栅沟槽型功率MOSFET器件还包括：
栅极金属，与所述栅极连接；
源极金属，与所述第二导电类型的体区、所述第一导电类型的源区及所述屏蔽栅连接；
漏极金属，位于所述第一导电类型的衬底的下表面。
综上所述，本发明提供的屏蔽栅沟槽型功率MOSFET器件中，在屏蔽栅的两侧设置浮空栅，使得没有大面积的屏蔽栅与漂移区直接通过介质层组成电容，在相同耐压、相同导通电阻下，漏源电容可以做得更小，降低了开关损耗，提高了器件的效率。进一步的，本发明中屏蔽栅底部与顶部相对于浮空栅有适当长度的外露，在相同偏压下，将设置浮空栅对漂移区耗尽效果的影响降到更低，减小了对器件耐压性能影响。
附图说明
图1为一屏蔽栅沟槽型功率MOSFET器件的结构示意图；
图2为另一屏蔽栅沟槽型功率MOSFET器件的结构图；
图3为本发明一实施例提供的屏蔽栅沟槽型功率MOSFET器件的结构示意图；
图4A至图4N为本发明一实施例提供的屏蔽栅沟槽型功率MOSFET器件的制备方法中各步骤对应的结构示意图。
其中，附图标记说明：
10-衬底；11-外延层；12-沟槽；13-屏蔽栅；14-介质层；15-浮动栅；
100-N型衬底；101-N型外延层；110-沟槽；111-屏蔽栅；112-浮空栅；113-栅极；114-介质层；102-P型体区；103-N型源区；104-源极金属；105-栅极金属；106-漏极金属。
具体实施方式
以下结合附图和具体实施例对本发明的屏蔽栅沟槽型功率MOSFET器件作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。
图1为一屏蔽栅沟槽型功率MOSFET器件的结构图。如图1所示，在衬底10的外延层11内形成有沟槽12，通过屏蔽栅结构，栅漏电容（Cgd）转换为漏源电容（Cds），栅漏电容（Cgd）得以大幅度减小。另外，在关断状态(N型管，栅源短接到低电位，漏极接高电位；P型管，栅源短接到高电位，漏极接低电位)，由于屏蔽栅介质层存在，发生耗尽，从而能够耐压。但存在大面积的屏蔽栅（通常也称为源极多晶硅，Source Ploy-Silicon，与源极串联）13与外延层11（EPI）直接通过介质层14组成电容，使漏源电容仍比较大。
图2为另一屏蔽栅沟槽型功率MOSFET器件的结构图，相比于图1结构，在相同有源区面积下耐压相同、导通电阻相同时，两者漏源电容有较大差异，图2结构可比图1结构的漏源电容（Cds）小30%以上，因此，相比于图1，图2结构可以在较大程度上降低开关损耗。但图2结构中仍有大面积的屏蔽栅13（Source Poly-Silicon，与源极串联）与外延层（漂移区）直接通过介质层14组成电容，漏源电容仍比较大；对于图2结构，如果屏蔽栅13所占比例过小，将会影响耐压性能，如果屏蔽栅13与浮空栅15上下位置互换，将在很大程度上增加漏源电容（因为屏蔽栅越靠近漏极，漏源电容中漂移区电容越大）。
为解决上述问题，本发明提供一种屏蔽栅沟槽型功率MOSFET器件，在屏蔽栅的两侧设置浮空栅，使得没有大面积的屏蔽栅与漂移区直接通过介质层组成电容，在相同耐压、相同导通电阻下，漏源电容可以做得更小，降低了开关损耗，提高了器件的效率。进一步的，本发明中屏蔽栅底部与顶部相对于浮空栅有适当长度的外露，在相同偏压下，将设置浮空栅对漂移区耗尽效果的影响降到更低，减小了对器件耐压性能影响。
本实施例提供一种屏蔽栅沟槽型功率MOSFET器件，包括：第一导电类型的衬底，所述衬底上形成有第一导电类型的外延层；沟槽，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述沟槽内设置有屏蔽栅及位于所述屏蔽栅的两侧的浮空栅，其中，所述屏蔽栅在所述沟槽的竖直方向具有第一延伸长度L1，所述浮空栅在所述沟槽的竖直方向具有第二延伸长度L2，所述第二延伸长度L2小于所述第一延伸长度L1；以及，介质层，位于所述沟槽的内部，将所述屏蔽栅、所述浮空栅与所述外延层彼此隔离。
本实施例中，对于N型屏蔽栅沟槽型功率MOSFET器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型屏蔽栅沟槽型功率MOSFET器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。以下以N型屏蔽栅沟槽型功率MOSFET器件为例进行介绍。
图3为本实施例提供的屏蔽栅沟槽型功率MOSFET器件的结构图。参考图3所示，在N型衬底100上生长N型外延层101，所述N型衬底100可以包括但不仅限于硅衬底、碳化硅衬底或锗硅衬底。优选地，本实施例中，所述N型衬底100为硅衬底。具体的，所述N型衬底100可以为通过对本征衬底进行N型的离子注入形成的衬底。所述N型外延层101可以作为漂移区。
所述沟槽110的数量可以为一个，也可以为多个，其中，图3中以所述沟槽110的数量为两个作为示例，在实际示例中，所述沟槽110的数量并不以此为限。多个所述沟槽110沿垂直于所述沟槽110延伸的方向间隔排布。多个所述沟槽11可以等间距间隔排布，也可以不等间距间隔排布。
所述沟槽110的深度可以根据实际需要进行设定，优选地，所述沟槽110的深度小于所述第一导电类型的外延层101的厚度，所述沟槽110可以为深沟槽，所述沟槽110的深宽比可以均大于5:1，例如，所述沟槽11的深宽比可以大于15:1。
参考图3所示，所述沟槽110内设置有屏蔽栅111及位于所述屏蔽栅的两侧的浮空栅112，所述浮空栅112在所述沟槽的竖直方向平行于所述屏蔽栅111。优选的，所述浮空栅112对称设置在所述屏蔽栅111的两侧。所述浮空栅112在所述沟槽的竖直方向的第二延伸长度L2小于所述屏蔽栅111在所述沟槽的竖直方向的第一延伸长度L1，即L2< L1，所述第二延伸长度L2与所述第一延伸长度L1的比例为1/12~2/3，例如，L1/L2=1/12，L1/L2=1/6，L1/L2=1/4，L1/L2=1/2等。本实施例中，在所述屏蔽栅111的两侧设置浮空栅112，由于浮空栅112的阻挡，使得没有大面积的屏蔽栅111与N型外延层（漂移区）101直接通过介质层114组成电容，在相同耐压、相同导通电阻下，使漏源电容可以做得更小，降低开关损耗，提高器件的效率。
进一步的，所述屏蔽栅111的底部与所述屏蔽栅111的顶部相对于所述浮空栅112均有部分外露。优选的，所述屏蔽栅111的底部相对于所述浮空栅112的外露部分大于所述屏蔽栅111的顶部相对于所述浮空栅112的外露部分。在相同偏压下，这样设计可以将设置浮空栅对漂移区耗尽效果的影响降到更低，减小对器件耐压性能影响。
在本实施例中，所述浮空栅112对称设置在所述屏蔽栅111的两侧，且与所述屏蔽栅111在沟槽的竖直方向平行，故所述屏蔽栅111的两侧的两个浮空栅112具有相同的第二延伸长度L2，在本发明其他实施例中，屏蔽栅111两侧的设置的两个浮空栅112在沟槽的竖直方向的第二延伸长度L2也可以不同，在第二延伸长度L2与第一延伸长度L1的比例范围内，所述屏蔽栅111两侧的设置的两个浮空栅112也可以不与屏蔽栅111在沟槽的竖直方向平行。
继续参考图3所示，所述浮空栅112与所述屏蔽栅111之间的介质层114具有第一厚度D1，所述浮空栅112与所述浮空栅所在一侧的沟槽的侧壁之间的介质层114具有第二厚度D2，所述第二厚度D2小于或等于所述第一厚度D1，即D2≤D1，优选的，所述浮空栅112与N型外延层101之间的介质层114的第二厚度D2小于所述浮空栅112与屏蔽栅111之间的介质层114的第一厚度D1。具体的，所述第二厚度D2与所述第一厚度D1的比例为1/5~1，例如，D2/D1=1/5，D2/D1=1/4，D2/D1=1/3，D2/D1=1/2，D2/D1=2/3，D2/D1=1/1等。本实施例中所述浮空栅112与所述外延层101之间的介质层114较薄、与所述屏蔽栅111之间的介质层114较厚，利于优化耐压与降低漏源电容，对于一款特定电性参数规格的产品可通过仿真得出浮空栅112与外延层101、屏蔽栅111之间的最佳的介质层厚度。
进一步的，本实施例中所述沟槽110内还设置有栅极113，所述栅极113和所述屏蔽栅111为上下结构，如图3所示；或者所述栅极113和所述屏蔽栅111为左右结构，此时所述浮空栅112位于所述栅极113下方，所述浮空栅112相对所述屏蔽栅111在沟槽竖直方向的延伸长度可以根据实际需要做相应调整。
本实施例提供的屏蔽栅沟槽型功率MOSFET器件还包括：P型体区（P-body）102和N型源区（N-Plus）103，所述P型体区102位于所述沟槽110的顶部两侧的N型外延层101内，所述N型源区（N-Plus）103位于所述沟槽110的顶部两侧，且位于所述P型体区（P-body）102的上方。所述屏蔽栅沟槽型功率MOSFET器件还包括：栅极金属105、源极金属104及漏极金属106，其中，所述栅极金属105与所述栅极113连接，所述源极金属104与所述P型体区（P-body）102、N型源区（N-Plus）103及屏蔽栅111连接，所述漏极金属106位于所述N型衬底100的下表面。
本实施例提供的屏蔽栅沟槽型功率MOSFET器件中，在屏蔽栅的两侧设置浮空栅，使得没有大面积的屏蔽栅与漂移区直接通过介质层组成电容，在相同耐压、相同导通电阻下，漏源电容可以做得更小，降低了开关损耗，提高了器件的效率。进一步的，本实施例中屏蔽栅底部与顶部相对于浮空栅有适当长度的外露，在相同偏压下，将所设置的浮空栅对漂移区耗尽效果的影响降到更低，减小了对器件耐压性能影响。
相应的，本实施例还提供一种屏蔽栅沟槽型功率MOSFET器件的制备方法。图4A至图4N为实施例提供的屏蔽栅沟槽型功率MOSFET器件的制备方法中各步骤对应的结构示意图。首先，如图4A至图4D所示，提供N型衬底100，在基于N型衬底100生长的外延层101内形成沟槽110，在沟槽的侧壁及底部形成介质层114，并在所述沟槽110填充源极多晶硅（N型衬底），经过化学机械研磨（CMP）工艺及源极多晶硅的回刻工艺，形成屏蔽栅111。
接着，如图4E至图4H所示，刻蚀部分介质层114，暴露部分长度的屏蔽栅111及沟槽110的侧壁，在所述屏蔽栅111表面及沟槽110的侧壁淀积氧化层作为间隔屏蔽栅111和后续形成浮空栅112的介质层，且后续形成浮空栅112与沟槽110侧壁之间介质层的厚度小于或等于其与屏蔽栅111之间介质层的厚度，然后，在所述屏蔽栅111的两侧、顶部及沟槽110的侧壁淀积浮空多晶硅，经浮空多晶硅回刻工艺形成浮空栅112，使所述浮空栅112在沟槽110的竖直方向的延伸长度小于所述屏蔽栅111在沟槽110的竖直方向的延伸长度。
接着，如图4I至图4L所示，在所述沟槽110内淀积氧化层，经CMP工艺及氧化层回刻工艺在所述沟槽110定义出栅极113的位置，然后，淀积栅极多晶硅在所述屏蔽栅111和浮空栅112上形成栅极113。
接着，如图4M所示，在所述沟槽110顶部两侧的N型外延层101内形成P型体区（P-body）102，在所述沟槽110的顶部两侧且位于所述P型体区102的上方形成N型源区（N-Plus）103。
接着，如图4N所示，在所述外延层101上表面形成源极金属104、栅极金属105，在所述N型外延层101的上表面形成源极金属104、栅极金属105，在所述N型衬底100的下表面形成漏极金属106，所述栅极金属105与所述栅极113连接，所述源极金属104与所述P型体区（P-body）102、N型源区（N-Plus）103连接及屏蔽栅111连接。
以上所述屏蔽栅沟槽型功率MOSFET器件的制备过程中，采用氧化层例如氧化硅作为隔离屏蔽栅111、浮空栅112及栅极113的介质层，可通过热氧化工艺形成。图4A至图4N中介质层统一用114来标识，而没有针对不同区域细化进行区别标识。另外，由于本实施例是在屏蔽栅两侧形成浮空栅，对于具有较厚氧化层、耐压150V及以上的SGT结构更易在工艺上实现。
综上所述，本发明提供的屏蔽栅沟槽型功率MOSFET器件中，在屏蔽栅的两侧设置浮空栅，使得没有大面积的屏蔽栅与漂移区直接通过介质层组成电容，在相同耐压、相同导通电阻下，漏源电容可以做得更小，降低了开关损耗，提高了器件的效率。进一步的，本发明中屏蔽栅底部与顶部相对于浮空栅有适当长度的外露，在相同偏压下，将设置浮空栅对漂移区耗尽效果的影响降到更低，减小了对器件耐压性能影响。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种屏蔽栅沟槽型功率MOSFET器件，其特征在于，包括：
第一导电类型的衬底，所述衬底上形成有第一导电类型的外延层；
沟槽，位于所述外延层内，且沿所述外延层的厚度方向延伸，所述沟槽内设置有屏蔽栅及位于所述屏蔽栅的两侧的浮空栅，其中，所述屏蔽栅在所述沟槽的竖直方向具有第一延伸长度，所述浮空栅在所述沟槽的竖直方向具有第二延伸长度，所述第二延伸长度小于所述第一延伸长度；以及，
介质层，位于所述沟槽的内部，将所述屏蔽栅、所述浮空栅与所述外延层彼此隔离。
2.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述浮空栅在所述沟槽的竖直方向平行于所述屏蔽栅。
3.根据权利要求2所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述浮空栅对称设置于所述屏蔽栅的两侧。
4.根据权利要求3所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述第二延伸长度与所述第一延伸长度的比例为1/12~2/3。
5.根据权利要求4所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述屏蔽栅的底部与所述屏蔽栅的顶部相对于所述浮空栅均有部分外露。
6.根据权利要求1-5任一项所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述浮空栅与所述屏蔽栅之间的介质层在所述沟槽的水平方向具有第一厚度，所述浮空栅与所述浮空栅所在一侧的沟槽的侧壁之间的介质层在所述沟槽的水平方向具有第二厚度，所述第二厚度小于或等于所述第一厚度。
7.根据权利要求6所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述第二厚度与所述第一厚度的比例为1/5~1。
8.根据权利要求1所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，所述沟槽内还设置有栅极，所述栅极和所述屏蔽栅为上下结构，或者所述栅极和所述屏蔽栅为左右结构。
9.根据权利要求1-5、7-8任一项所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，还包括：
第二导电类型的体区，位于所述沟槽的顶部两侧的所述第一导电类型的外延层内；
第一导电类型的源区，位于所述沟槽的顶部两侧，且位于所述第二导电类型的体区的上方。
10.根据权利要求9所述的屏蔽栅沟槽型功率MOSFET器件，其特征在于，还包括：
栅极金属，与所述栅极连接；
源极金属，与所述第二导电类型的体区、所述第一导电类型的源区及所述屏蔽栅连接；
漏极金属，位于所述第一导电类型的衬底的下表面。
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