CN116093146B - 一种分段式分离栅sgt mosfet结构 - Google Patents
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Abstract
本发明属于MOSFET器件领域，公开了一种分段式分离栅SGT MOSFET结构，包括SGT MOSFET结构,SGT MOSFET内的分离栅结构设计为一列或者两列分段式分离栅，分段式分离栅设置在沟槽内的沟槽氧化层内，且位于沟槽内栅极氧化层的下方。本发明经过多次沉积与多次刻蚀将分离栅在垂直方向或水平方向上进行分段处理，在保证相同的耐压与比导通电阻前提下使得器件同时降低输出电容Coss与输入电容Ciss。
Description
技术领域
本发明属于MOSFET器件领域，特别涉及一种分段式分离栅SGT MOSFET结构。
背景技术
SGT（Shield Gate Trench） MOSFET器件为屏蔽栅沟槽型MOSFET器件，是一种新型的功率半导体器件，其基本结构如图1所示。相比于传统的沟槽型MOSFET器件，SGT MOSFET器件将栅极分为了栅极与分离栅（或屏蔽栅）两部分，其中，分离栅一般与源极相连保持低电位。由于分离栅的存在，SGT MOSFET器件的Cgd电容几乎被完全屏蔽，这使得SGT MOSFET器件的栅电荷大大降低从而能够大大提高器件的开关速度。
然而现有的SGT MOSFET器件的Cds电容并没有得到优化，这就使得现有SGTMOSFET器件的输出电容Coss较大，对于软开关应用，其可能引起电路的谐振，因此，在设计SGT MOSFET器件时，如何实现Cds电容的优化成为进一步提高SGT MOSFET器件性能的关键。
发明内容
针对现有技术中存在的问题，本发明公开了一种分段式分离栅SGT MOSFET结构，经过多次沉积和刻蚀工艺将分离栅在垂直方向或水平方向上进行分段处理，在保证相同的耐压与比导通电阻前提下使得器件同时降低输出电容Coss与输入电容Ciss。
本发明的上述技术目的是通过以下技术方案得以实现的：
一种分段式分离栅SGT MOSFET结构，包括SGT MOSFET结构,所述SGT MOSFET内的分离栅结构设计为一列或者两列分段式分离栅，所述分段式分离栅设置在沟槽的沟槽氧化层内，且位于沟槽内栅极多晶硅的下方。
优选地，每列分段式分离栅包括至少两组竖直间隔排列的分离栅。
优选地，每列所述分段式分离栅中相邻两组分离栅之间存在间隔。
优选地，每列所述分段式分离栅的顶面与栅极多晶硅底面存在间隔。
优选地，每列所述分段式分离栅的底面与沟槽底部存在间隔。
优选地，所述SGT MOSFET结构包括漏极金属、源极金属、N+衬底、N型外延层、N+区、Pbody区、P+区、沟槽氧化层、栅氧化层、场氧化层、栅极多晶硅、沟槽和通孔，其中，
最底层为漏极金属，所述漏极金属上布设N+衬底，所述N+衬底上形成N型外延层，所述N型外延层内形成所述沟槽，所述沟槽内上部形成栅极多晶硅，所述栅极多晶硅距离沟槽两侧填充有栅氧化层，所述栅极多晶硅下方的沟槽内填充有沟槽氧化层，在所述沟槽氧化层内制作所述分段式分离栅，在所述沟槽以外的N型外延层的表面区域形成Pbody区，所述Pbody区的表面区域内的外周注入有P+区，并在P+区与沟槽外边缘之间的Pbody区的表面区域内注入N+区作为源极，整个所述N型外延层上表面铺设有场氧化层，源极金属通过通孔穿过场氧化层分别与N+区和P+区接触，并将其短接。
优选地，所述源极金属与P+区的接触设计为肖特基接触。
有益效果：本发明公开了一种分段式分离栅SGT MOSFET结构，具有如下优点：
（1）本发明通过多次多晶硅沉积与刻蚀步骤，将分离栅部分在垂直方向（或水平方向）上分成若干段，使得该器件一方面具有更低的输入电容Ciss以实现高速开关，另一方面器件的Cds电容也会因分段式分离栅结构而降低，从而进一步降低器件的Coss。
（2）本发明的SGT器件采用了分段式分离栅结构，在保证静态耐压与比导特性不受影响的前提下，不仅具有更低的栅电荷，同样具备更低的输出电容，适用于高速开关场合。
附图说明
图1为传统的SGT MOSFET器件结构图；
图2为实施例1的分段式分离栅SGT MOSFET器件结构图；
图3为实施例2的分段式分离栅SGT MOSFET器件结构图；
图中：01、漏极金属； 02、源极金属；11、N+衬底；12、N型外延层；13、N+区；21、Pbody区；22、P+区； 31、沟槽氧化层；32、栅氧化层；33、场氧化层； 40、栅极多晶硅； 51、沟槽；52、通孔。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1，如图2所示，为一种分段式分离栅SGT MOSFET结构，具体结构如下：漏极金属01、源极金属02、N+衬底11、N型外延层12、N+区13、Pbody区21、P+区22、沟槽氧化层31、栅氧化层32、场氧化层33、栅极多晶硅40、一列分段式分离栅、沟槽51、通孔52，其中，分段式分离栅包括n组竖直间隔排列的分离栅，具体为第一分离栅41、第二分离栅42……第n分离栅4n。
本实施例1中，最底层为漏极金属01，在漏极金属01上布设有N+衬底11，在N+衬底11上形成N型外延层12，在N型外延层12内形成沟槽51，沟槽51内上部形成栅极多晶硅40，栅极多晶硅40距离沟槽51两侧填充有栅氧化层32，在栅极多晶硅40下方填充有沟槽氧化层31。在栅极多晶硅40下方间隔一定厚度（≤1μm）的沟槽氧化层31内依次制作第一分离栅41、第二分离栅42……第n分离栅4n，相邻分离栅之间有一定厚度（≤0.5μm）的沟槽氧化层31间隔，第n分离栅4n到沟槽51底部间隔有一定厚度（≤1μm）的沟槽氧化层31。在沟槽51以外的N型外延层12的表面区域形成有一定深度（2μm）的Pbody区21，在Pbody区21的表面区域内的外周注入有P+区22，并在P+区22与沟槽51外边缘之间的Pbody区21的表面区域内注入N+区13作为源极。整个N型外延层12上表面铺设有场氧化层33，源极金属02通过通孔52穿过场氧化层33与N+区13和P+区22接触，并将其短接，源极金属02与P+区22的接触设计为肖特基接触。此外, SGT MOSFET器件的栅极多晶硅40在表面别处通过金属引出作为器件栅极。
本实施例1的工作原理如下：
本实施例1 中，采用第一分离栅41，第二分离栅42……第n分离栅4n将原本的整体分离栅分割成了多份，从而使得该器件的Cds电容（分离栅与N型外延层之间的电容）根据分割比例（1：n）降低。与此同时，由于该器件分离栅结构依然能够屏蔽Cgd电容，所以该器件拥有与常规SGT MOSFET器件相同的Qg性能。同时由于该器件的漂移区、沟道区相比于常规SGTMOSFET器件并没有改变，因此该器件的耐压与比导通电阻与常规SGT MOSFET器件基本一致。所以本实施例1实际上是一种具有更低Coss电容的SGT MOS器件。
实施例2，如图3所示，为一种分段式分离栅SGT MOSFET结构，具体结构如下：漏极金属01、源极金属02、N+衬底11、N型外延层12、N+区13、Pbody区21、P+区22、沟槽氧化层31、栅氧化层32、场氧化层33、栅极多晶硅40、两列对称分布的分段式分离栅、沟槽51、通孔52，其中，两列分段式分离栅包括分段式分离栅I和分段式分离栅II, 分段式分离栅I包括第一分离栅I411、第二分离栅I421……第n分离栅I4n1, 分段式分离栅II包括第一分离栅II412、第二分离栅II422……第n分离栅II4n2。
本实施例2中，在栅极多晶硅40下方间隔一定厚度（≤1μm）的沟槽氧化层31下依次制作左右分布的第一分离栅I411与第一分离栅II412,其下方间隔一定厚度（≤0.5μm）制作有左右分布的第二分离栅I421与第二分离栅II422，……，随后依次制作第n分离栅I4n1和第n分离栅II4n2，每组左右分布的分离栅之间有一定厚度（≤0.5μm）的沟槽氧化层31间隔，第n分离栅I4n1与第n分离栅II4n2到沟槽51底部间隔有一定厚度（≤1μm）的沟槽氧化层31。本实施例2中其余结构与实施例1相同。
相比于实施例1的器件结构，除了可以降低器件的Cds电容，还可以通过分离栅的分段大大降低器件的Cgs电容，而Cgs电容是输入电容Ciss的重要组成部分，因此该器件除了具有实施例1的优势以外，还具有更低的栅电荷，因此其在应用时，开关速度更快。
本发明的分段式分离栅SGT MOSFET结构是在原有的分离栅技术基础上，通过多次多晶硅沉积与刻蚀步骤，将分离栅部分在垂直方向（或水平方向）上分成若干段。这样一来，该器件一方面具有更低的Ciss电容以实现高速开关，另一方面其Cds电容也会因新的分段式分离栅结构而大大降低，从而降低器件的Coss电容。因此，本发明的分段式分离栅SGTMOSFET结构不仅具有较低的栅电荷，同样具备较低的输出电容，同时其静态耐压与比导特性不会受到影响，适用于高速开关场合。本发明提出的结构除了实施例外还可由各种其他工艺或衬底实现，其结构应均在本发明保护范围之内。
本具体实施例仅仅是对本发明的解释，其并不是对本发明的限制，本领域技术人员在阅读完本说明书后可以根据需要对本实施例做出没有创造性贡献的修改，但只要在本发明的权利要求范围内都受到专利法的保护。
Claims (7)
1.一种分段式分离栅SGT MOSFET结构，包括SGT MOSFET结构,其特征在于，所述SGTMOSFET内的分离栅结构设计为将整体分割成两列分段式分离栅，所述分段式分离栅设置在沟槽的沟槽氧化层内，且位于沟槽内栅极多晶硅的下方。
2.根据权利要求1所述的分段式分离栅SGT MOSFET结构，其特征在于，每列分段式分离栅包括至少两组竖直间隔排列的分离栅。
3.根据权利要求1或2所述的分段式分离栅SGT MOSFET结构，其特征在于，每列所述分段式分离栅中相邻两组分离栅之间存在间隔。
4.根据权利要求1所述的分段式分离栅SGT MOSFET结构，其特征在于，每列所述分段式分离栅的顶面与栅极多晶硅底面存在间隔。
5.根据权利要求1所述的分段式分离栅SGT MOSFET结构，其特征在于，每列所述分段式分离栅的底面与沟槽底部存在间隔。
6.根据权利要求1所述的分段式分离栅SGT MOSFET结构，其特征在于，所述SGT MOSFET结构包括漏极金属、源极金属、N+衬底、N型外延层、N+区、Pbody区、P+区、沟槽氧化层、栅氧化层、场氧化层、栅极多晶硅、沟槽和通孔，其中，最底层为漏极金属，所述漏极金属上布设N+衬底，所述N+衬底上形成N型外延层，所述N型外延层内形成所述沟槽，所述沟槽内上部形成栅极多晶硅，所述栅极多晶硅距离沟槽两侧填充有栅氧化层，所述栅极多晶硅下方的沟槽内填充有沟槽氧化层，在所述沟槽氧化层内制作所述分段式分离栅，在所述沟槽以外的N型外延层的表面区域形成Pbody区，所述Pbody区的表面区域内的外周注入有P+区，并在P+区与沟槽外边缘之间的Pbody区的表面区域内注入N+区作为源极，整个所述N型外延层上表面铺设有场氧化层，源极金属通过通孔穿过场氧化层分别与N+区和P+区接触，并将其短接。
7.根据权利要求6所述的分段式分离栅SGT MOSFET结构，其特征在于，所述源极金属与P+区的接触设计为肖特基接触。
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