CN108598151B - 能提高耐压能力的半导体器件终端结构及其制造方法 - Google Patents
能提高耐压能力的半导体器件终端结构及其制造方法 Download PDFInfo
- Publication number
- CN108598151B CN108598151B CN201810520045.XA CN201810520045A CN108598151B CN 108598151 B CN108598151 B CN 108598151B CN 201810520045 A CN201810520045 A CN 201810520045A CN 108598151 B CN108598151 B CN 108598151B
- Authority
- CN
- China
- Prior art keywords
- region
- terminal
- area
- conductivity type
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 150000002500 ions Chemical class 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 41
- 229920005591 polysilicon Polymers 0.000 claims description 41
- 210000000746 body region Anatomy 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 15
- 238000001259 photo etching Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 230000007704 transition Effects 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
Abstract
本发明涉及能提高耐压能力的半导体器件终端结构及制作方法，包括终端保护区，终端保护区环绕在元胞区的周围终端保护区包括半导体基板，半导体基板包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型漂移区，在终端保护区，第一导电类型漂移区内设有一个环绕元胞区的第二导电类型场限环区，第二导电类型场限环区内第二导电类型离子浓度从终端区指向元胞区的方向上逐渐增大，形成浓度渐变梯度；本发明器件制造方法与现有半导体工艺兼容，不仅能提高器件的耐压能力，且能减小终端的宽度，增大有源区的面积，进而降低器件导通电阻。
Description
技术领域
本发明涉及一种半导体器件结构及其制造方法，尤其是能提高耐压能力的半导体器件终端结构及其制造方法，属于半导体器件的制造技术领域。
背景技术
在功率半导体器件领域，现有的金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）通常采用场限环结构作为终端结构，所述传统结构的终端保护区在第一导电类型漂移区2上设有至少一个第二导电类型场限环5，利用多个场限环的分压作用，用来改善芯片外围的局部电场集中效应，从而提升芯片的击穿电压及可靠性，虽然场限环结构能够有效提高终端耐压，但对于高压产品，想进一步提高耐压，需增加场限环的数量，这样会使得终端的宽度较大，有源区面积减小，不利于降低导通电阻。
发明内容
本发明的目的是克服现有技术中存在的不足，本发明的目的是克服现有技术中存在的不足，提供一种能提高耐压能力的半导体器件终端结构及其制造方法，该器件制造方法与现有半导体工艺兼容，不仅能提高器件的耐压能力，且能减小终端的宽度，增大有源区的面积，进而降低器件导通电阻。
为实现以上技术目的，本发明的技术方案是：能提高耐压能力的半导体器件终端结构，包括终端保护区，所述终端保护区环绕在元胞区的周围，其特征在于：所述终端保护区包括半导体基板，所述半导体基板包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型漂移区，其特征在于，在终端保护区，所述第一导电类型漂移区内设有一个环绕元胞区的第二导电类型场限环区，所述第二导电类型场限环区内第二导电类型离子浓度从终端区指向元胞区的方向上逐渐增大，形成浓度渐变梯度。
进一步地，在终端保护区，所述第一导电类型漂移区上设有场氧化层，所述场氧化层上覆盖有导电多晶硅，所述导电多晶硅上覆盖有绝缘介质层，所述绝缘介质层上设有栅极金属与终端金属，所述栅极金属穿过绝缘介质层内的通孔与导电多晶硅接触，所述终端金属为浮空。
进一步地，在终端保护区，所述绝缘介质层穿过导电多晶硅与场氧化层连接。
进一步地，在元胞区，在所述第一导电类型漂移区内设有第二导电类型体区、位于所述第二导电类型体区内的第一导电类型源区及位于第二导电类型体区间的栅氧化层、导电多晶硅，所述栅氧化层位于导电多晶硅下方，所述导电多晶硅上覆盖有绝缘介质层，所述绝缘介质层的通孔内填充有源极金属，所述源极金属穿过绝缘介质层内的通孔与第二导电类型体区内的第一导电类型源区接触。
进一步地，在元胞区到终端保护区的过渡区，所述第二导电类型场限环区与第一导电类型漂移区内的第二导电类型体区连接，且第二导电类型体区的结深小于第二导电类型场限环区的结深。
为了进一步实现以上技术目的，本发明还提出一种能提高耐压能力的半导体器件终端结构的制作方法，其特征是，包括如下步骤：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型漂移区以及位于所述第一导电类型漂移区下方的第一导电类型衬底，所述第一导电类型漂移区的上表面为半导体基板的第一主面，第一导电类型衬底的下表面为半导体基板的第二主面；
步骤二. 在第一主面上淀积掩膜层，通过第一块光刻板遮挡选择性刻蚀掩膜层，形成若干个掩膜层窗口；
步骤三. 在掩膜层窗口内注入第二导电类型离子后，去除掩膜层；
步骤四. 在第一主面上淀积一层厚氧化层，然后进行推阱，使注入的第二导电类型离子激活并扩散连成一片，在第一导电类型漂移区内形成第二导电类型场限环区；
步骤五. 在第二块光刻板的遮挡下，对厚氧化层进行刻蚀，得到位于终端区第一主面上的场氧化层；
步骤六. 在场氧化层及第一主面上淀积氧化层，在氧化层上淀积多晶硅；
步骤七. 在第三块光刻板的遮挡下，对多晶硅进行刻蚀，得到导电多晶硅及位于导电多晶硅下方的栅氧化层；
步骤八. 在导电多晶硅表面淀积绝缘介质层；
步骤九. 在第四块光刻板遮挡下，选择性刻蚀绝缘介质层，形成穿通绝缘介质层的通孔；
步骤十. 在通孔内淀积金属，并使用第五块光刻板选择性刻蚀金属，在终端区，形成栅极金属和终端金属，在元胞区形成源极金属；
步骤十一. 在第二主面上淀积金属，形成漏极金属。
进一步地，在步骤二中，在终端保护区，从终端区指向元胞区的方向上，所述若干个掩膜层窗口的宽度逐渐增大，且每个掩膜层窗口的宽度与其相邻掩膜层窗口间的间距之和均相同。
进一步地，在步骤四中，所述第二导电类型场限环区内第二导电类型离子浓度从终端区指向元胞区的方向上逐渐增大，形成浓度渐变梯度。
进一步地，在导电多晶硅和场氧化层的阻挡下，在器件表面注入第二导电类型离子，并推阱，在元胞区的第一导电类型漂移区2内形成第二导电类型体区；
在光刻板的遮挡下，在器件表面继续注入第一导电类型离子，并退火，在第二导电类型体区内形成第一导电类型源区。
与传统功率半导体器件终端相比，本发明具有以下优点：
1) 本发明通过设计宽度逐渐增大的掩膜层窗口作为注入遮挡，进行场限环注入并推阱，使得所有注入区域相互连成一片，形成一个掺杂浓度呈一定梯度变化的缓变结；当器件反向偏置时，由于场限环区的离子浓度呈一定梯度变化，使得终端保护区的场限环区几乎完全被耗尽，从而大大提升了器件耐压；
2）本发明相比于现有半导体器件提高了终端耐压，且不需要增加场限环的数量，因此减小了终端宽度，增大了元胞区的有效面积，进而可减小器件的导通电阻（如600V平面栅MOS器件，现有的终端宽度通常占用250um，导致占用芯片面积较大，本发明终端宽度减少到原来的60%以内，使终端宽度缩短到150um以内）；
3）本发明方法不增加任何工艺难度和工艺成本，且与现有半导体工艺兼容。
附图说明
附图1为本发明实施例1的剖面结构示意图。
附图2为本发明实施例1形成第一导电类型漂移区的剖视结构示意图。
附图3为本发明实施例1形成掩膜层窗口的剖视结构示意图。
附图4为本发明实施例1场限环区注入后的剖视结构示意图。
附图5为本发明实施例1形成场限环区的剖视结构示意图。
附图6为本发明实施例1形成场氧化层、栅氧化层和导电多晶硅的剖视结构示意图。
附图7为本发明实施例1形成P型体区和N型源区的剖视结构示意图。
附图8为本发明实施例1形成绝缘介质层的剖视结构示意图。
附图9为本发明实施例1形成终端金属、栅极金属和源极金属的剖视结构示意图。
附图标记说明：1—第一导电类型衬底；2—第一导电类型漂移区； 3—掩膜层窗口；4—掩膜层；5—第二导电类型场限环区；6—场氧化层；7—栅氧化层；8—导电多晶硅；9—绝缘介质层；10—源极金属；11—栅极金属；12—终端金属；13—第二导电类型体区；14—第一导电类型源区；15—漏极金属；001—第一主面；002—第二主面。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
本发明不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本发明的内容进行理解而设置的，即本发明不限于各图所举例的器件结构，适用于所有半导体器件的终端结构（如平面栅型MOS、沟槽栅型MOS及IGBT等）。
如附图1所示，以N型平面栅型MOSFET半导体器件为例，所述第一导电类型为N型导电，所述第二导电类型为P型导电；能提高耐压能力的半导体器件终端结构，包括终端保护区，所述终端保护区环绕在元胞区的周围；
在终端保护区，包括半导体基板，所述半导体基板包括第一导电类型衬底1及位于第一导电类型衬底1上的第一导电类型漂移区2，所述第一导电类型漂移区2内设有一个环绕元胞区的第二导电类型场限环区5，所述第二导电类型场限环区5内第二导电类型离子浓度从终端区指向元胞区的方向上逐渐增大，形成浓度渐变梯度；所述第一导电类型漂移区2上设有场氧化层6，所述场氧化层6上覆盖有导电多晶硅8，所述导电多晶硅8上覆盖有绝缘介质层9，所述绝缘介质层9穿过导电多晶硅8与场氧化层6连接，所述绝缘介质层9上设有栅极金属11与终端金属12，所述栅极金属11穿过绝缘介质层9内的通孔与导电多晶硅8接触，所述终端金属12为浮空。
在元胞区，在所述第一导电类型漂移区2内设有第二导电类型体区13、位于所述第二导电类型体区13内的第一导电类型源区14及位于第二导电类型体区13间的栅氧化层7、导电多晶硅8，所述栅氧化层7位于导电多晶硅8下方，所述导电多晶硅8上覆盖有绝缘介质层9，所述绝缘介质层9的通孔内填充有源极金属10，所述源极金属10穿过绝缘介质层9内的通孔与第二导电类型体区13内的第一导电类型源区14接触。
在元胞区到终端保护区的过渡区，所述第二导电类型场限环区5与第一导电类型漂移区2内的第二导电类型体区13连接，且第二导电类型体区13的结深小于第二导电类型场限环区5的结深。
本发明实施例1的能提高耐压能力的半导体器件终端结构的制作方法，其特征是，包括如下步骤：
如图2所示，步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型漂移区2以及位于所述第一导电类型漂移区2下方的第一导电类型衬底1，所述第一导电类型漂移区2的上表面为半导体基板的第一主面001，第一导电类型衬底1的下表面为半导体基板的第二主面002；
如图3所示，步骤二. 在第一主面001上淀积掩膜层4，通过第一块光刻板遮挡选择性刻蚀掩膜层4，形成若干个掩膜层窗口3；
在终端保护区，从终端区指向元胞区的方向上，所述若干个掩膜层窗口3的宽度逐渐增大，且每个掩膜层窗口3的宽度与其相邻掩膜层窗口3间的间距之和均相同；
如图4所示，步骤三. 在掩膜层窗口3内注入第二导电类型离子后，去除掩膜层4；
如图5所示，步骤四. 在第一主面001上淀积一层厚氧化层，然后进行推阱，使注入的第二导电类型离子激活并扩散连成一片，在第一导电类型漂移区2内形成第二导电类型场限环区5；所述第二导电类型场限环区5内第二导电类型离子浓度从终端区指向元胞区的方向上逐渐增大，形成浓度渐变梯度；
在步骤四完成后，在第一主面001上还进行JFET注入，并推阱；
如图6所示，步骤五. 在光刻板的遮挡下，对厚氧化层进行刻蚀，得到位于终端区第一主面001上的场氧化层6；
步骤六. 在场氧化层6及第一主面001上淀积氧化层，在氧化层上淀积多晶硅；
步骤七. 在光刻板的遮挡下，对多晶硅进行刻蚀，得到导电多晶硅8及位于导电多晶硅8下方的栅氧化层7；
如图7所示，在步骤七完成后，在导电多晶硅8和场氧化层6的阻挡下，在器件表面注入第二导电类型离子，并推阱，在元胞区的第一导电类型漂移区2内形成第二导电类型体区13；
在光刻板的遮挡下，在器件表面继续注入第一导电类型离子，并退火，在第二导电类型体区13内形成第一导电类型源区14；
如图8所示，步骤八. 在导电多晶硅8表面淀积绝缘介质层9；
如图9所示，步骤九. 在光刻板遮挡下，选择性刻蚀绝缘介质层9，形成穿通绝缘介质层9的通孔；
步骤十. 在通孔内淀积金属，并使用光刻板选择性刻蚀金属，在终端区，形成栅极金属11和终端金属12，在元胞区形成源极金属10；
如图1所示，步骤十一. 在第二主面002上淀积金属，形成漏极金属15。
以600V平面栅MOS器件为例，现有的600V平面栅MOS器件的终端宽度通常约250um，导致占用芯片面积较大，本发明终端宽度减少到原来的60%以内，使终端宽度缩短到150um以内；本发明通过设计宽度逐渐增大的掩膜层窗口作为注入遮挡，进行场限环区5注入并推阱，使得所有注入区域相互连成一片，形成一个掺杂浓度呈一定梯度变化的缓变结；当器件反向偏置时，由于场限环区5的离子浓度呈一定梯度变化，使得终端区的场限环区5几乎完全被耗尽，从而大大提升了器件耐压；
本发明相比于现有半导体器件提高了终端耐压，且不需要增加场限环的数量，因此减小了终端宽度，增大了元胞区的有效面积，进而可减小器件的导通电阻；本发明方法不增加任何工艺难度和工艺成本，且与现有半导体工艺兼容。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (7)
1.能提高耐压能力的半导体器件终端结构，包括终端保护区，所述终端保护区环绕在元胞区的周围，所述终端保护区包括半导体基板，所述半导体基板包括第一导电类型衬底（1）及位于第一导电类型衬底（1）上的第一导电类型漂移区（2），其特征在于，在终端保护区，所述第一导电类型漂移区（2）内设有一个环绕元胞区的第二导电类型场限环区（5），所述第二导电类型场限环区（5）内第二导电类型离子浓度从终端区指向元胞区的方向上逐渐增大，形成浓度渐变梯度；
在终端保护区，所述第一导电类型漂移区（2）上设有场氧化层（6），所述场氧化层（6）上覆盖有导电多晶硅（8），所述导电多晶硅（8）上覆盖有绝缘介质层（9），所述绝缘介质层（9）上设有栅极金属（11）与终端金属（12），所述栅极金属（11）穿过绝缘介质层（9）内的通孔与导电多晶硅（8）接触，所述终端金属（12）为浮空；
在元胞区，在所述第一导电类型漂移区（2）内设有第二导电类型体区（13）、位于所述第二导电类型体区（13）内的第一导电类型源区（14）及位于第二导电类型体区（13）间的栅氧化层（7）、导电多晶硅（8），所述栅氧化层（7）位于导电多晶硅（8）下方，所述导电多晶硅（8）上覆盖有绝缘介质层（9），所述绝缘介质层（9）的通孔内填充有源极金属（10），所述源极金属（10）穿过绝缘介质层（9）内的通孔与第二导电类型体区（13）内的第一导电类型源区（14）接触。
2.根据权利要求1所述的能提高耐压能力的半导体器件终端结构，其特征在于：在终端保护区，所述绝缘介质层（9）穿过导电多晶硅（8）与场氧化层（6）连接。
3.根据权利要求1所述的能提高耐压能力的半导体器件终端结构，其特征在于：在元胞区到终端保护区的过渡区，所述第二导电类型场限环区（5）与第一导电类型漂移区（2）内的第二导电类型体区（13）连接，且第二导电类型体区（13）的结深小于第二导电类型场限环区（5）的结深。
4.根据权利要求1所述的能提高耐压能力的半导体器件终端结构的制作方法，应用在如权利要求1-3任一项所述的半导体器件终端结构中，其特征是，包括如下步骤：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型漂移区（2）以及位于所述第一导电类型漂移区（2）下方的第一导电类型衬底（1），所述第一导电类型漂移区（2）的上表面为半导体基板的第一主面（001），第一导电类型衬底（1）的下表面为半导体基板的第二主面（002）；
步骤二. 在第一主面（001）上淀积掩膜层（4），通过第一块光刻板遮挡选择性刻蚀掩膜层（4），形成若干个掩膜层窗口（3）；
步骤三. 在掩膜层窗口（3）内注入第二导电类型离子后，去除掩膜层（4）；
步骤四. 在第一主面（001）上淀积一层厚氧化层，然后进行推阱，使注入的第二导电类型离子激活并扩散连成一片，在第一导电类型漂移区（2）内形成第二导电类型场限环区（5）；
步骤五. 在第二块光刻板的遮挡下，对厚氧化层进行刻蚀，得到位于终端保护区第一主面（001）上的场氧化层（6）；
步骤六. 在场氧化层（6）及第一主面（001）上淀积氧化层，在氧化层上淀积多晶硅；
步骤七. 在第三块光刻板的遮挡下，对多晶硅进行刻蚀，得到导电多晶硅（8）及位于导电多晶硅（8）下方的栅氧化层（7）；
步骤八. 在导电多晶硅（8）表面淀积绝缘介质层（9）；
步骤九. 在第四块光刻板遮挡下，选择性刻蚀绝缘介质层（9），形成穿通绝缘介质层（9）的通孔；
步骤十. 在通孔内淀积金属，并使用第五块光刻板选择性刻蚀金属，在终端区，形成栅极金属（11）和终端金属（12），在元胞区形成源极金属（10）；
步骤十一. 在第二主面（002）上淀积金属，形成漏极金属（12）。
5.根据权利要求4所述的能提高耐压能力的半导体器件终端结构的制作方法，其特征在于：在步骤二中，在终端保护区，从终端区指向元胞区的方向上，所述若干个掩膜层窗口（3）的宽度逐渐增大，且每个掩膜层窗口（3）的宽度与其相邻掩膜层窗口（3）间的间距之和均相同。
6.根据权利要求4所述的能提高耐压能力的半导体器件终端结构的制作方法，其特征在于：在步骤四中，所述第二导电类型场限环区（5）内第二导电类型离子浓度从终端区指向元胞区的方向上逐渐增大，形成浓度渐变梯度。
7.根据权利要求4所述的能提高耐压能力的半导体器件终端结构的制作方法，其特征在于：在导电多晶硅（8）和场氧化层（6）的阻挡下，在器件表面注入第二导电类型离子，并推阱，在元胞区的第一导电类型漂移区（2）内形成第二导电类型体区（13）；
在光刻板的遮挡下，在器件表面继续注入第一导电类型离子，并退火，在第二导电类型体区（13）内形成第一导电类型源区（14）。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810520045.XA CN108598151B (zh) | 2018-05-28 | 2018-05-28 | 能提高耐压能力的半导体器件终端结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810520045.XA CN108598151B (zh) | 2018-05-28 | 2018-05-28 | 能提高耐压能力的半导体器件终端结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108598151A CN108598151A (zh) | 2018-09-28 |
| CN108598151B true CN108598151B (zh) | 2024-02-02 |
Family
ID=63629162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810520045.XA Active CN108598151B (zh) | 2018-05-28 | 2018-05-28 | 能提高耐压能力的半导体器件终端结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108598151B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109346512A (zh) * | 2018-11-15 | 2019-02-15 | 江苏捷捷微电子股份有限公司 | 一种半导体器件的终端结构及其制造方法 |
| CN109473471A (zh) * | 2018-12-26 | 2019-03-15 | 上海昱率科技有限公司 | 功率器件及其制造方法 |
| CN111755504B (zh) * | 2020-07-13 | 2024-02-23 | 电子科技大学 | 一种横向变掺杂终端结构及设计方法和制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014206160A1 (zh) * | 2013-06-28 | 2014-12-31 | 无锡华润上华半导体有限公司 | 绝缘栅双极晶体管及其制造方法 |
| CN105957882A (zh) * | 2016-06-27 | 2016-09-21 | 电子科技大学 | 一种高压功率器件终端区结构 |
| CN107204372A (zh) * | 2017-07-19 | 2017-09-26 | 无锡新洁能股份有限公司 | 一种优化终端结构的沟槽型半导体器件及制造方法 |
| WO2018049640A1 (zh) * | 2016-09-17 | 2018-03-22 | 电子科技大学 | 一种具有体内场板的折叠型终端 |
| CN208336233U (zh) * | 2018-05-28 | 2019-01-04 | 江苏捷捷微电子股份有限公司 | 能提高耐压能力的半导体器件终端结构 |
-
2018
- 2018-05-28 CN CN201810520045.XA patent/CN108598151B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014206160A1 (zh) * | 2013-06-28 | 2014-12-31 | 无锡华润上华半导体有限公司 | 绝缘栅双极晶体管及其制造方法 |
| CN105957882A (zh) * | 2016-06-27 | 2016-09-21 | 电子科技大学 | 一种高压功率器件终端区结构 |
| WO2018049640A1 (zh) * | 2016-09-17 | 2018-03-22 | 电子科技大学 | 一种具有体内场板的折叠型终端 |
| CN107204372A (zh) * | 2017-07-19 | 2017-09-26 | 无锡新洁能股份有限公司 | 一种优化终端结构的沟槽型半导体器件及制造方法 |
| CN208336233U (zh) * | 2018-05-28 | 2019-01-04 | 江苏捷捷微电子股份有限公司 | 能提高耐压能力的半导体器件终端结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108598151A (zh) | 2018-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20100064263A (ko) | 반도체 소자 및 이의 제조 방법 | |
| WO2017211105A1 (zh) | 一种超结器件、芯片及其制造方法 | |
| CN108682624B (zh) | 一种具有复合栅的igbt芯片制作方法 | |
| CN107342326B (zh) | 一种降低导通电阻的功率半导体器件及制造方法 | |
| CN104992977A (zh) | Nldmos器件及其制造方法 | |
| CN104332494A (zh) | 一种绝缘栅双极晶体管及其制造方法 | |
| CN108598151B (zh) | 能提高耐压能力的半导体器件终端结构及其制造方法 | |
| US10872823B2 (en) | Device integrated with junction field effect transistor and method for manufacturing the same | |
| CN109686781B (zh) | 一种多次外延的超结器件制作方法 | |
| CN113964188A (zh) | 横向双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN112117332A (zh) | Ldmos器件及工艺方法 | |
| CN106158927B (zh) | 一种优化开关特性的超结半导体器件及制造方法 | |
| CN109713029B (zh) | 一种改善反向恢复特性的多次外延超结器件制作方法 | |
| KR101360070B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| CN112635548A (zh) | 一种沟槽mosfet器件的终端结构及制造方法 | |
| CN108091684B (zh) | 超结金属氧化物场效应晶体管 | |
| CN105206675A (zh) | Nldmos器件及其制造方法 | |
| CN110416309B (zh) | 一种超结功率半导体器件及其制作方法 | |
| CN109830523B (zh) | Nldmos器件及其制造方法 | |
| CN111653616A (zh) | 一种igbt器件结构及其制备方法 | |
| CN111223931B (zh) | 沟槽mosfet及其制造方法 | |
| CN107994067B (zh) | 半导体功率器件、半导体功率器件的终端结构及其制作方法 | |
| CN115020486A (zh) | 一种ldmos晶体管结构以及对应的制造方法 | |
| CN213124446U (zh) | 一种屏蔽栅功率mos器件 | |
| CN115036293A (zh) | 抗电磁干扰的超结功率器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |