CN115020486A - 一种ldmos晶体管结构以及对应的制造方法 - Google Patents

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Abstract

本发明涉及LDMOS技术领域，公开了一种LDMOS晶体管结构以及对应的制造方法，包括：器件本体，所述器件本体包括衬底层和位于衬底层上方的N型漂移区，N型漂移区的上方设有按预定距离间隔排列的至少两个第二栅极；当器件本体处于关断状态下时，向至少两个第二栅极施加电压从而增加相应位置的击穿电压；当器件本体处于开启状态下时，向至少两个第二栅极施加电压从而降低导通电阻；本发明通过以上技术方案实现了对击穿电压和导通电阻矛盾的突破，提高了功率半导体芯片和电力智能设备的可靠性，保证了电网安全稳定运行。

Description

一种LDMOS晶体管结构以及对应的制造方法
技术领域
本发明涉及LDMOS技术领域，具体为一种LDMOS晶体管结构以及对应的制造方法。
背景技术
与分立器件构成的功率电路相比，功率集成电路具备集成度高、稳定性强、制造成本低等优点，近些年来获得突飞猛进的发展，功率集成电路已成为功率电路的必然选择。功率集成芯片主要采用以BCD(BiCMOS/CMOS/DMOS)为基础的特殊工艺，而其中最为关键的横向双扩散金属氧化物半导体场效应管(LDMOS)器件作为功率开关在功率集成电路中承担关键角色。LDMOS器件占比大，功耗远大于芯片中的其他模拟、数字器件，占据了整个功率集成电路损耗中的大部分。其击穿电压与导通电阻的性能直接关系电源类集成芯片的转换效率、开关频率、稳定运行时间等重要指标。同时LDMOS器件性能的优劣也是评判BCD工艺技术水平的重要标准。但是对于DMOS类功率器件，高击穿电压与低导通电阻在设计和工艺制造上互为矛盾。
具体表现在：一般LDMOS器件的性能主要受其导通电阻的限制，在器件满足一定耐压的条件下，应尽量降低器件的导通电阻，但是，降低器件的导通电阻就要减小漂移区的长度，提高漂移区的掺杂浓度，然而这又对器件的击穿电压造成影响；因此高击穿电压与低导通电阻在设计和工艺制造上互为矛盾。
发明内容
本发明的目的在于克服现有LDMOS器件在高击穿电压与低导通电阻的设计和工艺制造上互为矛盾的问题，提供了一种LDMOS晶体管结构以及对应的制造方法。
为了实现上述目的，本发明提供一种LDMOS晶体管结构，包括：器件本体，所述器件本体包括衬底层和位于所述衬底层表面的P阱区和N型漂移区，所述P阱区的表面设有第一栅极，所述N型漂移区的表面设有漏极，其特征在于，所述第一栅极和所述漏极之间的所述N型漂移区表面设有间隔排列的至少两个第二栅极；其中，间隔排列的至少两个第二栅极用于当所述器件本体处于关断状态时，向至少两个第二栅极施加电压从而增加所述器件本体的击穿电压，当所述器件本体处于开启状态时，向至少两个所述第二栅极施加电压从而降低所述器件本体的导通电阻。
作为一种可实施方式，所述第一栅极包括第一栅极氧化层和第一栅电极，所述第二栅极包括第二栅极氧化层和第二栅电极，所述第一栅极氧化层设于所述P阱区的表面，所述第一栅电极设于所述第一栅极氧化层的表面，所述第二栅极氧化层设于所述N型漂移区的表面，所述第二栅电极设于所述第二栅极氧化层的表面；所述第二栅极氧化层的厚度大于所述第一栅极氧化层的厚度。
作为一种可实施方式，所述P阱区的表面还设有源极，所述源极位于第一栅极远离第二栅极的一侧，所述源极包括源极N+区、源极P+区和源电极，所述源极N+区、源极P+区位于P阱区表面，所述源电极位于所述源极N+区和所述源极P+区表面，所述漏极包括漏极N+区和漏电极，所述漏极N+区位于N型漂移区表面，所述漏电极位于所述漏极N+区表面。
作为一种可实施方式，所述衬底层还包括N埋层；或者，所述衬底层和P阱区、N型漂移区之间还设有二氧化硅层。
作为一种可实施方式，至少两个第二栅极为非等间距间隔排列。
相应的，本发明还提供了一种LDMOS晶体管制造方法，包括以下步骤：
提供衬底层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层；
对所述N型外延层进行离子注入形成P阱区和N型漂移区；
在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极，其中，间隔排列的至少两个第二栅极使得当后续形成的器件本体处于关断状态时，向至少两个第二栅极施加电压能够增加所述P阱区和所述N型漂移区交界区域的击穿电压，当后续形成的器件本体处于开启状态时，向至少两个所述第二栅极施加电压能够降低所述器件本体的导通电阻；
对所述P阱区进行离子注入形成源极N+区和源极P+区，对所述N型漂移区进行离子注入形成漏极N+区，在所述源极N+区和源极P+表面形成源电极，在所述漏极N+区表面形成漏电极，其中，间隔排列的至少两个第二栅极位于所述第一栅极和所述漏电极之间；
最后进行后端工艺处理后完成工艺制造，得到器件本体。
作为一种可实施方式，对所述N型外延层进行离子注入形成P阱区和N型漂移区；在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极；对所述P阱区进行离子注入形成源极N+区和源极P+区并对所述N型漂移区进行离子注入形成漏极N+区，在所述源极N+区和源极P+表面形成源电极并在所述漏极N+区表面形成漏电极的步骤具体包括：
对所述N型外延层进行光刻、离子注入和扩散处理形成P阱区，所述N型外延层中除所述P阱区的区域则为N型漂移区；通过热氧化、沉积、光刻和刻蚀处理在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极；通过光刻、离子注入在所述P阱区内部形成源极N+区和源极P+区并在所述N型漂移区内部形成漏极N+区，再在所述源极N+区和源极P+表面沉积金属电极形成源电极并在所述漏极N+区表面沉积金属电极形成漏电极。
作为一种可实施方式，在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极的步骤具体包括：
在所述P阱区表面形成一层第一氧化层和一层间隔排列的至少两个第二氧化层，将所述第一氧化层刻蚀去除，再在所述P阱区表面形成一层第一氧化层作为第一栅极氧化层，并在所述第二氧化层表面再形成一层第二氧化层得到包含两层第二氧化层表面的第二栅极氧化层，其中，所述第二栅极氧化层的厚度大于所述第一栅极氧化层的厚度；
在所述第一栅极氧化层表面形成第一栅电极并在每个第二栅极氧化层表面形成第二栅电极，得到包含所述第一栅极氧化层和所述第一栅电极的第一栅极和包含第二栅极氧化层和第二栅电极的间隔排列的至少两个第二栅极。
作为一种可实施方式，提供衬底层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层的步骤具体包括：提供衬底层，在所述衬底层中进行离子注入形成N埋层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层；或者，提供衬底层，在所述衬底层表面沉积二氧化硅层，在所述二氧化硅层的表面外延N型掺杂硅，形成N型外延层。
作为一种可实施方式，当所述第二栅极有i个时，按照从左到右排列第1个第二栅极至第i个第二栅极，所述第一栅极和第1个第二栅极之间的间隔距离为△1，…，第i-1个第二栅极和第i个第二栅极之间的间隔距离为△i，第i个第二栅极和所述漏极之间的间隔距离为△i+1，其中，△1、…、△i、△i+1的距离值从左到右依次增大，使得当所述器件本体处于关断状态向多个第二栅极施加电压时所述P阱区和所述N型漂移区的交界区域不被击穿。
本发明的有益效果：本发明在传统LDMOS晶体管结构的基础上，增加了一系列的按预定距离间隔排列的第二栅极，一方面在器件本体处于关断状态下时，向第二栅极施加电压，增加N型漂移区的耗尽，从而整个器件可以承受更高的电压，增加击穿电压；另一方面，在器件本体处于开启状态下时，向第二栅极施加电压，可以在漂移区表面吸引更多电子，形成高浓度电子积累层，从而调制漂移区的电导率，降低导通电阻；而且，每设置一个栅极，就相当于多一个电场的峰，可以降低两边的电场的峰，从而增加击穿电压，击穿电压等于电场在横向上的积分，两边的电场降低了，整体的电场可以再增加，击穿电压增加，效果更好；实现了对击穿电压和导通电阻矛盾的突破，提高了功率半导体芯片和电力智能设备的可靠性，保证了电网安全稳定运行。
附图说明
图1为传统LDMOS晶体管结构示意图；
图2为本发明实施例LDMOS晶体管结构中第二栅极氧化层的厚度等于第一栅极氧化层的厚度时的结构示意图；
图3为本发明实施例LDMOS晶体管结构中第二栅极氧化层的厚度大于第一栅极氧化层的厚度时的结构示意图；
图4为本发明实施例LDMOS晶体管结构增加N埋层后的结构示意图；
图5为本发明实施例LDMOS晶体管结构增加二氧化硅层后的结构示意图；
图6为本发明实施例LDMOS晶体管结构在制作过程中的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本实施例提供一种技术方案：一种LDMOS晶体管结构，包括：器件本体，所述器件本体包括衬底层和位于所述衬底层表面的P阱区和N型漂移区，所述P阱区的表面设有第一栅极，所述N型漂移区的表面设有漏极，其特征在于，所述第一栅极和所述漏极之间的所述N型漂移区表面设有间隔排列的至少两个第二栅极；其中，间隔排列的至少两个第二栅极用于当所述器件本体处于关断状态时，向至少两个第二栅极施加电压从而增加所述器件本体的击穿电压，当所述器件本体处于开启状态时，向至少两个所述第二栅极施加电压从而降低所述器件本体的导通电阻。
所述第一栅极包括第一栅极氧化层和第一栅电极，所述第二栅极包括第二栅极氧化层和第二栅电极，所述第一栅极氧化层设于所述P阱区的表面，所述第一栅电极设于所述第一栅极氧化层的表面，所述第二栅极氧化层设于所述N型漂移区的表面，所述第二栅电极设于所述第二栅极氧化层的表面；在本实施例中，对最终形成的第二栅极的第二栅极氧化层的厚度可以不做限定；但是在一种实施例中，如图2所示，所述第二栅极氧化层的厚度等于所述第一栅极氧化层的厚度，使得当所述器件本体处于开启状态时，向所述第二栅极施加的电压可以等于向所述第一栅极施加的电压，其中，此时的第二栅极氧化层和第一栅极氧化层可以同时形成。
进一步的，所述P阱区的表面还设有源极，所述源极位于第一栅极远离第二栅极的一侧，所述源极包括源极N+区、源极P+区和源电极，所述源极N+区、源极P+区位于P阱区内，所述源电极位于所述源极N+区和所述源极P+区表面，所述漏极包括漏极N+区和漏电极，所述漏极N+区位于N型漂移区内，所述漏电极位于所述漏极N+区表面。
具体的，如图1所示为传统LDMOS晶体管结构，器件本体包括衬底层100、位于所述衬底层100表面的N型漂移区220和P阱区210、位于所述P阱区210表面的源极N+区211、源极P+区212、位于所述源极N+区211和所述源极P+区212表面的源电极310、位于所述P阱区210表面的第一栅极氧化层320、位于所述第一栅极氧化层320表面的第一栅电极330、位于所述N型漂移区220表面的漏极N+区221，位于所述漏极N+区221表面的漏电极340，其中，第一栅极氧化层320和第一栅电极330构成第一栅极。
在本实施例中，增加所述器件本体的击穿电压，主要是增加P阱区和N型漂移区交界区域、N型漂移区和漏极交界区域的击穿电压，因为在一般情况下这两个区域的电场比其他地方强且容易被击穿，而P阱区和N型漂移区交界区域更是主要容易被击穿的部位，电场更强。
也就是说，在正常情况下最容易被击穿的地方就是在P阱区和N型漂移区的交界处，而为了提高P阱区和N型漂移区的交界区域的击穿电压和N型漂移区和漏极交界区域，本实施例是在如图1所示的传统LDMOS晶体管结构的基础上在所述N型漂移区的上方设置了如图2所示的按预定距离间隔排列的至少两个第二栅极，具体的，如图2所示，按预定距离间隔排列的至少两个第二栅极350设于所述N型漂移区220的上方，其中，通过设置预定距离的间隔排列的至少两个第二栅极，使得当所述器件本体处于关断状态时，向至少两个第二栅极施加电压能够增加所述N型漂移区的耗尽从而整个器件可以承受更高的电压，增加击穿电压，同时，当所述器件本体处于开启状态时，向至少两个所述第二栅极施加电压能够在所述N型漂移区形成高浓度电子累积层，从而调制所述N型漂移区的电导率，降低所述器件本体的导通电阻。
在本实施例中，设置间隔排列的第二栅极是为了在向多个第二栅极施加电压时能够形成对应每个第二栅极的电场尖峰，当电场尖峰增多时，这样就可以拉低P阱区和N型漂移区交界区域、N型漂移区和漏极交界区域的电场，而且，由于P阱区和N型漂移区交界区域的电场更强，可以在靠近P阱区设置相较于靠近漏极侧更多的第二栅极，而形成每个第二栅极的尖峰相当于把整个电场分布拉平一些，从而增加整个器件的击穿电压；也就是说，要想保证器件不被击穿，可以在所述N型漂移区的靠近P阱区的一侧设置更多的第二栅极，从而提高P阱区和N型漂移区交界区域的击穿电压，另外还需要保证最右边的第二栅极离漏极有一定距离，因为漏极处的电场相较于P阱区和N型漂移区交界区域的电场弱一点，不需要靠近漏极太近的第二栅极就可以拉低电场，否则如果靠近漏极的第二栅极太多或太近，反而就会增强电场从而导致最靠近漏极的第二栅极和漏极这两个地方会容易被击穿。
其中，间隔排列的第二栅极具体可以为非等间距间隔排列，例如：当所述第二栅极有i个时，按照从左到右排列第1个第二栅极至第i个第二栅极，所述第一栅极和第1个第二栅极之间的间隔距离为△1，…，第i-1个第二栅极和第i个第二栅极之间的间隔距离为△i，第i个第二栅极和所述漏极之间的间隔距离为△i+1，其中，△1、…、△i、△i+1的距离值从左到右依次增大使得当所述器件本体处于关断状态向多个第二栅极施加电压时，所述P阱区和所述N型漂移区的交界区域、N型漂移区和漏极交界区域不会被击穿。
例如如图2和图3所示，当第二栅极的数量为5个时，可以按从左到右以非等间距排列的方式设置第1个第二栅极351、第2个第二栅极352、第3个第二栅极、第4个第二栅极、第5个第二栅极355，可以看出，本实施例选择的是，从第一栅极到第5个第二栅极之间的间隔距离从左到右逐渐增大，这样设定的目的就是为了保证只有所述P阱区和所述N型漂移区的交界区域、N型漂移区和漏极交界区域都不会被击穿。
但是在其他实施例中，第二栅极的数量和间隔距离可以根据不同器件和应用场景确定，例如至少两个第二栅极也可以不全为非等间距间隔排列，但是无论怎么设置距离值，距离值△1、△2、…、△i、△i+1的设置都要保证当所述器件本体处于关断状态下向多个所述第二栅极施加电压时，所述P阱区和所述N型漂移区的交界区域不被击穿，而其他区域例如与所述漏极最接近的所述第i个第二栅极和所述漏极之间的区域也不会被击穿，那这就需要保证在靠近第一栅极的一侧设置更多的第二栅极，而与所述漏极最接近的第i个第二栅极和所述漏极之间则需要留有足够的距离也就是保证距离值△i+1足够大，或者也可以同时保证接近所述漏极的所述第i-1个第二栅极和第i个第二栅极之间、所述第i个第二栅极和所述漏极之间留有足够的距离也就是保证距离值△i和△i+1一起足够大等等方式，使得当所述器件本体处于关断状态时，通过向多个所述第二栅极施加电压，器件不会被击穿。
进一步的，在一种实施例中，如图3所示，所述第二栅极氧化层360的厚度大于所述第一栅极氧化层320的厚度，防止第二栅极氧化层在关断状态或开启状态被施加电压时被击穿；这也使得当所述器件本体处于开启状态时，向所述第二栅极施加的电压大于向所述第一栅极施加的电压，从而进一步降低所述器件本体的导通电阻。
具体的，当所述器件本体处于关断状态时，为了进一步防止第二栅极以及靠近第二栅极的漏极被击穿，保证漏极的安全，如图3所示，所述第二栅极氧化层360的厚度可以大于所述第一栅极氧化层320的厚度，这是因为向第二栅极施加的电压会随着第二栅极氧化层的厚度而变化，如果第二栅极氧化层的厚度更厚，会导致所施加的电压可以更大，即当第二栅极氧化层的厚度比第一栅极氧化层更厚时，向第二栅极氧化层施加的电压大于第一栅极氧化层施加的电压，这样做的目的就是可以防止第二栅极被击穿，从而防止距离第二栅极更近的漏极被击穿，最终提高整个器件的击穿电压。而此时由于第二栅极氧化层360的厚度可以大于所述第一栅极氧化层320的厚度，那么当器件本体处于开启状态时向至少两个第二栅极施加的电压也需要大于向第一栅极施加的电压，此时由于向至少两个所述第二栅极施加的电压更大，那么所述器件本体的导通电阻也会进一步降低。
需要注意的是，本实施例中对第一栅极和第二栅极具体加多少电压，不同器件是不一样的，具体可以根据第一栅极氧化层、第二栅极氧化层的厚度、N型漂移区的长度等条件进行确定，但是，当所述器件本体处于开启状态，施加的电压都要大于0V，且当所述第二栅极氧化层的厚度等于所述第一栅极氧化层的厚度，那么向至少两个第二栅极施加的电压和向第一栅极施加的电压可以相等；当所述第二栅极氧化层的厚度大于所述第一栅极氧化层的厚度，那么向至少两个第二栅极施加的电压大于向第一栅极施加的电压；而当所述器件本体处于关断状态时，此时可以不用向第一栅压施加电压，但向至少两个第二栅极施加的电压需要小于0V；比如对某一器件在开启的时候，向第一栅极施加+5V，向第二栅极施加+10V；关断的时候，第一栅极不加电压，向第二栅极施加-5V。
进一步的，如图4所示，所述衬底层还包括N埋层10，具体的，所述衬底层的预定深度处还设有N埋层10，其中，N埋层10可以与衬底层形成反偏结，引入新的电场尖峰，极大的提升器件本体在纵向电压的阻断性能。
进一步的，如图5所示，所述衬底层和所述P阱区、N型漂移区之间之间还设有二氧化硅层20，其中，二氧化硅层20可以实现器件本体之间的隔离，寄生电容小，减小闩锁效应。
本实施例在传统LDMOS晶体管结构的基础上，增加了一系列的按预定距离间隔排列的第二栅极，一方面在器件本体处于关断状态下时，向第二栅极施加电压，增加N型漂移区的耗尽，从而整个器件可以承受更高的电压，增加击穿电压；另一方面，在器件本体处于开启状态下时，向第二栅极施加电压，可以在漂移区表面吸引更多电子，形成高浓度电子积累层，从而调制漂移区的电导率，降低导通电阻；而且，每多设置一个第二栅极，就相当于多一个电场的峰，可以降低P阱和N漂移区域交界处、N漂移区和漏极交界处这两边电场的峰，而在这两个区域中，由于P阱区和N型漂移区交界区域的峰更大，也是主要击穿的部位，可以在靠近P阱区的一侧设置更多的第二栅极，从而增加击穿电压，而击穿电压等于电场在横向上的积分，两边的电场降低了，整体的电场可以再增加，击穿电压增加，效果更好。
本实施例通过以上技术方案实现了对击穿电压和导通电阻矛盾的突破，提高了功率半导体芯片和电力智能设备的可靠性，保证了电网安全稳定运行。
基于同一构思，本发明实施例还提供一种LDMOS晶体管制造方法，包括以下步骤：
提供衬底层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层；如图6中的(a)所示为衬底层100和形成的N型外延层200；
对所述N型外延层进行离子注入形成P阱区和N型漂移区；如图6中的(b)所示为形成的P阱区210和N型漂移区220；
在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极，其中，间隔排列的至少两个第二栅极使得当后续形成的器件本体处于关断状态时，向至少两个第二栅极施加电压能够增加所述P阱区和所述N型漂移区交界区域的击穿电压，当后续形成的器件本体处于开启状态时，向至少两个所述第二栅极施加电压能够降低所述器件本体的导通电阻；如图6中的(c)所示为形成的第二栅极氧化层、第二栅电极350、第一栅极氧化层320和第一栅电极330；
对所述P阱区进行离子注入形成源极N+区和源极P+区并对所述N型漂移区进行离子注入形成漏极N+区，在所述源极N+区和源极P+表面形成源电极并在所述漏极N+区表面形成漏电极，其中，间隔排列的至少两个第二栅极位于所述第一栅极和所述漏电极之间；如图6中的(d)所示为形成的源极N+区211和源极P+区212、源电极310、漏极N+区221、漏电极极340；
最后进行后端工艺处理后完成工艺制造，得到器件本体；其中，后端工艺属于现有技术，本实施例不再详细说明。
其中，所述第一栅极包括第一栅极氧化层和第一栅电极，所述第二栅极包括第二栅极氧化层和第二栅电极，所述第一栅极氧化层位于所述P阱区的表面，所述第一栅电极位于所述第一栅极氧化层的表面，所述第二栅极氧化层位于所述N型漂移区的表面，所述第二栅电极位于所述第二栅极氧化层的表面，所述源极N+区、源极N+区和源电极构成源极，所述漏极N+区和漏电极构成漏极，间隔排列的至少两个第二栅极位于所述第一栅极和所述漏极之间。
在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极的步骤具体包括：
在所述P阱区表面形成一层第一氧化层和一层间隔排列的至少两个第二氧化层，将所述第一氧化层刻蚀去除，再在所述P阱区表面形成一层第一氧化层作为第一栅极氧化层，并在所述第二氧化层表面再形成一层第二氧化层得到包含两层第二氧化层表面的第二栅极氧化层；其中，所述第二栅极氧化层的厚度大于所述第一栅极氧化层的厚度，使得当所述器件本体处于关断状态时，向所述第二栅极施加的电压大于向所述第一栅极施加的电压，从而防止所述漏极被击穿；
在所述第一栅极氧化层表面形成第一栅电极并在每个第二栅极氧化层表面形成第二栅电极，得到包含所述第一栅极氧化层和所述第一栅电极的第一栅极和包含第二栅极氧化层和第二栅电极的间隔排列的至少两个第二栅极。
进一步的，在所述P阱区表面形成一层第一氧化层和一层间隔排列的至少两个第二氧化层为同时形成；而在将所述第一氧化层刻蚀去除后，在所述P阱区表面形成一层第一氧化层作为第一栅极氧化层，和在所述第二氧化层表面再形成一层第二氧化层得到包含两层第二氧化层表面的第二栅极氧化层也可以为同时形成。
在本实施例中，提供衬底层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层的步骤具体包括：提供衬底层，在所述衬底层的预定深度处进行离子注入形成N埋层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层。
在本实施例中，提供衬底层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层的步骤具体包括：提供衬底层，在所述衬底层表面沉积二氧化硅层，在所述二氧化硅层的表面外延N型掺杂硅，形成N型外延层。
对所述N型外延层进行离子注入形成P阱区和N型漂移区的步骤具体包括：对所述N型外延层进行光刻、离子注入和扩散处理形成P阱区，所述N型外延层中除所述P阱区的区域则为N型漂移区；其中，光刻、离子注入和扩散等处理属于现有技术，本实施例不再详细说明。
在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极的步骤具体包括：通过热氧化、沉积、光刻和刻蚀处理在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极，其中，热氧化、沉积、光刻和刻蚀处理均为现有技术，本实施例不再详细说明。
对所述P阱区进行离子注入形成源极N+区和源极P+区并对所述N型漂移区进行离子注入形成漏极N+区，在所述源极N+区和源极P+表面形成源电极并在所述漏极N+区表面形成漏电极的步骤具体包括：通过光刻、离子注入在所述P阱区内部形成源极N+区和源极P+区并在所述N型漂移区内部形成漏极N+区，再在所述源极N+区和源极P+表面沉积金属电极形成源电极并在所述漏极N+区表面沉积金属电极形成漏电极；其中，金属电极可以为NiPt，而光刻、离子注入为现有技术，本实施例不再详细说明。
本发明虽然己以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种LDMOS晶体管结构，包括：器件本体，所述器件本体包括衬底层和位于所述衬底层表面的P阱区和N型漂移区，所述P阱区的表面设有第一栅极，所述N型漂移区的表面设有漏极，其特征在于，所述第一栅极和所述漏极之间的所述N型漂移区表面设有间隔排列的至少两个第二栅极；其中，间隔排列的至少两个第二栅极用于当所述器件本体处于关断状态时，向至少两个第二栅极施加电压从而增加所述器件本体的击穿电压，当所述器件本体处于开启状态时，向至少两个所述第二栅极施加电压从而降低所述器件本体的导通电阻。
2.根据权利要求1所述的LDMOS晶体管结构，其特征在于，所述第一栅极包括第一栅极氧化层和第一栅电极，所述第二栅极包括第二栅极氧化层和第二栅电极，所述第一栅极氧化层设于所述P阱区的表面，所述第一栅电极设于所述第一栅极氧化层的表面，所述第二栅极氧化层设于所述N型漂移区的表面，所述第二栅电极设于所述第二栅极氧化层的表面；其中，所述第二栅极氧化层的厚度大于所述第一栅极氧化层的厚度。
3.根据权利要求1所述的LDMOS晶体管结构，其特征在于，所述P阱区的表面还设有源极，所述源极位于第一栅极远离第二栅极的一侧，所述源极包括源极N+区、源极P+区和源电极，所述源极N+区、源极P+区位于P阱区表面，所述源电极位于所述源极N+区和所述源极P+区表面，所述漏极包括漏极N+区和漏电极，所述漏极N+区位于N型漂移区表面，所述漏电极位于所述漏极N+区表面。
4.根据权利要求1所述的LDMOS晶体管结构，其特征在于，所述衬底层还包括N埋层；或者，所述衬底层和P阱区、N型漂移区之间还设有二氧化硅层。
5.根据权利要求1所述的LDMOS晶体管结构，其特征在于，至少两个第二栅极为非等间距间隔排列。
6.一种LDMOS晶体管制造方法，其特征在于，包括以下步骤：
提供衬底层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层；
对所述N型外延层进行离子注入形成P阱区和N型漂移区；
在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极，其中，间隔排列的至少两个第二栅极使得当后续形成的器件本体处于关断状态时，向至少两个第二栅极施加电压能够增加所述P阱区和所述N型漂移区交界区域的击穿电压，当后续形成的器件本体处于开启状态时，向至少两个所述第二栅极施加电压能够降低所述器件本体的导通电阻；
对所述P阱区进行离子注入形成源极N+区和源极P+区，对所述N型漂移区进行离子注入形成漏极N+区，在所述源极N+区和源极P+表面形成源电极，在所述漏极N+区表面形成漏电极，其中，间隔排列的至少两个第二栅极位于所述第一栅极和所述漏电极之间；
最后进行后端工艺处理后完成工艺制造，得到器件本体。
7.根据权利要求6所述的LDMOS晶体管制造方法，其特征在于，对所述N型外延层进行离子注入形成P阱区和N型漂移区；在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极；对所述P阱区进行离子注入形成源极N+区和源极P+区并对所述N型漂移区进行离子注入形成漏极N+区，在所述源极N+区和源极P+表面形成源电极并在所述漏极N+区表面形成漏电极的步骤具体包括：
对所述N型外延层进行光刻、离子注入和扩散处理形成P阱区，所述N型外延层中除所述P阱区的区域则为N型漂移区；通过热氧化、沉积、光刻和刻蚀处理在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极；通过光刻、离子注入在所述P阱区内部形成源极N+区和源极P+区并在所述N型漂移区内部形成漏极N+区，再在所述源极N+区和源极P+表面沉积金属电极形成源电极并在所述漏极N+区表面沉积金属电极形成漏电极。
8.根据权利要求6所述的LDMOS晶体管制造方法，其特征在于，在所述P阱区表面形成第一栅极并在所述N型漂移区表面形成间隔排列的至少两个第二栅极的步骤具体包括：
在所述P阱区表面形成一层第一氧化层和一层间隔排列的至少两个第二氧化层，将所述第一氧化层刻蚀去除，再在所述P阱区表面形成一层第一氧化层作为第一栅极氧化层，并在所述第二氧化层表面再形成一层第二氧化层得到包含两层第二氧化层表面的第二栅极氧化层；其中，所述第二栅极氧化层的厚度大于所述第一栅极氧化层的厚度；
在所述第一栅极氧化层表面形成第一栅电极并在每个第二栅极氧化层表面形成第二栅电极，得到包含所述第一栅极氧化层和所述第一栅电极的第一栅极和包含第二栅极氧化层和第二栅电极的间隔排列的至少两个第二栅极。
9.根据权利要求6所述的LDMOS晶体管制造方法，其特征在于，提供衬底层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层的步骤具体包括：提供衬底层，在所述衬底层中进行离子注入形成N埋层，在所述衬底层的表面外延N型掺杂硅，形成N型外延层；或者，提供衬底层，在所述衬底层表面沉积二氧化硅层，在所述二氧化硅层的表面外延N型掺杂硅，形成N型外延层。
10.根据权利要求6所述的LDMOS晶体管制造方法，其特征在于，当所述第二栅极有i个时，按照从左到右排列第1个第二栅极至第i个第二栅极，所述第一栅极和第1个第二栅极之间的间隔距离为△1，…，第i-1个第二栅极和第i个第二栅极之间的间隔距离为△i，第i个第二栅极和所述漏极之间的间隔距离为△i+1，其中，△1、…、△i、△i+1的距离值从左到右依次增大，使得当所述器件本体处于关断状态向多个第二栅极施加电压时所述P阱区和所述N型漂移区的交界区域不被击穿。
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