CN115332338A - 一种调节动态特性的超结vdmos器件及制备方法 - Google Patents

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Abstract

本发明提供一种调节动态特性的超结VDMOS器件及制备方法，在超结VDMOS器件中形成位于第一导电类型柱顶部的沟槽，且结合该沟槽，形成位于沟槽内的第一栅极结构，而后形成位于第一导电类型源区、第二导电类型体区及第一栅极结构上的第二栅极结构，从而使得位于第一导电类型柱内的第一栅极结构可悬浮设置、或与第二栅极结构电连接或与第一导电类型源区电连接，可实现对Cgd、Cgs的调节；通过调节第一栅极导电层四周的栅极介电层的厚度，可调节Ciss、Crss的大小和比例，从而调节超结VDMOS器件的动态特性，在保持高开关速度和低开关功耗的情况下，减小开关电流振荡，缓解EMI噪声。

Description

一种调节动态特性的超结VDMOS器件及制备方法
技术领域
本发明属于半导体器件制造领域，涉及一种调节动态特性的超结VDMOS器件及制备方法。
背景技术
在半导体功率器件领域，VDMOSFET(Vertical Double Diffused Metal OxideSemiconductor Field Effect Transistor，垂直双扩散金属氧化物场效应晶体管)因其工作频率高、热稳定性好及驱动电路简单等优点而被广泛应用。其中，源漏击穿电压(BVdss)与导通电阻(Rdson)是功率器件中两个重要的性能参数，对于这两个性能参数，普遍的设计要求是功率器件不仅要具有高的BVdss，而且也要具有低的Rdson以降低功耗。
在传统VDMOS器件的漂移区引入超结结构(Super Junction)，以采用由一系列P型和N型半导体薄层交替排列组成的掺杂区代替传统的VDMOS器件中单一轻掺杂的漂移区，以形成超结VDMOS器件，在截止态时，由于p型和n型层中的耗尽区电场产生相互补偿效应，使p型和n型层的掺杂浓度可以做的很高而不会引起器件击穿电压的下降；导通时，这种高浓度的掺杂可以使其导通电阻显著下降，因为这种特殊的结构，可有效优化BVdss和Rdson的折衷关系，以其导通电阻小、导通速度快和开关损耗低等优点，引起了业界的广泛关注。
在MOSFET器件中，栅极由一层薄的栅介质层实现绝缘，从而功率MOSFET在栅极-漏极、栅极-源极和漏极-源极之间具有电容，如图1所示，其中，输入电容(Ciss)是栅源寄生电容(Cgs)与栅漏寄生电容(Cgd)之和，即Ciss＝Cgs+Cgd；输出电容(Coss)是漏源寄生电容(Cds)与栅漏寄生电容(Cgd)之和，即Coss＝Cds+Cgd；反馈电容(Crss)也称为米勒电容，Crss＝Cgd。功率MOSFET是电压驱动型器件，其栅极驱动电压由0V上升至指定电压的过程可以理解为其内部寄生电容充电的过程，寄生电容越大，其所需的充电电荷Qg越多，相应的开通速度也就越慢，同时，还会带来开通损耗变大的不利影响；同理，关断时的关断速度和关断损耗亦是由寄生电容的放电过程所决定。在整个开关过程中，米勒电容Crss及其所对应的栅漏电荷(Qgd)将会起到主导作用，从而降低Cgd可有效提高开关速度、降低开关损耗。
随着半导体工艺的发展，半导体器件向着小型化、低成本发展，超结VDMOS器件通过缩小超结结构单元间距(Pitch)可使得在相同Rdson的情形下，器件芯片面积更小，成本更低，但器件芯片面积的减小，使得寄生电容减小，开关速度更快，然而由于超结VDMOS器件使用横向电场，在高压时，中间N区完全耗尽，存储电荷很小，Coss和Crss都非常小，Vds(漏源电压)开始下降非常快，当Vds降到50V或更低时，N和P区耗尽层宽度减小直到消失而逐渐恢复到原来高掺杂状态，相当于存储电荷突然增加，因此，电容也就会突然增加，尤其是在开关过程中，当漏压比较小时，超结VDMOS器件的电容产生急剧的变化(dV/dt产生突变)，容易导致器件发生振荡和EMI(Electro Magnetic Interference，电磁干扰)等问题，严重时还可能导致器件失效。因此如充电桩等一些验证周期长、不易修改的应用方案会放弃性价比高的小型化超结VDMOS器件，而选择传统的超结VDMOS器件。
因此，提供一种调节动态特性的超结VDMOS器件及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种调节动态特性的超结VDMOS器件及制备方法，用于解决现有技术中超结VDMOS器件容易因电容急剧变化而导致器件发生震荡和电磁干扰的问题。
为实现上述目的及其他相关目的，本发明提供一种调节动态特性的超结VDMOS器件，所述超结VDMOS器件包括：
第一导电类型衬底；
第一导电类型外延层，所述第一导电类型外延层位于所述第一导电类型衬底的表面；
第二导电类型柱，所述第二导电类型柱间隔分布于所述第一导电类型外延层内，以在各所述第二导电类型柱之间间隔出第一导电类型柱而形成超结结构，且所述第一导电类型柱顶部具有沟槽；
第二导电类型体区，所述第二导电类型体区位于所述第一导电类型外延层内，且位于所述第二导电类型柱上；
第一导电类型源区，所述第一导电类型源区位于所述第二导电类型体区内；
第一栅极结构，所述第一栅极结构位于所述沟槽内，所述第一栅极结构包括覆盖所述沟槽底部及侧壁的第一栅极介电层及位于所述第一栅极介电层内的第一栅极导电层；
第二栅极结构，所述第二栅极结构位于所述第一导电类型源区、所述第二导电类型体区及所述第一栅极结构上，所述第二栅极结构包括第二栅极介电层及位于所述第二栅极介电层表面的第二栅极导电层；
层间介质层，所述层间介质层包覆所述第二栅极结构；
正面金属层，所述正面金属层位于所述第一导电类型源区及所述第二导电类型体区的表面；
背面金属层，所述背面金属层位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
可选地，所述第一栅极结构中的所述第一栅极导电层的状态包括悬浮、与所述第二栅极结构电连接或与所述第一导电类型源区电连接。
可选地，所述沟槽的截面形貌包括矩形、梯形、三角形或圆弧形。
可选地，还包括位于所述第二导电类型体区内，且和所述第一导电类型源区相邻设置的第二导电类型接触区；和/或还包括第一导电类型缓冲层，所述第一导电类型缓冲层位于所述第一导电类型衬底和所述第一导电类型外延层之间，所述第一导电类型缓冲层的掺杂浓度介于所述第一导电类型衬底和所述第一导电类型外延层的掺杂浓度之间。
可选地，所述第一导电类型为n型，所述第二导电类型为p型；或所述第一导电类型为p型，所述第二导电类型为n型。
本发明还提供一种调节动态特性的超结VDMOS器件的制备方法，包括以下步骤：
提供第一导电类型衬底；
于所述第一导电类型衬底表面形成第一导电类型外延层；
于所述第一导电类型外延层内形成间隔分布的第二导电类型柱，且在各所述第二导电类型柱之间间隔出第一导电类型柱而形成超结结构；
进行离子注入，于所述第一导电类型外延层内形成位于所述第二导电类型柱上的第二导电类型体区；
于所述第一导电类型柱的顶部形成沟槽；
形成第一栅极结构，所述第一栅极结构位于所述沟槽内，所述第一栅极结构包括覆盖所述沟槽底部及侧壁的第一栅极介电层及位于所述第一栅极介电层内的第一栅极导电层；
形成第二栅极结构，所述第二栅极结构位于所述第二导电类型体区及所述第一栅极结构上，所述第二栅极结构包括第二栅极介电层及位于所述第二栅极介电层表面的第二栅极导电层；
形成层间介质层，所述层间介质层包覆所述第二栅极结构；
进行离子注入，于所述第二导电类型体区内形成第一导电类型源区，所述第一导电类型源区延伸至所述第二栅极结构的下表面；
形成正面金属层和背面金属层，所述正面金属层位于所述第一导电类型源区及所述第二导电类型体区的表面，所述背面金属层位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
可选地，形成的所述第一栅极结构中的所述第一栅极导电层的状态包括悬浮、与所述第二栅极结构电连接或与所述第一导电类型源区电连接。
可选地，形成的所述沟槽的截面形貌包括矩形、梯形、三角形或圆弧形。
可选地，还包括在所述第二导电类型体区内形成与所述第一导电类型源区相邻设置的第二导电类型接触区的步骤；和/或还包括在所述第一导电类型衬底和所述第一导电类型外延层之间形成第一导电类型缓冲层的步骤，所述第一导电类型缓冲层的掺杂浓度介于所述第一导电类型衬底和所述第一导电类型外延层的掺杂浓度之间。
可选地，所述第一导电类型为n型，所述第二导电类型为p型；或所述第一导电类型为p型，所述第二导电类型为n型。
如上所述，本发明的调节动态特性的超结VDMOS器件及制备方法，在超结VDMOS器件中形成位于第一导电类型柱顶部的沟槽，且结合该沟槽，形成位于沟槽内的第一栅极结构，而后形成位于第一导电类型源区、第二导电类型体区及第一栅极结构上的第二栅极结构，从而使得位于第一导电类型柱内的第一栅极结构可悬浮设置、或与第二栅极结构电连接或与第一导电类型源区电连接，可实现对Cgd、Cgs的调节；通过调节第一栅极导电层四周的栅极介电层的厚度，可调节Ciss、Crss的大小和比例，从而调节超结VDMOS器件的动态特性，在保持高开关速度和低开关功耗的情况下，减小开关电流振荡，缓解EMI噪声。
附图说明
图1显示为现有技术中MOSFET器件的电容示意图。
图2显示为本发明实施例中调节动态特性的超结VDMOS器件的制备工艺流程图。
图3～图8显示为本发明实施例中超结VDMOS器件的制备方法中各步骤所呈现的结构示意图。
图9显示为本发明实施例中的超结VDMOS器件与现有的超结VDMOS器件的电容仿真对比图。
图10显示为本发明实施例中的超结VDMOS器件与现有的超结VDMOS器件的BVdss仿真对比图。
元件标号说明
110 第一导电类型衬底
120 第一导电类型外延层
130 第二导电类型柱
140 第一导电类型柱
141 沟槽
150 第二导电类型体区
161 第一栅极结构
1611 第一栅极介电层
1612 第一栅极导电层
162 第二栅极结构
1621 第二栅极介电层
1622 第二栅极导电层
170 层间介质层
180 第一导电类型源区
190 第二导电类型接触区
210 正面金属层
220 背面金属层
S1～S10 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。其中，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
此处可能使用诸如“介于……之间”，该表达表示包括两端点值，以及可能使用诸如“多个”，该表达表示两个或两个以上，除非另有明确具体的限定。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图8所示，本实施例提供一种超结VDMOS器件，所述超结VDMOS器件包括：
第一导电类型衬底110；
第一导电类型外延层120，所述第一导电类型外延层120位于所述第一导电类型衬底110的表面；
第二导电类型柱130，所述第二导电类型柱130间隔分布于所述第一导电类型外延层120内，以在各所述第二导电类型柱130之间间隔出第一导电类型柱140而由所述第一导电类型柱140和所述第二导电类型柱130交替排列形成超结结构，且所述第一导电类型柱140顶部具有沟槽141；
第二导电类型体区150，所述第二导电类型体区150位于所述第一导电类型外延层120内，且位于所述第二导电类型柱130上；
第一导电类型源区180，所述第一导电类型源区180位于所述第二导电类型体区150内；
第一栅极结构161，所述第一栅极结构161位于所述沟槽141内，所述第一栅极结构161包括覆盖所述沟槽141底部及侧壁的第一栅极介电层1611及位于所述第一栅极介电层1611内的第一栅极导电层1612；
第二栅极结构162，所述第二栅极结构162位于所述第一导电类型源区180、所述第二导电类型体区150及所述第一栅极结构161上，所述第二栅极结构162包括第二栅极介电层1621及位于所述第二栅极介电层1621表面的第二栅极导电层1622；
层间介质层170，所述层间介质层170包覆所述第二栅极结构162；
正面金属层210，所述正面金属层210位于所述第一导电类型源区180及所述第二导电类型体区150的表面；
背面金属层220，所述背面金属层220位于所述第一导电类型衬底110远离所述第一导电类型外延层120的表面。
本实施例在所述超结VDMOS器件中形成位于所述第一导电类型柱140顶部的所述沟槽141，且结合所述沟槽141，形成位于所述沟槽141内的所述第一栅极结构161，而后形成位于所述第一导电类型源区180、所述第二导电类型体区150及所述第一栅极结构161上的所述第二栅极结构162，从而使得位于所述第一导电类型柱140内的所述第一栅极结构161可悬浮设置、或与所述第二栅极结构162电连接或与所述第一导电类型源区180电连接，可实现对Cgd、Cgs的调节；通过调节所述第一栅极导电层1612四周的所述栅极介电层1611的厚度，可调节Ciss、Crss的大小和比例，从而调节所述超结VDMOS器件的动态特性，在保持高开关速度和低开关功耗的情况下，减小开关电流振荡，缓解EMI噪声。
需要说明的是，本实施例中的所述第一导电类型外延层120被多个所述第二导电类型柱130分隔成了多个第一导电类型柱140，所述第一导电类型柱140和所述第二导电类型柱130交替排列构成超结结构，因而所述第一导电类型柱140实质是所述第一导电类型外延层120的一部分。
作为示例，所述第一导电类型为n型，所述第二导电类型为p型，或所述第一导电类型为p型，所述第二导电类型为n型。
具体的，通过在如锗、硅类的半导体衬底中掺杂诸如氮、磷、砷之类的五族元素可形成n型导电类型(多子为电子)，而当掺入诸如硼、铝之类的三族元素时可形成p型导电类型(多子为空穴)。本实施例中所述第一导电类型优选为n型，对应的所述第二导电类型为p型，但并非局限于此，根据需要所述第一导电类型也可为p型，对应的所述第二导电类型为n型。
作为示例，所述沟槽141的截面形貌可包括矩形、梯形、三角形或圆弧形。
具体的，参阅图4，本实施例中示意了截面形貌为矩形的所述沟槽141，但所述沟槽141的形貌并非局限于此，如还可包括梯形、三角形或圆弧形等，此处不作过分限制。
作为示例，所述第一栅极结构161中的所述第一栅极导电层1612的状态包括悬浮、与所述第二栅极结构162电连接或与所述第一导电类型源区180电连接。
具体的，图8中示意了所述第一栅极结构161中的所述第一栅极导电层1612的状态为悬浮的情形，根据需要也可制备金属连接件，以将所述第一栅极导电层1612与所述第二栅极结构162电连接或与所述第一导电类型源区180电连接。其中，呈悬浮状态的所述第一栅极结构161可有效屏蔽减小Cgd电容，而对Cgs电容没有明显影响；将所述第一栅极导电层1612与所述第二栅极结构162电连接的所述第一栅极结构161可有效增加Cgd电容，而对Cgs电容没有明显影响；将所述第一栅极导电层1612与所述第一导电类型源区180电连接的所述第一栅极结构161可有效屏蔽减小Cgd电容，同时明显增加Cgs电容；另外可通过调节所述第一栅极导电层1612四周的所述第一栅极介电层1611的厚度，可调节Ciss、Crss的大小和比例，从而调节所述超结VDMOS器件的动态特性，在保持高开关速度和低开关功耗的情况下，减小开关电流振荡，缓解EMI噪声。
作为示例，还包括位于所述第二导电类型体区150内，且和所述第一导电类型源区180相邻设置的第二导电类型接触区190。
具体的，本实施例中，所述第二导电类型接触区190具有第二导电类型，且所述第二导电类型接触区190的掺杂浓度大于所述第二导电类型体区150的掺杂浓度，所述第二导电类型接触区190与后续所述正面金属电极210相接触可改善接触特性。
作为示例，所述超结VDMOS器件还可包括第一导电类型缓冲层(未图示)，所述第一导电类型缓冲层位于所述第一导电类型衬底110和所述第一导电类型外延层120之间，所述第一导电类型缓冲层的掺杂浓度介于所述第一导电类型衬底110和所述第一导电类型外延层120的掺杂浓度之间，由此可以防止高温工艺过程中所述第一导电类型衬底110的杂质原子扩散至所述第一导电类型外延层120内，避免所述第一导电类型外延层120的掺杂浓度提高而导致器件的击穿电压降低。
作为示例，栅极导电层优选为多晶硅层，此外可以藉由掺杂的方式来改变其功函数以降低器件的临界电压；栅极介电层优选为二氧化硅；但所述栅极介电层及所述栅极导电层的种类并非局限于此。
其中，所述层间介质层170可以为但不限于氮化硅层，所述正面金属层210及所述背面金属层220可包括铝金属层、铜金属层等，关于所述超结VDMOS器件各结构层的材料的选择可根据需进行适应性变更，此处不作过分限制。
如图2所示，本发明还提供一种调节动态特性的超结VDMOS器件的制备方法，可用于制备上述超结VDMOS器件，但上述超结VDMOS器件的制备方法并非局限于此，本实施例中，上述超结VDMOS器件采用以下制备方法制备，因而上述关于所述超结VDMOS器件的描述此处不作赘述。
具体的，所述制备方法可包括以下步骤：
参阅图3，先执行步骤S1，提供第一导电类型衬底110。
具体的，本实施例中，所述第一导电类型为n型，所述第二导电类型为p型，但并非局据此，在另一实施例中，所述第一导电类型也可为p型，对应的所述第二导电类型为n型。关于所述第一导电类型衬底110的材质、厚度及掺杂浓度可根据需要进行选择，此处不作过分限制。
接着，执行步骤S2，于所述第一导电类型衬底110表面形成第一导电类型外延层120。关于所述第一导电类型外延层120的具体材质、厚度及掺杂浓度可根据需要进行选择，此处不作过分限制。
进一步的，在所述第一导电类型衬底110和所述第一导电类型外延层120之间还可包括形成第一导电类型缓冲层(未图示)的步骤，所述第一导电类型缓冲层的掺杂浓度介于所述第一导电类型衬底110和所述第一导电类型外延层120的掺杂浓度之间，由此可以防止高温工艺过程中所述第一导电类型衬底110的杂质原子扩散至所述第一导电类型外延层120内，避免所述第一导电类型外延层120的掺杂浓度提高而导致器件的击穿电压降低。
接着，执行步骤S3，于所述第一导电类型外延层120内形成间隔分布的第二导电类型柱130，且在各所述第二导电类型柱130之间间隔出第一导电类型柱140而形成超结结构。
具体的，形成所述第一导电类型外延层120及所述第二导电类型柱130的工艺步骤可参阅现有的超结VDMOS器件的制备工艺，此处不作过分限制。
接着，参阅图4，执行步骤S4，进行离子注入，于所述第一导电类型外延层120内形成位于所述第二导电类型柱130上的第二导电类型体区150。
接着，参阅图5，执行步骤S5，于所述第一导电类型柱140的顶部形成沟槽141。
具体的，可通过涂布、曝光、显影的方式，于所述第一导电类型柱140的顶部形成距离所述第二导电类型柱130的侧边具有一定距离的所述沟槽141，以便于通过所述沟槽141为后续所述第一栅极结构161的制备提供空间。其中，所述沟槽141的形貌可根据需要进行选择，如可包括矩形、梯形、三角形或圆弧形等。
接着，参阅图6，执行步骤S6，形成第一栅极结构161，所述第一栅极结构161位于所述沟槽141内，所述第一栅极结构161包括覆盖所述沟槽141底部及侧壁的第一栅极介电层1611及位于所述第一栅极介电层1611内的第一栅极导电层1612。
接着，执行步骤S7，形成第二栅极结构162，所述第二栅极结构162位于所述所述第二导电类型体区150及所述第一栅极结构161上，所述第二栅极结构162包括第二栅极介电层1621及位于所述第二栅极介电层1621表面的第二栅极导电层1622。
具体的，可采用热氧生长工艺，在所述沟槽141的表面上生长出一层氧化层以作为所述第一栅极介电层1611，接着，可在所述沟槽141中沉积如多晶硅，以制备所述第一栅极导电层1612，但所述第一栅极介电层1611及所述第一栅极导电层1612的材质及制备并非局限于此。而后形成所述第二栅极介电层1621及位于所述第二栅极介电层1621上的第二栅极导电层1622，其中，形成的所述第一栅极导电层1612与所述第二栅极导电层1622结合栅极介电层进行隔离，所述第一栅极介电层1611与所述第二栅极介电层1621可采用相同材质，也可根据需要采用不同材质，所述第一栅极导电层1612与所述第二栅极导电层1622可采用相同材质，也可采用不同材质。
接着，执行步骤S8，形成层间介质层170，所述层间介质层170包覆所述第二栅极结构162。关于所述层间介质层170的材质可采用如氮化硅层等，具体材质此处不作过分限制。
接着，参阅图7，执行步骤S9，于所述第二导电类型体区150内形成第一导电类型源区180，所述第一导电类型源区180延伸至所述第二栅极结构162的下表面。
进一步的，还可包括在所述第二导电类型体区150内形成与所述第一导电类型源区180相邻设置的第二导电类型接触区190的步骤，且所述第二导电类型接触区190的掺杂浓度大于所述第二导电类型体区150的掺杂浓度，从而所述第二导电类型接触区190可在与后续所述正面金属电极210相接触时改善接触特性。
接着，参阅图8，执行步骤S10，形成正面金属层210和背面金属层220，所述正面金属层210位于所述第一导电类型源区180及所述第二导电类型体区150的表面，本实施例中，所述正面金属层210位于所述第一导电类型源区180及所述第二导电类型接触区190的表面，所述背面金属层220位于所述第一导电类型衬底110远离所述第一导电类型外延层120的表面。
参阅图9示意了本实施例中第一栅极结构与第一导电类型源区电连接的超结VDMOS器件与现有的超结VDMOS器件的电容仿真对比图，其中，A曲线代表了现有的超结VDMOS器件，B曲线代表了本实施例中将第一栅极结构与第一导电类型源区电连接的超结VDMOS器件，图10则示意了本实施例中的超结VDMOS器件与现有的超结VDMOS器件的BVdss仿真对比图。由图9及图10可知，Cgs、Cgd、Csd仿真对比：本实施例中的超结VDMOS器件的Cgd明显减小，同时Cgs增加，Csd保持不变；BVdss仿真对比：基本保持不变。同理，所述第一栅极结构161中的所述第一栅极导电层1612的状态为悬浮或与所述第二栅极结构162电连接时，可实现对Cgd、Cgs不同的调节效果。
综上所述，本发明的调节动态特性的超结VDMOS器件及制备方法，在超结VDMOS器件中形成位于第一导电类型柱顶部的沟槽，且结合该沟槽，形成位于沟槽内的第一栅极结构，而后形成位于第一导电类型源区、第二导电类型体区及第一导电类型柱上的第二栅极结构，从而使得位于第一导电类型柱内的第一栅极结构可悬浮设置、或与第二栅极结构电连接或与第一导电类型源区电连接，可实现对Cgd、Cgs的调节；通过调节第一栅极导电层四周的栅极介电层的厚度，可调节Ciss、Crss的大小和比例，从而调节超结VDMOS器件的动态特性，在保持高开关速度和低开关功耗的情况下，减小开关电流振荡，缓解EMI噪声。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种调节动态特性的超结VDMOS器件，其特征在于，所述超结VDMOS器件包括：
第一导电类型衬底；
第一导电类型外延层，所述第一导电类型外延层位于所述第一导电类型衬底的表面；
第二导电类型柱，所述第二导电类型柱间隔分布于所述第一导电类型外延层内，以在各所述第二导电类型柱之间间隔出第一导电类型柱而形成超结结构，且所述第一导电类型柱顶部具有沟槽；
第二导电类型体区，所述第二导电类型体区位于所述第一导电类型外延层内，且位于所述第二导电类型柱上；
第一导电类型源区，所述第一导电类型源区位于所述第二导电类型体区内；
第一栅极结构，所述第一栅极结构位于所述沟槽内，所述第一栅极结构包括覆盖所述沟槽底部及侧壁的第一栅极介电层及位于所述第一栅极介电层内的第一栅极导电层；
第二栅极结构，所述第二栅极结构位于所述第一导电类型源区、所述第二导电类型体区及所述第一栅极结构上，所述第二栅极结构包括第二栅极介电层及位于所述第二栅极介电层表面的第二栅极导电层；
层间介质层，所述层间介质层包覆所述第二栅极结构；
正面金属层，所述正面金属层位于所述第一导电类型源区及所述第二导电类型体区的表面；
背面金属层，所述背面金属层位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
2.根据权利要求1所述的超结VDMOS器件，其特征在于：所述第一栅极结构中的所述第一栅极导电层的状态包括悬浮、与所述第二栅极结构电连接或与所述第一导电类型源区电连接。
3.根据权利要求1所述的超结VDMOS器件，其特征在于：所述沟槽的截面形貌包括矩形、梯形、三角形或圆弧形。
4.根据权利要求1所述的超结VDMOS器件，其特征在于：还包括位于所述第二导电类型体区内，且和所述第一导电类型源区相邻设置的第二导电类型接触区；和/或还包括第一导电类型缓冲层，所述第一导电类型缓冲层位于所述第一导电类型衬底和所述第一导电类型外延层之间，所述第一导电类型缓冲层的掺杂浓度介于所述第一导电类型衬底和所述第一导电类型外延层的掺杂浓度之间。
5.根据权利要求1所述的超结VDMOS器件，其特征在于：所述第一导电类型为n型，所述第二导电类型为p型；或所述第一导电类型为p型，所述第二导电类型为n型。
6.一种调节动态特性的超结VDMOS器件的制备方法，其特征在于，包括以下步骤：
提供第一导电类型衬底；
于所述第一导电类型衬底表面形成第一导电类型外延层；
于所述第一导电类型外延层内形成间隔分布的第二导电类型柱，且在各所述第二导电类型柱之间间隔出第一导电类型柱而形成超结结构；
进行离子注入，于所述第一导电类型外延层内形成位于所述第二导电类型柱上的第二导电类型体区；
于所述第一导电类型柱的顶部形成沟槽；
形成第一栅极结构，所述第一栅极结构位于所述沟槽内，所述第一栅极结构包括覆盖所述沟槽底部及侧壁的第一栅极介电层及位于所述第一栅极介电层内的第一栅极导电层；形成第二栅极结构，所述第二栅极结构位于所述第二导电类型体区及所述第一栅极结构上，所述第二栅极结构包括第二栅极介电层及位于所述第二栅极介电层表面的第二栅极导电层；
形成层间介质层，所述层间介质层包覆所述第二栅极结构；
进行离子注入，于所述第二导电类型体区内形成第一导电类型源区，所述第一导电类型源区延伸至所述第二栅极结构的下表面；
形成正面金属层和背面金属层，所述正面金属层位于所述第一导电类型源区及所述第二导电类型体区的表面，所述背面金属层位于所述第一导电类型衬底远离所述第一导电类型外延层的表面。
7.根据权利要求6所述的超结VDMOS器件的制备方法，其特征在于：形成的所述第一栅极结构中的所述第一栅极导电层的状态包括悬浮、与所述第二栅极结构电连接或与所述第一导电类型源区电连接。
8.根据权利要求6所述的超结VDMOS器件的制备方法，其特征在于：形成的所述沟槽的截面形貌包括矩形、梯形、三角形或圆弧形。
9.根据权利要求6所述的超结VDMOS器件的制备方法，其特征在于：还包括在所述第二导电类型体区内形成与所述第一导电类型源区相邻设置的第二导电类型接触区的步骤；和/或还包括在所述第一导电类型衬底和所述第一导电类型外延层之间形成第一导电类型缓冲层的步骤，所述第一导电类型缓冲层的掺杂浓度介于所述第一导电类型衬底和所述第一导电类型外延层的掺杂浓度之间。
10.根据权利要求6所述的超结VDMOS器件的制备方法，其特征在于：所述第一导电类型为n型，所述第二导电类型为p型；或所述第一导电类型为p型，所述第二导电类型为n型。
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Denomination of invention: A Superjunction VDMOS Device and Preparation Method for Adjusting Dynamic Characteristics

Effective date of registration: 20231228

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Pledgee: Wuding Road Sub branch of Bank of Shanghai Co.,Ltd.

Pledgor: Shanghai Gongcheng Semiconductor Technology Co.,Ltd.

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