CN219937052U - 一种超结器件和电子器件 - Google Patents

Abstract

本申请的实施例提出了一种超结器件和电子器件。超结器件包括衬底、外延层、栅极多晶硅和栅极金属。其中，外延层位于衬底的一侧，外延层上形成有交替排布的P柱和N柱；栅极多晶硅位于外延层远离衬底的一侧，栅极多晶硅包括第一栅和第二栅，第一栅和第二栅间隔设置；栅极金属位于栅极多晶硅远离衬底的一侧，第一栅与栅极金属通过过孔连接，且第二栅与栅极金属隔断。在本实施例中，栅极多晶硅包括第一栅和第二栅，其中，第一栅通过过孔与栅极金属连接，而第二栅与栅极金属隔断，这样，能够大幅度降低超结器件的栅漏电容和栅源电容，使得超结器件开关速度加快的同时，超结器件的导通电阻不变，以此能够降低超结器件的开关损耗。

Description

一种超结器件和电子器件

技术领域

本申请涉及半导体技术领域，尤其涉及一种超结器件和电子器件。

背景技术

超结半导体器件在传统功率器件的漂移区插入纵向延伸的P型掺杂柱，在关断状态，P型掺杂柱和相邻的N型掺杂柱形成的PN结互相耗尽，形成3D-RESURF（降表面电场）效应，在满足器件耐压的同时可以获得较小的导通电阻Ron。相对于传统MOSFET（金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field Effect Transistor），超结MOSFET在N-漂移区中引入了交替排列的N型柱、P型柱，如此，在正向导通阶段，P型柱与N型柱之间能够形成横向电场，即所谓电荷平衡，但是超结MOSFET本质上仍为MOSFET，其内部依然存在寄生体二极管（简称体二极管），超结MOSFET的源极为体二极管的阳极，漏极为体二极管的阴极。

在相关技术中，超结器件在导通时的栅漏电容（Cgd，Capacitance of gate-drain）和栅源电容（Cgs，Capacitance of gate-source）较大，超结器件的开关速度较慢且开关损耗较高。

实用新型内容

本申请提供了一种超结器件和电子器件，以提高超结器件的开关速度，降低开关损耗，以此改善超结器件的开关特性。

为解决上述技术问题，本申请采用如下技术方案：

本申请第一方面的实施例提出了一种超结器件。超结器件包括衬底、外延层、栅极多晶硅和栅极金属。其中，外延层位于衬底的一侧，外延层上形成有交替排布的P柱和N柱；栅极多晶硅位于外延层远离衬底的一侧，栅极多晶硅包括第一栅和第二栅，第一栅和第二栅间隔设置；栅极金属位于栅极多晶硅远离衬底的一侧，第一栅与栅极金属通过过孔连接，且第二栅与栅极金属隔断。

在本实施例中，超结器件包括衬底和外延层，衬底可以为硅基衬底。其中，在外延层中引入了交替排列的N型柱、P型柱，如此，在正向导通阶段，P型柱与N型柱之间能够形成横向电场，形成电荷平衡。超结器件还包括栅极多晶硅，本实施例中的栅极多晶硅包括第一栅和第二栅，其中，第一栅通过过孔与栅极金属连接，而第二栅与栅极金属隔断。由于栅漏电容（Cgd）与耗尽层的面积正相关，当一部分栅极多晶硅，例如本实施例中的第二栅与栅极金属隔断时，第二栅则不起作用，这样，能够大幅度降低超结器件的栅漏电容和栅源电容，使得超结器件开关速度加快的同时，超结器件的导通电阻不变，以此能够降低超结器件的开关损耗。本实施例中的超结器件，能够在降低栅电荷（Qg）的同时降低密勒电容，这样使得超结器件开关速度加快的同时，超结器件的导通电阻不变，而且还能够降低开关损耗，以此来改善超结器件的开关特性。

根据本申请实施例中的超结器件，其还可以具备以下技术特征：

在本申请的一些实施例中，所述超结器件包括终端区和元胞区，所述第一栅延伸至所述终端区，且在所述终端区，所述第一栅通过过孔与所述栅极金属连接。

在本申请的一些实施例中，所述第一栅的宽度大于与所述第一栅相邻的导电沟道的宽度，且所述第一栅的宽度小于或等于2.1um。

在本申请的一些实施例中，所述第二栅的宽度大于与所述第二栅相邻的导电沟道的宽度，且所述第二栅的宽度小于或等于2.1um。

在本申请的一些实施例中，所述第一栅的宽度与所述第二栅的宽度相同。

在本申请的一些实施例中，所述超结器件还包括N+区，所述N+区位于所述P柱内且靠近所述栅极多晶硅。

在本申请的一些实施例中，所述N+区通过过孔与源极连接。

在本申请的一些实施例中，所述超结器件还包括栅极氧化层，所述栅极氧化层设置在所述栅极多晶硅与所述外延层之间。

在本申请的一些实施例中，所述超结器件还包括隔离层，所述隔离层设置在所述栅极金属与所述栅极多晶硅之间。

本申请第二方面的实施例提出了一种电子器件，包括第一方面任一实施例中的超结器件。

根据本申请实施例中的电子器件，由于其具有第一方面任一实施例中的超结器件，因此其也具备第一方面任一实施例的有益效果，此处不再赘述。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。

图1为相关技术中的超结器件的结构示意图；

图2为本申请实施例中的超结器件的结构示意图；

图3为本申请实施例中的超结器件中原胞区一个原胞的结构示意图；

图4为本申请实施例中的超结器件的结构版图；

图5为相关技术中的超结器件与本实施例中的超结器件的Ciss、Coss和Crss的对比图；

图6为相关技术中的超结器件与本实施例中的超结器件的Qg的对比图。

附图标记如下：

10栅极多晶硅；20P柱；30N柱；

100衬底；200外延层；301与第一栅相邻的导电沟道；302与第二栅相邻的导电沟道；310N柱；320P柱；321N+区；

400栅极多晶硅；410第一栅；420第二栅；500栅极氧化层；

600隔离层；700栅极金属；800过孔；

910元胞区；920终端区；

L1相关技术的超结器件的Ciss的曲线图；

L2相关技术的超结器件的Coss的曲线图；

L3相关技术的超结器件的Crss的曲线图；

L4相关技术的超结器件的Qg的曲线图；

X1本申请的超结器件的Ciss曲线图；

X2本申请的超结器件的Coss的曲线图；

X3本申请的超结器件的Crss的曲线图；

X4本申请的超结器件的Qg的曲线图。

具体实施方式

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的实施例。

为了便于描述，可以在文中使用空间相对关系术语来描述如图中示出的一个元件或者特征相对于另一元件或者特征的关系，这些相对关系术语例如为“内部”、“外部”、“内侧”、“外侧”、“下面”、“下方”、“上面”、“上方”等。这种空间相对关系术语意于包括除图中描绘的方位之外的在使用或者操作中装置的不同方位。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。

如图1所示，图1为相关技术中超结半导体器件（以下简称超结器件）的结构示意图。超结器件在传统功率器件的漂移区插入纵向延伸的P型掺杂柱，在关断状态，P型掺杂柱和相邻的N型掺杂柱形成的PN结互相耗尽，形成3D-RESURF（降表面电场）效应，在满足器件耐压的同时可以获得较小的导通电阻Ron。相对于传统MOSFET（金属氧化物半导体场效应晶体管，Metal Oxide Semiconductor Field Effect Transistor），超结MOSFET在N-漂移区中引入了交替排列的N型柱30、P型柱20，如此，在正向导通阶段，P型柱20与N型柱30之间能够形成横向电场，即所谓电荷平衡，但是超结MOSFET本质上仍为MOSFET，其内部依然存在寄生体二极管（简称体二极管），超结MOSFET的源极为体二极管的阳极，漏极为体二极管的阴极。

超结器件通常包括电流流动区（cell 区）和终端区，电流流动区也称为器件单元区，也称原胞区；在电流流动区中形成有多个并联的器件单元即原胞；终端区则环绕在电流流动区的周侧。在器件单元区和终端区中都形成有超结结构，超结结构是由交替排列的P型柱20和N型柱30组成的结构。在相关技术中，超结器件的栅极多晶硅10为一个整体，栅极多晶硅设置P型柱20和N型柱30远离衬底的一侧，超结器件在导通时的栅漏电容（Cgd，Capacitance of gate-drain）和栅源电容（Cgs，Capacitance of gate-source）较大，超结器件的开关损耗较大。在相关技术中，栅漏电容（Cgd，Capacitance of gate-drain）和栅源电容（Cgs，Capacitanceof gate-source）也称为密勒电容，适当增加密勒电容可以降低关断速度，减小过冲电压，但是一味地增加密勒电容（Cgd）也会引起Qg（栅电荷）的增大，导致开关损耗变大，而且还可能影响器件耐压水平，因此如何降低栅电荷（Qg）的同时降低密勒电容是目前需要考虑的问题。

鉴于此，如图2至图4所示，本申请第一方面的实施例提出了一种超结器件。超结器件包括衬底100、外延层200、栅极多晶硅400和栅极金属700。其中，外延层200位于衬底100的一侧，外延层200上形成有交替排布的P柱320和N柱310；栅极多晶硅400位于外延层200远离衬底100的一侧，栅极多晶硅400包括第一栅410和第二栅420，第一栅410和第二栅420间隔设置；栅极金属700位于栅极多晶硅400远离衬底100的一侧，第一栅410与栅极金属700通过过孔连接，且第二栅420与栅极金属700隔断。

在本实施例中，超结器件包括衬底100和外延层200，衬底100可以为硅基衬底100。其中，在外延层200中引入了交替排列的N柱310、P柱320，如此，在正向导通阶段，P柱320与N柱310之间能够形成横向电场，形成电荷平衡。超结器件还包括栅极多晶硅400，本实施例中的栅极多晶硅400包括第一栅410和第二栅420，其中，第一栅410通过过孔与栅极金属700连接，而第二栅420与栅极金属700隔断。由于栅漏电容（Cgd）与耗尽层的面积正相关，当一部分栅极多晶硅400，例如本实施例中的第二栅420与栅极金属700隔断时，第二栅420则不起作用，这样，能够大幅度降低超结器件的栅漏电容和栅源电容，使得超结器件开关速度加快的同时，超结器件的导通电阻不变，以此能够降低超结器件的开关损耗。

请参照图5和图6，其中，图5为相关技术中的超结器件与本实施例中的超结器件的Ciss、Coss和Crss的对比图，其中，L1相关技术的超结器件的Ciss的曲线图，X1本申请的超结器件的Ciss曲线图，Ciss为超结器件的输入电容。X2本申请的超结器件的Coss的曲线图，L2相关技术的超结器件的Coss的曲线图，Coss为超结器件的输出电容。X3本申请的超结器件的Crss的曲线图，L3相关技术的超结器件的Crss的曲线图，Crss为超结器件的反向传输电容。通常，Ciss、Coss和Crss可以分别等价于：

Ciss=Cgs+Cgd；

Coss=Cds+Cgd；

Crss=Cgd；

在上述公式中，Cgs为器件的栅源电容，Cgd为器件的栅漏电容，也称密勒电容/米勒电容，Cds为器件的源漏电容。

在本实施例中，超结器件的第二栅420与栅极金属700隔断，也就是一部分栅极多晶硅400不起作用，这样，能够降低栅源电容（Cgs）和栅漏电容（Cgd）。从图5中可以看出相较于相关技术中的超结器件，本实施例中的超结器件的Crss降低60%以上，Ciss也降低50%以上。

请继续参照图6，图6为相关技术中的超结器件与本实施例中的超结器件的Qg的对比图。其中，L4相关技术的超结器件的Qg的曲线图，X4本申请的超结器件的Qg的曲线图。从图6中可以看出，相较于相关技术中的超结器件，本实施例中超结器件的栅电荷Qg可以降低60%以上。

综上，本实施例中的超结器件，能够在降低栅电荷（Qg）的同时降低密勒电容，这样使得超结器件开关速度加快的同时，超结器件的导通电阻不变，而且还能够降低开关损耗，以此来改善超结器件的开关特性。

在本申请的一些实施例中，超结器件包括终端区920和元胞区910，第一栅410延伸至终端区920，且在终端区920，第一栅410通过过孔（图中未示出）与栅极金属700连接。请参照图4，在本实施例中，超结器件包括终端区920和元胞区910，其中，元胞区910也称为原胞区、电流流动区或者器件单元区，在元胞区910中形成有多个并联的器件单元即原胞；终端区920则环绕在元胞区910的周侧，原胞区能够为超结器件在导通时的电流流通提供通道，而终端区920是利用在耗尽层中引入电荷来改变电场分布，降低内部的峰值电场来提高器件耐压。在元胞区910和终端区920中都形成有超结结构，超结结构是由交替排列的P柱320和N柱310组成的结构。本实施例中的第一栅410延伸至终端区920，而且，在终端区920，第一栅410与栅极金属700连接。通过使得第一栅410与栅极金属700连接，以在耗尽层中引入电荷来改变电场分布，降低内部的峰值电场来提高器件耐压。

在本申请的一些实施例中，第一栅410的宽度大于与第一栅410相邻的导电沟道301的宽度，且第一栅410的宽度小于或等于2.1um。在本实施例中，第一栅410的宽度大于与第一栅410相邻的导电沟道301的宽度。此外，由于工艺进步，超结器件的元胞尺寸不断减小，如果第一栅410的宽度过大，则会导致超结器件的Ciss（输入电容）将很大，本申请的第一栅410的宽度小于或等于2.1um，以使得超结器件具有较好的电荷引入能力，避免增大超结器件的输入电容。

在本申请的一些实施例中，第二栅420的宽度大于与第二栅420相邻的导电沟道302的宽度，且第二栅420的宽度小于或等于2.1um。在本实施例中，第二栅420的宽度大于与第二栅420相邻的导电沟道302的宽度，在本申请的实施例中，第二栅420的宽度小于或等于2.1um。

在本申请的一些实施例中，第一栅410的宽度与第二栅420的宽度相同。在本实施例中，第一栅410的宽度和第二栅420的宽度相同，这样，在制作本申请实施例中的超结器件时，第一栅410和第二栅420可以同时进行制备，在最后的打孔连接栅极金属700时，仅将第一栅410与栅极金属700进行连接即可，如此，能够简化生产工艺。

在本申请的一些实施例中，超结器件还包括N+区321，N+区321位于P柱320内且靠近栅极多晶硅400。在本实施例中，衬底100的外延层200上形成交替排布的P柱320和N柱310，在P柱320内形成有N+区321，当超结器件导通时，N+区321形成导电通道。在制作本申请实施例中的超结器件时，在衬底100的外延层200上交替排布的P柱320和N柱310后，可以在P柱320内注入硼离子，以形成N+区321。

在本申请的一些实施例中，N+区321通过过孔与源极连接。在本实施例中，源极可以通过过孔与N+区321连接，以使得N+区321具有导电特性。在制作本申请实施例中的超结时，当形成N+区321后，并形成栅极多晶硅400已经栅极金属700后，可以在栅极金属700上开孔，以连接N+区321与源极。

在本申请的一些实施例中，超结器件还包括栅极氧化层500，栅极氧化层500设置在栅极多晶硅400与外延层200之间。在本实施例中，在外延层200远离衬底100的一侧形成栅极多晶硅400之前，可以首先在外延层200远离衬底100的一侧形成栅极氧化层500，接着形成栅极多晶硅400，以将外延层200与栅极多晶硅400隔离开。

在本申请的一些实施例中，超结器件还包括隔离层600，隔离层600设置在栅极金属700与栅极多晶硅400之间。在本实施例中，隔离层600用于隔开栅极金属700和栅极多晶硅400，在形成栅极金属700之前可以首先在栅极多晶硅400上形成隔离层600，隔离层600用于对栅极多晶硅400进行保护，以避免栅极多晶硅400裸露，接着，在隔离层600远离衬底100的一侧形成栅极金属700。

本申请第二方面的实施例提出了一种电子器件，包括第一方面任一实施例中的超结器件。

根据本申请实施例中的电子器件，由于其包括第一方面任一实施例中的超结器件，因此，其也具备第一方面任一实施例的有益效果，具体而言，根据本申请实施例中的超结器件，超结器件包括衬底100和外延层200，衬底100可以为硅基衬底100。其中，在外延层200中引入了交替排列的N柱310、P柱320，如此，在正向导通阶段，P柱320与N柱310之间能够形成横向电场，形成电荷平衡。超结器件还包括栅极多晶硅400，本实施例中的栅极多晶硅400包括第一栅410和第二栅420，其中，第一栅410通过过孔与栅极金属700连接，而第二栅420与栅极金属700隔断。由于栅漏电容（Cgd）与耗尽层的面积正相关，当一部分栅极多晶硅400，例如本实施例中的第二栅420与栅极金属700隔断时，第二栅420则不起作用，这样，能够大幅度降低超结器件的栅漏电容和栅源电容，使得超结器件开关速度加快的同时，超结器件的导通电阻不变，以此能够降低超结器件的开关损耗。

本申请是通过几个具体实施例进行说明的，本领域技术人员应当明白，在不脱离本申请范围的情况下，还可以对本申请进行各种变换和等同替代。另外，针对特定情形或具体情况，可以对本申请做各种修改，而不脱离本使用新型的范围。因此，本申请不局限于所公开的具体实施例，而应当包括落入本申请权利要求范围内的全部实施方式。

Claims (10)

1.一种超结器件，其特征在于，包括：

衬底；

外延层，位于所述衬底的一侧，所述外延层上形成有交替排布的P柱和N柱；

栅极多晶硅，位于所述外延层远离所述衬底的一侧，所述栅极多晶硅包括第一栅和第二栅，所述第一栅和所述第二栅间隔设置；

栅极金属，位于所述栅极多晶硅远离所述衬底的一侧，所述第一栅与所述栅极金属通过过孔连接，且所述第二栅与所述栅极金属隔断。

2.根据权利要求1所述的超结器件，其特征在于，所述超结器件包括终端区和元胞区，所述第一栅延伸至所述终端区，且在所述终端区，所述第一栅通过过孔与所述栅极金属连接。

3.根据权利要求1所述的超结器件，其特征在于，所述第一栅的宽度大于与所述第一栅相邻的导电沟道的宽度，且所述第一栅的宽度小于或等于2.1um。

4.根据权利要求1所述的超结器件，其特征在于，所述第二栅的宽度大于与所述第二栅相邻的导电沟道的宽度，且所述第二栅的宽度小于或等于2.1um。

5.根据权利要求1所述的超结器件，其特征在于，所述第一栅的宽度与所述第二栅的宽度相同。

6.根据权利要求1所述的超结器件，其特征在于，所述超结器件还包括N+区，所述N+区位于所述P柱内且靠近所述栅极多晶硅。

7.根据权利要求6所述的超结器件，其特征在于，所述N+区通过过孔与源极连接。

8.根据权利要求1所述的超结器件，其特征在于，所述超结器件还包括栅极氧化层，所述栅极氧化层设置在所述栅极多晶硅与所述外延层之间。

9.根据权利要求1所述的超结器件，其特征在于，所述超结器件还包括隔离层，所述隔离层设置在所述栅极金属与所述栅极多晶硅之间。

10.一种电子器件，其特征在于，包括根据权利要求1至9中任一项所述的超结器件。