JP2015095578A - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
図1は、実施の形態1に係る半導体装置であるMOSFETの上面構成を模式的に示す図である。また図2は、当該半導体装置の半導体層の最表面の構成を示す図である。つまり、当該半導体装置は、図2に示す半導体層の上に、図1に示す各要素が形成されて構成されている。
実施の形態2では、本発明をトレンチ型のMOSFETに適用する。
実施の形態3では、実施の形態1のMOSFET構造に対して、ソース抵抗制御領域15の半導体抵抗領域15aを構成する半導体膜17aをドリフト層2の表面にも形成する。
Claims (15)
- 半導体基板と、
前記半導体基板上に形成された第1導電型のドリフト層と、
前記ドリフト層の表層部に選択的に形成された第2導電型のウェル領域と、
前記ウェル領域内の表層部に少なくとも一部が形成された第1導電型のソース領域と、
前記ウェル領域に隣接する前記ドリフト層の部分であるJFET領域と、
前記ソース領域と前記JFET領域とに挟まれた前記ウェル領域の部分であるチャネル領域と、
前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域及び前記JFET領域に跨って延在するゲート電極と、
前記ソース領域に接続するソース電極と、
前記半導体基板の裏面に形成されたドレイン電極とを備え、
前記ソース領域は、
前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、
前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接するソースエクステンション領域と、
前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたソース抵抗制御領域とを含み、
前記ソース抵抗制御領域は、
前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたリセスと、
前記リセスの内壁に少なくとも一部が形成され、前記ソースコンタクト領域及びソースエクステンション領域に接続する第1導電型の半導体抵抗領域とを含む
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第1導電型のドリフト層と、
前記ドリフト層の表層部に選択的に形成された第2導電型のウェル領域と、
前記ウェル領域を貫通して、当該ウェル領域の下の前記ドリフト層に達するように形成されたトレンチと、
前記ウェル領域内の表層部に形成され、前記トレンチの側壁に達する第1導電型のソース領域と、
前記ソース領域と前記ウェル領域の下の前記ドリフト層とに挟まれつつ前記トレンチに隣接した前記ウェル領域の部分であるチャネル領域と、
前記トレンチ内にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域及び前記ウェル領域の下の前記ドリフト層に跨って延在するゲート電極と、
前記ソース領域に接続するソース電極と、
前記半導体基板の裏面に形成されたドレイン電極とを備え、
前記ソース領域は、
前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、
前記ウェル領域内の表層部に形成され、前記トレンチに隣接するソースエクステンション領域と、
前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたソース抵抗制御領域とを含み、
前記ソース抵抗制御領域は、
前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたリセスと、
前記リセスの内壁に少なくとも一部が形成され、前記ソースコンタクト領域及びソースエクステンション領域に接続する第1導電型の半導体抵抗領域とを含む
ことを特徴とする半導体装置。 - 前記リセスには、前記半導体基板よりも熱伝導率の低い絶縁体が埋め込まれている
請求項1または請求項2記載の半導体装置。 - 前記半導体抵抗領域の第1導電型の不純物濃度は、前記ソースコンタクト領域及び前記ソースエクステンション領域の第1導電型の不純物濃度よりも低い
請求項1から請求項3のいずれか一項記載の半導体装置。 - 前記半導体抵抗領域と前記ウェル領域と間のpn接合によって前記半導体抵抗領域の厚さ全体が空乏化していない
請求項1から請求項4のいずれか一項記載の半導体装置。 - 前記半導体抵抗領域を構成する半導体膜が、前記チャネル領域及び前記JFET領域上にまで延在している
請求項1記載の半導体装置。 - 前記半導体抵抗領域は、イオン注入により形成されたものである
請求項1から請求項5のいずれか一項記載の半導体装置。 - 前記半導体抵抗領域は、エピタキシャル成長により形成されたものである
請求項1から請求項6のいずれか一項記載の半導体装置。 - 前記半導体抵抗領域における電流の経路長がユニットセル内で均一である
請求項1から請求項8のいずれか一項記載の半導体装置。 - 前記リセスの深さが0.1〜5.0μmである
請求項1から請求項9のいずれか一項記載の半導体装置。 - 前記ドリフト層がワイドバンドギャップ半導体からなる
請求項1から請求項10のいずれか一項記載の半導体装置。 - (a)第1導電型の半導体層の表層部に、第2導電型の不純物をイオン注入することによりウェル領域を形成する工程と、
(b)前記ウェル領域内の表層部に第1導電型のソース領域を形成する工程と、
(c)前記ウェル領域に隣接する前記半導体層の部分であるJFET領域、前記ソース領域と前記JFET領域とに挟まれた前記ウェル領域の部分であるチャネル領域及び前記ソース領域に跨がるように、前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
(d)前記ソース領域に接続するソース電極を形成する工程とを備え、
前記工程(b)は、
(b−1)前記ウェル領域内の表層部に第1導電型の不純物をイオン注入することより、前記ソース電極に接続するソースコンタクト領域と、前記チャネル領域に隣接するソースエクステンション領域とを形成する工程と、
(b−2)前記ソースコンタクト領域とソースエクステンション領域との間にリセスを形成する工程と、
(b−3)前記リセスの内壁に、前記ソースコンタクト領域及びソースエクステンション領域に接続する第1導電型の半導体抵抗領域を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。 - (a)第1導電型の半導体層の表層部に、第2導電型の不純物をイオン注入することによりウェル領域を形成する工程と、
(b)前記ウェル領域内の表層部に第1導電型のソース領域を形成する工程と、
(c)前記ソース領域及び前記ウェル領域を貫通して前記ウェル領域の下の前記半導体層に達するトレンチを形成する工程と、
(d)前記トレンチの側壁に露出した、前記ソース領域、前記半導体層、及び当該ソース領域と当該半導体層との間の前記ウェル領域の部分であるチャネル領域に跨がるように、前記トレンチの側壁にゲート絶縁膜を介してゲート電極を形成する工程と、
(e)前記ソース領域に接続するソース電極を形成する工程とを備え、
前記工程(b)は、
(b−1)前記ウェル領域内の表層部に第1導電型の不純物をイオン注入することより、前記ソース電極に接続するソースコンタクト領域と、前記チャネル領域に隣接するソースエクステンション領域とを形成する工程と、
(b−2)前記ソースコンタクト領域とソースエクステンション領域との間にリセスを形成する工程と、
(b−3)前記リセスの内壁に、前記ソースコンタクト領域及びソースエクステンション領域に接続する第1導電型の半導体抵抗領域を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。 - 前記工程(b)は、
(b−4)前記リセスに前記半導体基板よりも熱伝導率の低い絶縁体を埋め込む工程をさらに備える
請求項12または請求項13記載の半導体装置の製造方法。 - 前記ソースコンタクト領域及び前記ソースエクステンション領域は、前記工程(b−1)では互いに繋がった状態で形成され、前記工程(b−2)で前記トレンチによって前記ソースコンタクト領域と前記ソースエクステンション領域とに分割される
請求項13記載の半導体装置の製造方法。
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