JP2015095578A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】チャネル領域からソース電極までの電圧降下を大きくして短絡耐量の向上を図ることができ、且つ、ソース電極とソース領域とのコンタクト抵抗を低く維持できる半導体装置を提供する。【解決手段】ＭＯＳＦＥＴのソース領域１２は、ソースパッド４１に接続するソースコンタクト領域１２ａと、チャネル領域に隣接するソースエクステンション領域１２ｂと、その間に形成されたソース抵抗制御領域１５とを含む。ソース抵抗制御領域１５は、ソースエクステンション領域１２ｂとソースコンタクト領域１２ａとの間に形成されたリセスと、そのリセスの内壁に形成され、ソースエクステンション領域１２ｂ及びソースエクステンション領域１２ｂに接続する第１導電型の半導体抵抗領域１５ａとを含む。【選択図】図３

Description

本発明は半導体装置及びその製造方法に関するものである。

パワーエレクトロニクス分野で用いられる半導体装置には、金属／絶縁体／半導体接合の電界効果型トランジスタであるＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などが挙げられるが、半導体装置には、パワーエレクトロニクスへの応用の観点から高信頼性化が求められている。

例えば、ＭＯＳＦＥＴをインバータ回路などに適用して誘導性負荷や抵抗性負荷を動作させているときに、アーム短絡などの負荷短絡が生じて、オン状態のＭＯＳＦＥＴのドレイン電極に電源電圧である高電圧が印加されると、当該ＭＯＳＦＥＴに大電流が流れる状態になる。この状態では、ＭＯＳＦＥＴには定格電流の数倍から数十倍のドレイン電流が誘起され、適切な保護機能を有していなければＭＯＳＦＥＴ素子の破壊に至る。

これを未然に防ぐため、素子破壊が発生する前に過剰なドレイン電流（過電流）を検知し、それに応じてゲート電極へのオフ信号を入力してドレイン電流を遮断する方法がある。この場合、ＭＯＳＦＥＴ素子には負荷短絡等の発生から過電流を検知してゲート電極へのオフ信号入力までの時間以上に渡って、素子の破壊が発生しないロバスト性が求められる。すなわち、半導体装置の高信頼性の一つとして、短絡耐量が優れていることが強く望まれる。なお、短絡耐量は、短絡が生じてから素子破壊に至るまでに要する時間で略定義され、短絡耐量が優れているとは、破壊までの時間が長いことを言う。

特許文献１には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の短絡耐量を向上させる技術が開示されている。特許文献１のＩＧＢＴでは、高抵抗なエミッタ層（高抵抗領域）と低抵抗なエミッタ層（低抵抗領域）とがエミッタ電極とチャネル領域との間に互いに並列接続するように交互に配設された構造のエミッタ層を有する。この構成によれば、短絡時にエミッタ層を流れる電流による電圧降下が大きくなり、飽和電流値が低下するため、短絡耐量が向上する。さらに、低抵抗領域が、エミッタ電極とエミッタ層との間のコンタクト抵抗を低くするため、オン電圧の増加が抑制される。

特開２００３−３３２５７７号公報

特許文献１のようにエミッタ層を並列接続した高抵抗領域及び低抵抗領域で構成すると、エミッタ層全体の抵抗値はおよそ低抵抗領域の抵抗値によって支配される。そのため、チャネル領域からエミッタ電極までの電圧降下があまり大きくならず、飽和電流を下げる効果が充分に得られない場合も考えられる。さらに、エミッタ電極は低抵抗領域だけでなく高抵抗領域にも接続されるため、実効的なコンタクト抵抗は、低抵抗領域だけの場合に比べると高くなる。

本発明は以上のような問題を解決するためになされたものであり、チャネル領域からソース電極までの電圧降下を大きくして短絡耐量の向上を図ることができ、且つ、ソース電極とソース領域とのコンタクト抵抗を低く維持できる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層の表層部に選択的に形成された第２導電型のウェル領域と、前記ウェル領域内の表層部に少なくとも一部が形成された第１導電型のソース領域と、前記ウェル領域に隣接する前記ドリフト層の部分であるＪＦＥＴ領域と、前記ソース領域と前記ＪＦＥＴ領域とに挟まれた前記ウェル領域の部分であるチャネル領域と、前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域及び前記ＪＦＥＴ領域に跨って延在するゲート電極と、前記ソース領域に接続するソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備え、前記ソース領域は、前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接するソースエクステンション領域と、前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたソース抵抗制御領域とを含み、前記ソース抵抗制御領域は、前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたリセスと、前記リセスの内壁に少なくとも一部が形成され、前記ソースコンタクト領域及びソースエクステンション領域に接続する第１導電型の半導体抵抗領域とを含む。

本発明に係る半導体装置によれば、チャネル領域とソース電極との間に、ソース抵抗制御領域が直列に挿入された構造を有するため、半導体装置のソース領域の電圧降下を調整できる。例えば負荷短絡時が発生した場合など、オン状態の半導体装置に過大な電圧が印加されたときにソース領域の電圧降下を大きくなるようにすると、半導体装置の飽和電流値が下がるため、短絡耐量が向上する。

実施の形態１に係る半導体装置の上面図である。 実施の形態１に係る半導体装置のドリフト層の表面構造を示す上面図である。 実施の形態１に係る半導体装置の周辺部における縦断面図である。 実施の形態１に係る半導体装置のユニットセルのドリフト層の表面構造を示す上面図である。 実施の形態１に係る半導体装置のユニットセルの変形例を示す上面図である。 実施の形態１に係る半導体装置のユニットセルのレイアウトを示す上面図である。 実施の形態１に係る半導体装置のユニットセルのレイアウトの変形例を示す上面図である。 実施の形態１に係る半導体装置のユニットセルのレイアウトの変形例を示す上面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の変形例を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の変形例を示す縦断面図である。 実施の形態２に係る半導体装置の製造方法を示す縦断面図である。 実施の形態２に係る半導体装置の製造方法を示す縦断面図である。 実施の形態２に係る半導体装置の製造方法を示す縦断面図である。 実施の形態２に係る半導体装置の製造方法を示す縦断面図である。 実施の形態２に係る半導体装置の製造方法を示す縦断面図である。 実施の形態２に係る半導体装置の変形例を示す縦断面図である。 実施の形態３に係る半導体装置の周辺部における縦断面図である。 実施の形態３に係る半導体装置の製造方法を示す縦断面図である。 実施の形態３に係る半導体装置の製造方法を示す縦断面図である。 実施の形態３に係る半導体装置の変形例を示す縦断面図である。 実施の形態３に係る半導体装置の変形例を示す縦断面図である。 実施の形態３に係る半導体装置の変形例を示す縦断面図である。

以下の実施の形態では、不純物の導電型の定義として、「第１導電型」をｎ型、「第２導電型」をｐ型とするが、この定義は逆でもよい。つまり「第１導電型」をｐ型、「第２導電型」をｎ型としてもよい。

また、本明細書では、個々の半導体素子を狭義の意味で「半導体装置」と称しているが、例えば、リードフレーム上に、半導体素子のチップ、当該半導体素子に逆並列に接続するフリーホイールダイオード及び当該半導体素子のゲート電極に電圧を印加する制御回路と搭載して、一体的に封止して成る半導体モジュール（例えば、インバータモジュールなどのパワーモジュール）も、広義の意味で「半導体装置」に含まれる。

＜実施の形態１＞
図１は、実施の形態１に係る半導体装置であるＭＯＳＦＥＴの上面構成を模式的に示す図である。また図２は、当該半導体装置の半導体層の最表面の構成を示す図である。つまり、当該半導体装置は、図２に示す半導体層の上に、図１に示す各要素が形成されて構成されている。

図１のように、半導体装置のチップ５の上面には、ソースパッド（ソース電極）４１、ゲート配線４４及びゲートパッド４５が形成されている。ゲートパッド４５は、チップ５の１辺の中央近傍に配設される。ゲート配線４４はゲートパッド４５に接続しており、ソースパッド４１の周囲を囲むように形成される。

図２の点線で囲まれた領域７は、ＭＯＳＦＥＴの複数のユニットセル１０が並列配置される能動領域であり、ソースパッド４１は、その能動領域７の上方を覆うように形成されている。

ゲートパッド４５には、ゲート配線４４を介してユニットセル１０のゲート電極が接続しており、外部の制御回路（不図示）からゲートパッド４５に印加されたゲート電圧は、各ユニットセル１０のゲート電極に伝達される。同様に、ソースパッド４１には、各ユニットセル１０のソース領域が接続している。

図２に示すように、能動領域７の外側の領域（終端領域）には、後述する終端ウェル領域２１、終端低抵抗領域２８、ＦＬＲ（Field Limiting Ring）領域５０が、能動領域７を取り囲むように形成されている。終端低抵抗領域２８は終端ウェル領域２１の内部に形成されており、ＦＬＲ領域５０は終端ウェル領域２１の外端に形成されている。さらに、ＦＬＲ領域５０から離間して、ＦＬＲ領域５０の外側を囲むように、フィールドストップ領域１３が形成されている。フィールドストップ領域１３の外周は、チップ５の端部にまで及んでいる。

なお、半導体装置の実際の製品では、チップ５に、外部の保護回路を動作させるための温度センサや電流センサ用の各電極が配設されることが多いが、それらの電極は本発明との関連が薄いため、本実施の形態では省略している。また、ゲートパッド４５、ゲート配線４４及びソースパッド４１のレイアウトは図１に示したものに限られない。それらの形状、個数等は、製品によって多種多様である。温度センサ及び電流センサ用の電極の有無や、各電極のレイアウトは本発明の効果にあまり影響しないため任意でよい。

図３は、実施の形態１に係る半導体装置（ＭＯＳＦＥＴ）の周辺部の構成を模式的に示す縦断面図であり、図１に示すＡ１−Ａ２断面に対応している。同図には、最外周のユニットセル１０と、その外側の終端領域が示されている。

図３に示すように、当該ＭＯＳＦＥＴは、第１導電型（ｎ型）の半導体で形成された半導体基板１ａと、その表面上にエピタキシャル成長させた第１導電型のドリフト層２（半導体層）とから成るエピタキシャル基板を用いて形成されている。なお、半導体基板及びエピタキシャル成長層の材料としては、一般的な半導体材料である珪素の他、例えば炭化珪素など、珪素に比べてバンドギャップの大きいワイドバンドギャップ半導体を用いてもよい。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウム、窒化アルミニューム、ダイヤモンド等がある。

半導体基板１ａの裏面側には、半導体基板１ａとオーミック接続するオーミック電極４２を介して、ドレイン電極４３が形成されている。

ドリフト層２において、能動領域７の表層部には、第２導電型（ｐ型）の複数のウェル領域２０が選択的に形成されている。ドリフト層２の表層部におけるウェル領域２０に隣接する部分１１は「ＪＦＥＴ領域」と呼ばれる。

ウェル領域２０の表層部には、第１導電型のソース領域１２が選択的に形成されている。ウェル領域２０におけるソース領域１２とＪＦＥＴ領域１１との間の部分はＭＯＳＦＥＴがオンするときにチャネルが形成される領域であり、「チャネル領域」と呼ばれる。

図３に示すように、ソース領域１２は、いずれも第１導電型のソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ及びソース抵抗制御領域１５から成っている。ソースコンタクト領域１２ａは、それとオーミック接続するオーミック電極４０を介してソースパッド４１に接続される。ソース抵抗制御領域１５は、ソースコンタクト領域１２ａの外側を囲むように形成される。ソースエクステンション領域１２ｂは、ソース抵抗制御領域１５の外側を囲むように形成される。ソースエクステンション領域１２ｂはソース領域１２の最外周部であり、チャネル領域に隣接する。

ソースコンタクト領域１２ａの不純物濃度とソースエクステンション領域１２ｂの不純物濃度は同程度でよい。後述するように、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂは、同時に形成することができ、その場合、両者は同じ不純物分布を持つことになる。

ソース抵抗制御領域１５は、半導体抵抗領域１５ａ及び絶縁体領域１５ｂとからなっており、それらはソースコンタクト領域１２ａとソースエクステンション領域１２ｂとの間に設けられたトレンチ内に形成されている。半導体抵抗領域１５ａは、当該トレンチの内壁（側壁及び底面）にエピタキシャル成長によって形成された第１導電型の半導体膜であり、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂよりも不純物濃度が低く設定されている。また、絶縁体領域１５ｂは、当該トレンチを埋め込むようにソース抵抗制御領域１５の上に形成された絶縁膜である。

ソースコンタクト領域１２ａの内側には、オーミック電極４０を介してソースパッド４１に接続する第２導電型のウェルコンタクト領域２５が形成されている。ウェルコンタクト領域２５は、ソースコンタクト領域１２ａを貫通して、ウェル領域２０に達しており、ソースパッド４１とウェル領域２０とを電気的に接続している。

ゲート電極３５は、ドリフト層２上にゲート絶縁膜３０を介して形成され、ソースエクステンション領域１２ｂ、ウェル領域２０（チャネル領域）及びＪＦＥＴ領域１１に跨って延在する。ソース領域１２を構成する３つの領域のうち、ソースエクステンション領域１２ｂが、ゲート絶縁膜３０及びゲート電極３５と共にＭＯＳ構造を形成する。

一方、能動領域７の外側の領域（終端領域）には、ドリフト層２の表層部に、第２導電型の終端ウェル領域２１が形成されている。終端ウェル領域２１の表層部には、オーミック電極４０を介してソースパッド４１に接続する、第２導電型の終端低抵抗領域２８が形成される。よって、ソースパッド４１は、ソースコンタクト領域１２ａと接続されると共に、ウェルコンタクト領域２５及び終端低抵抗領域２８を介してウェル領域２０及び終端ウェル領域２１にも電気的に接続される。なお、ウェル領域２０と終端ウェル領域２１とは同時に形成することができ、その場合、両者は同じ不純物分布を持つことになる。

終端ウェル領域２１の外周部には、第２導電型のＦＬＲ領域５０が、ドリフト層２の表層部に形成される。さらに、ＦＬＲ領域５０の外側を囲むように、第１導電型のフィールドストップ領域１３が、終端ウェル領域２１から離間した位置に形成される。

ドリフト層２における終端領域の表面には、ゲート絶縁膜３０が形成されない部分にフィールド酸化膜３１が形成されている。ゲート電極３５の一部は、フィールド酸化膜３１上にまで延在しており、その部分でゲート電極３５とゲート配線４４との接続がなされる。

ゲート電極３５上は層間絶縁膜３２で覆われており、ソースパッド４１、ゲート配線４４及びゲートパッド４５はその上に形成される。そのため、層間絶縁膜３２には、ソースパッド４１をソースコンタクト領域１２ａ、ウェルコンタクト領域２５及び終端低抵抗領域２８に接続させるコンタクトホール（ソースコンタクトホール）、並びに、ゲート配線４４をゲート電極３５に接続させるコンタクトホール（ゲートコンタクトホール）が形成される。

図４は、ユニットセル１０の最表面部の平面構造を模式的に示す図である。先に述べたように、ユニットセル１０は、ソース領域１２が、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ及びその間のソース抵抗制御領域１５という３つの領域から構成されている。ソース抵抗制御領域１５はさらに、半導体抵抗領域１５ａと絶縁体領域１５ｂとから構成されている。

図４のソースコンタクト領域１２ａ内に示されている点線は、ソースパッド４１をユニットセル１０に接続させるオーミック電極４０の形成領域（コンタクトホール）を示している。オーミック電極４０は、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５、ソースエクステンション領域１２ｂの３つの領域のうち、ソースコンタクト領域１２ａのみに接触している。よって、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５及びソースエクステンション領域１２ｂは、オーミック電極４０とウェル領域２０のチャネル領域との間に直列接続されることになる。なお、ソースコンタクト領域１２ａは、不純物濃度が高いため、オーミック電極４０との間でコンタクト抵抗の低いオーミック接触を実現している。

ＭＯＳＦＥＴのオン動作時もしくは負荷短絡時において、ドレイン電極４３からドリフト層２に流れ込むドレイン電流（オン電流）は、ＪＦＥＴ領域１１及びウェル領域２０の表面部（チャネル領域）に形成されたチャネル領域を通り、さらにソースエクステンション領域１２ｂ、半導体抵抗領域１５ａ及びソースコンタクト領域１２ａを通って、オーミック電極４０からソースパッド４１へと抜けて流れる。

各ユニットセル１０において、ソース抵抗制御領域１５は、オン電流が流れる方向、すなわちソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向の長さ（電流の経路長）が均一になるように形成される。特に、ソースコンタクト領域１２ａの外周（ソース抵抗制御領域１５の内周）及びソースエクステンション領域１２ｂの内周（ソース抵抗制御領域１５の外周）の各コーナー部がラウンド形状になっており、ソースコンタクト領域１２ａの外周曲率半径中心と、ソースエクステンション領域１２ｂの内周曲率半径中心とが同じになっている。このようにユニットセル１０内でソース抵抗制御領域１５の長さを均一にすると、半導体抵抗領域１５ａの経路長さが均一になりソース抵抗のバラツキが抑えられる。それにより、短絡電流などの過剰な電流が瞬時に流れた際、特定の箇所に電流が集中することを抑制でき、半導体装置の信頼性向上につながる。

また、ソースエクステンション領域１２ｂの外周コーナー部もラウンド形状にし、その曲率半径中心を、ソースコンタクト領域１２ａの外周曲率半径中心及びソースエクステンション領域１２ｂの内周曲率半径中心と同じにしてもよい。この場合は、ソースエクステンション領域１２ｂの寄生抵抗がユニットセル１０内で均一化される。

さらに、ウェル領域２０の外周コーナー部もラウンド形状にし、その曲率半径中心を、ソースコンタクト領域１２ａの外周曲率半径中心及びソースエクステンション領域１２ｂの内周曲率半径中心と同じにして、チャネル長を均一化してもよい。この場合、チャネル抵抗が均一化され、素子特性及び電流分布のバラツキが抑制され、一層信頼性の高いユニットセル１０構造となる。

なお、図４では、四角形の平面構造を有するユニットセル１０を示したが、ユニットセル１０の形状は任意でよく、例えば六角形や八角形、円形などでもよい。またＭＯＳＦＥＴは複数のユニットセル１０から成るセル構造でなくてもよく、例えば図５に示すような櫛形の構造であってもよい。一般的に、櫛形構造は形成が容易であるが、セル構造に比べてチャネル幅密度が低いため、素子のオン抵抗が比較的高くなる。

また、本実施の形態では、複数のユニットセル１０が、図６のようにマトリクス状に配置されるものと仮定するが、例えば、図７のようにユニットセル１０を互い違いに（千鳥状に）配置してもよい。

また図６の配置では、ＭＯＳＦＥＴのドレイン電極に逆バイアスが印加されたとき、各ウェル領域２０のコーナー部上のゲート絶縁膜に高電界が発生しやすく、半導体装置の信頼性に影響を与える場合がある。そこで、図８のように、ウェル領域２０のコーナー部同士間を橋渡しするように、第２導電型のウェルブリッジ領域２３を形成してもよい。ウェルブリッジ領域２３はウェル領域２０とは別の工程で形成してもよいが、ウェル領域２０を形成するイオン注入で同時に形成すればマスクパターン形成工程及びイオン注入工程の増加が抑えられ、低コスト化を図ることができる。

次に、実施の形態１に係る半導体装置（ＭＯＳＦＥＴ）の製造方法を説明する。図９〜図１９は、当該製造方法を説明するための工程図である。図９〜図１９は、能動領域７内に複数配設されたユニットセル１０のうちの一つの右側半分の縦断面に相当する。つまり、図９〜図１９は終端領域を含んでおらず、能動領域７内の領域の任意の位置の断面（図１のＢ１−Ｂ２線に沿った断面）を示している。

まず、第１導電型の炭化珪素からなる半導体基板１ａを用意する。既に述べたとおり、半導体基板１ａには珪素の他、珪素に比べてバンドギャップの大きいワイドバンドギャップ半導体を用いてもよい。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウム、窒化アルミニューム、ダイヤモンド等がある。面方位が存在する半導体を用いる場合、半導体基板１ａの面方位は任意でよく、例えば、その表面垂直方向がｃ軸方向に対して８°以下に傾斜されていてもよいし、或いは傾斜していなくてもよい。半導体基板１ａの厚みも任意でよく、例えば３５０μｍ程度でもよいし、１００μｍ程度でもよい。

続いて、半導体基板１ａ上に、エピタキシャル結晶成長により、第１導電型のドリフト層２を形成する。ドリフト層２の第１導電型の不純物濃度は１×１０^１３ｃｍ^−３〜１×１０^１８ｃｍ^−３程度とし、その厚みは３μｍ〜２００μｍとした。

ドリフト層２の不純物濃度分布は厚み方向に一定であることが望ましいが、一定でなくてもよく、意図的に、例えば表面近傍で不純物濃度を高くしてもよいし、逆に低くしてもよい。ドリフト層２の表面近傍の不純物濃度を高くした場合、後に形成するＪＦＥＴ領域１１の抵抗を低減する効果や、チャネル移動度が向上する効果が得られる他、素子のしきい値電圧を低く設定することができる。また、それを低くした場合、素子に逆バイアスが印加されたときにゲート絶縁膜３０に生じる電界が低減され、素子の信頼性が向上する他、素子のしきい値電圧を高く設定することができる。

その後、図９のように、写真製版処理により加工した注入マスク１００ａ（例えばレジストやシリコン酸化膜）を形成し、それを用いた選択的なイオン注入により、第２導電型のウェル領域２０を形成する。またこれと同時に、終端領域（不図示）に終端ウェル領域２１を形成する。イオン注入時には、半導体基板１ａは１００℃〜８００℃で加熱されることが好ましいが、過熱されていなくてもよい。また、イオン注入する不純物（ドーパント）は、ｎ型の不純物としては窒素やリンが好適であり、ｐ型の不純物としてはアルミニュームや硼素が好適である。

ウェル領域２０の底の深さは、ドリフト層２の底を超えないように設定する必要があり、例えば０．２μｍ〜２．０μｍ程度とする。また、ウェル領域２０の最大不純物濃度はドリフト層２の表面近傍の不純物濃度を超え、例えば１×１０^１５ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内に設定される。但し、ドリフト層２の最表面近傍に限っては、チャネル領域の導電性を高めるために、ウェル領域２０の第２導電型の不純物濃度がドリフト層２の第１導電型の不純物濃度を下回るようにしてもよい。

さらに、終端領域（不図示）に第２導電型のＦＬＲ領域５０を形成する。ＦＬＲ領域５０も、写真製版処理により加工したマスク（レジストまたはシリコン酸化膜など）を用いた選択的なイオン注入によって形成される。

次に、図１０のように、写真製版処理により加工した注入マスク１００ｂ（レジストまたはシリコン酸化膜）を用いた選択的なイオン注入により、この後の工程でソースコンタクト領域１２ａとソースエクステンション領域１２ｂとに分割される第１導電型のソース注入領域１４を形成する（つまり、この段階では、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとは互いに接続した状態で形成される）。またこれと同時に、終端領域（不図示）に第１導電型のフィールドストップ領域１３を形成する。

ソース領域１２の底の深さは、ウェル領域２０の底を超えないように設定される。またソース領域１２の不純物濃度は、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂ内でウェル領域２０の不純物濃度を超えており、例えばその最大不純物濃度は１×１０^１８ｃｍ^−３〜１×１０^２１ｃｍ^−３程度に設定される。

次に、図１１のように、ウェル領域２０とソースパッド４１との間の良好な接続を得るために、ウェル領域２０よりも第２導電型の不純物濃度が高いウェルコンタクト領域２５を、注入マスク１００ｃを用いた選択的なイオン注入により形成する。このイオン注入は、１５０℃以上の基板温度で実行されることが望ましい。そうすることで、シート抵抗の低いウェルコンタクト領域２５を形成できる。ウェルコンタクト領域２５は、その底が第２導電型のウェル領域２０に達するように形成する。

また、ウェルコンタクト領域２５の形成と同時に、終端領域（不図示）のウェルコンタクト領域２５に第２導電型の終端低抵抗領域２８を形成する。終端低抵抗領域２８は、ウェルコンタクト領域２５の寄生抵抗を減少させることができ、例えばｄＶ／ｄｔ耐量の優れた終端領域の構造とすることができる。もちろん、終端低抵抗領域２８は、ウェルコンタクト領域２５とは別の工程で形成してもよい。

その後、ドリフト層２に注入した不純物を電気的に活性化させるための熱処理を行う。本実施の形態では、この熱処理を、アルゴン又は窒素等の不活性ガス雰囲気、若しくは、真空中で、１５００℃〜２２００℃の温度、０．５分〜６０分の時間で行ったが、それ以外の条件下で行ってもよい。この熱処理時では、ドリフト層２の表面を炭素からなる膜で覆った状態、若しくは、ドリフト層２の表面、半導体基板１ａの裏面、並びに半導体基板１ａ及びドリフト層２の各端面を炭素からなる膜で覆った状態で行ってもよい。それにより、熱処理時における装置内の残留水分や残留酸素との反応によるエッチングでドリフト層２の表面が荒れることを抑止できる。

次に、図１２に示すように、レジストマスクなどを用いた選択的なエッチングにより、ソース注入領域１４を貫通するように、ソース抵抗制御領域１５を配設するためのリセス１６を形成する。ソース注入領域１４は、リセス１６によって２つに分割され、リセス１６よりもウェルコンタクト領域２５側の部分がソースコンタクト領域１２ａとなり、ＪＦＥＴ領域１１側の部分がソースエクステンション領域１２ｂとなる。このとき、リセス１６の幅はソース注入領域１４の幅よりも狭く、リセス１６の深さはウェル領域２０よりも浅くする必要があるが、リセス１６のアスペクト比（幅と深さの比）は任意でよい。

ソース抵抗制御領域１５の半導体抵抗領域１５ａは、リセス１６の内壁（側壁及び底面）に沿って形成されることになるため、リセス１６をソースコンタクト領域１２ａあるいはソースエクステンション領域１２ｂと同等あるいはそれよりも深く形成する場合は、リセス１６の深さによって半導体抵抗領域１５ａの経路長、すなわち半導体抵抗領域１５ａの抵抗値を調節することができる。その際、リセス１６の幅は変える必要はないため、ＭＯＳＦＥＴの素子構造の微細化に有利である。例えば、ソース抵抗制御領域１５を高抵抗化するために半導体抵抗領域１５ａの経路長を長くする場合には、リセスを深くすればよく、ソース抵抗制御領域の面積を増大させる必要はない。

ただし、リセス１６を深くする場合、それに応じてウェル領域２０の深さを大きくしなければ、リセス１６近傍においてパンチスルーが生じて設計どおりの耐圧が得られなくなるおそれがある。しかし、ウェル領域２０の深さを過度に大きくすると、ＪＦＥＴ領域１１の抵抗が増加するため好ましくない。従って、ウェル領域２０の深さは適度な範囲に調節することが必要である。例えば、リセス１６の底部からウェル領域２０の底部まで、０．５μｍ程度の間隔を空けるのが望ましい。

なお、リセス１６の側壁は、ドリフト層２の表面に対し垂直であってもよいし、傾斜していてもよい。また、リセス１６形成は、不純物を活性化させるための熱処理工程の前に行ってもよい。

さらに、ウェル領域２０の形成は、リセス１６の形成後に行ってもよい。この場合、図１３のようにウェル領域２０がリセス１６の直下で部分的に深く形成されるため、リセス１６下方のｐｎ接合でのパンチスルーを抑制することができる。そのため、リセス１６の深さは、例えば０．１〜５．０μｍ程度に設定される。

リセス１６の形成後、エピタキシャル成長法を用いて、図１４のようにリセス１６の内壁を含むドリフト層２の上面に、半導体抵抗領域１５ａとなる半導体膜１７ａを形成する。半導体抵抗領域１５ａ（半導体膜１７ａ）の第１導電型の不純物濃度は、例えば１×１０^１５ｃｍ^−３〜１×１０^１８ｃｍ^−３の範囲内、より好ましくは１×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３の範囲内に設定される。

半導体抵抗領域１５ａは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂよりも第１導電型の不純物濃度が低く設定される。例えば、半導体抵抗領域１５ａの不純物濃度とソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂの不純物濃度が、１０〜１０００倍程度異なるようにする。この場合、それらのシート抵抗も１０〜１０００倍程度異なるようになる。

本発明では、ソース領域１２内に第１導電型の不純物濃度が低い半導体抵抗領域１５ａを挿入して、意図的にソース領域１２の抵抗を増加させ、特にＭＯＳＦＥＴのオン抵抗程度またはそれ以上の変調効果を得ている。一方、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂでは、ＭＯＳＦＥＴの寄生抵抗の低減、さらにはオーミック電極４０とのコンタクト抵抗の低減を図るために、第１導電型の不純物濃度を高めてそれらのシート抵抗を下げている。シート抵抗の大きい半導体抵抗領域１５ａを得るために、半導体抵抗領域１５ａにおける第１導電型の不純物濃度は、上記のようにソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂのそれの１／１０〜１／１０００程度でよい。

半導体抵抗領域１５ａの第１導電型の不純物濃度は、半導体抵抗領域１５ａとウェル領域２０との間のｐｎ接合により、半導体抵抗領域１５ａの厚さ全体が空乏化されない程度の値に設定される。半導体抵抗領域１５ａの厚さ全体に空乏層が形成され、空乏層によってソース領域１２がソースコンタクト領域１２ａ側とソースエクステンション領域１２ｂ側とに分断されると、ＭＯＳＦＥＴのオン抵抗が過度に増加するため好ましくない。

それと同じ理由から、半導体抵抗領域１５ａの厚さも、その厚さ全体が空乏化されない程度の値に設定される。半導体抵抗領域１５ａの好ましい厚さは、リセス１６の深さやウェル領域２０の不純物濃度プロファイルにも依存するが、例えば０．１〜１．０μｍ程度などとするとよい。

また、半導体抵抗領域１５ａは、リセス１６の内壁へ第１導電型の不純物をイオン注入することによって形成してもよい。この場合、エピタキシャル成長法を用いる場合に比べ、スループットを向上させることができる。ただし、イオン注入時には少なからず注入欠陥が生じるため、後述する理由から半導体抵抗領域１５ａの温度感度が低下してしまう場合がある。また、半導体抵抗領域１５ａをイオン注入で形成する場合、リセス１６の側壁はドリフト層２の表面に対して傾斜していることが望ましい。リセス１６の側壁が傾斜していれば、ドリフト層２に対して垂直な方向からのイオン注入によって、リセス１６の底面だけでなく側壁へも不純物を注入できるため、半導体抵抗領域１５ａの形成が容易になる。

半導体抵抗領域１５ａとなる半導体膜１７ａを形成した後、ＣＶＤ（Chemical Vapor Deposition）法などにより、図１５のように、半導体膜１７ａ上に絶縁体領域１５ｂとなる絶縁膜１７ｂ（例えばシリコン酸化膜）を形成し、リセス１６を埋めこむ。絶縁体領域１５ｂ（絶縁膜１７ｂ）の材料は、シリコン酸化膜以外でもよいが、半導体基板１ａの材料よりも熱伝導率が低く、且つ電気伝導度の低い（絶縁性の高い）材料が好ましい。絶縁体領域１５ｂに熱伝導率が低い材料を用いることで、負荷短絡時に生じた熱（チャネル領域やＪＦＥＴ領域等で発生したジュール熱）が絶縁体領域１５ｂに滞留しやすくなる。それにより、負荷短絡時に、半導体抵抗領域１５ａの温度が上昇しやすくなり、半導体抵抗領域１５ａで更に高い抵抗値を得ることができる。

なお、リセス１６は、エピタキシャル成長により形成した半導体膜１７ａのみで埋め込んでもよい。すなわち、ソース抵抗制御領域１５の全体を半導体抵抗領域１５ａとしてもよい（言い換えれば、絶縁体領域１５ｂの部分も半導体抵抗領域１５ａと同じ材料で形成してもよい）。この場合、絶縁体領域１５ｂによる熱の滞留効果は得られず、また半導体抵抗領域１５ａの経路長が短くなるので、絶縁体領域１５ｂを設ける場合に比べて半導体抵抗領域１５ａの抵抗値は低くなる。ただし、半導体抵抗領域１５ａを不純物のイオン注入で形成する場合よりも、結晶欠陥が生じにくく、後述するように温度感度の高い抵抗を形成することができる。

その後、ＲＩＥ（Reactive Ion Etching）やＣＭＰ（Chemical Mechanical Polishing）などにより、ドリフト層２の表面上の半導体膜１７ａ及び絶縁膜１７ｂを除去する。その結果、図１６のように、半導体抵抗領域１５ａ及び絶縁体領域１５ｂからなるソース抵抗制御領域１５がリセス１６内に形成される。この工程では、半導体膜１７ａと絶縁膜１７ｂを積層した厚み分だけエッチングすることが望ましいが、エッチング量の制御性やウェハ面内でのエッチング量のばらつきを考慮して、ある程度オーバーエッチするとよい。

続いて、熱酸化によりドリフト層２の表面にシリコン酸化膜（犠牲酸化膜）を形成し、フッ酸により当該酸化膜の除去することにより表面の加工ダメージ層を除去して清浄な面を得る。そして、ＣＶＤ（Chemical Vapor Deposition）法などによりドリフト層２上にシリコン酸化膜を形成し、当該シリコン酸化膜に対して能動領域７上を開口するパターニングを行うことにより、能動領域７の外側の領域にフィールド酸化膜３１を形成する。フィールド酸化膜３１の厚さは、０．５μｍ〜２μｍあればよい。

次に、ドリフト層２の表面上にシリコン酸化膜のゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成手法としては、例えば、熱酸化法や堆積法が挙げられる。また、熱酸化法や堆積法によりシリコン酸化膜を形成した後に、窒化酸化ガス（ＮＯやＮ_２Ｏなど）雰囲気やアンモニア雰囲気での熱処理や、不活性ガス（アルゴンなど）雰囲気での熱処理を行ってもよい。

そして、ゲート絶縁膜３０上に多結晶シリコンや多結晶炭化珪素をＣＶＤ法により堆積し、写真製版処理及びエッチングによるパターニングを行うことにより、ゲート電極３５を形成する。その結果、図１７に示す構造が得られる。

ゲート電極３５に用いる多結晶シリコンや多結晶炭化珪素は、リンや硼素やアルミニュームなどを含み、ｎ形もしくはｐ形の低シート抵抗を有するものであることが望ましい。多結晶シリコンや多結晶炭化珪素に含ませるリンや硼素やアルミニュームは、その成膜中に取り込ませてもよいし、成膜後にイオン注入して活性化熱処理を行ってもよい。さらに、ゲート電極３５の材料は、金属や金属間化合物またはそれらの多層膜であってもよい。

次に、ドリフト層２上にＣＶＤ法などによって層間絶縁膜３２を形成する。そして、例えばドライエッチング法により、ソースパッド４１をソースコンタクト領域１２ａ、ウェルコンタクト領域２５及び終端低抵抗領域２８に接続させるためのコンタクトホール（ソースコンタクトホール）を、層間絶縁膜３２に形成する。また、ゲート配線４４をゲート電極３５に接続させるためのコンタクトホール（ゲートコンタクトホール）をこれと同時に形成してもよい。それにより、プロセス工程が簡略化され、製造コストを削減できる。

続いて、ソースコンタクトホールの底に露出したドリフト層２の表面にオーミック電極４０を形成する。オーミック電極４０は、ソースコンタクト領域１２ａ、ウェルコンタクト領域２５及び終端低抵抗領域２８とのオーミック接触を実現する。半導体基板１ａ及びドリフト層２として炭化珪素を用いた場合のオーミック電極４０の形成方法としては、ソースコンタクト内を含むドリフト層２の全面にＮｉを主成分とする金属膜を成膜し、６００〜１１００℃の熱処理により炭化珪素と反応させてオーミック電極４０となるシリサイド膜を形成し、その後、層間絶縁膜３２上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する、という方法が挙げられる。層間絶縁膜３２上に残留した金属膜を除去した後に、再度熱処理を行ってもよい。この場合は、先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗なオーミック接触が形成される。

なお、先の工程でゲートコンタクトホールが形成されていれば、ゲートコンタクトホール底にもシリサイドからなるオーミック電極が形成される。先の工程でゲートコンタクトホールが形成されていなければ、引き続いて写真製版処理とエッチングによって、ゲート配線４４によりその後に充填されるべきゲートコンタクトホールを形成する。

オーミック電極４０は、その全体が同一の金属間化合物からなっていてもよいし、ｐ型領域に接続する部分とｎ型領域に接続する部分とが、それぞれに適した別々の金属間化合物からなっていてもよい。オーミック電極４０が第１導電型のソースコンタクト領域１２ａに対して十分低いオーミックコンタクト抵抗を有することがＭＯＳＦＥＴのオン抵抗低減に重要である。一方、オーミック電極４０が第２導電型のウェルコンタクト領域２５に対して充分低いオーミックコンタクト抵抗を有することは、ウェル領域２０のアース電位への固定や、ＭＯＳＦＥＴに内蔵されるボディーダイオードの順方向特性改善の観点から好ましい。オーミック電極４０においてｐ型領域に接続する部分とｎ型領域に接続する部分を作り分けることにより、この両方を実現できる。これは、写真製版処理を用いて、シリサイド膜を形成するための金属膜のパターニングをそれぞれで行うことで実現可能である。

また、ドリフト層２上にオーミック電極４０を形成する過程で、半導体基板１ａの裏面にも同様の手法で、オーミック電極４２となるシリサイド膜を形成する。オーミック電極４２は半導体基板１ａにオーミック接触し、この後形成するドレイン電極４３と半導体基板１ａとの間で良好な接続を実現する。

続いて、スパッタ法や蒸着法により所定の金属膜を形成し、それをパターニングすることによって、層間絶縁膜３２上にソースパッド４１、ゲート配線４４及びゲートパッド４５を形成する。上記金属膜としては、Ａｌ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ、それらの窒化物、それらの積層膜、それらの合金膜などが考えられる。さらに、半導体基板１ａの裏面のオーミック電極４２上に、Ｔｉ、Ｎｉ、ＡｇまたはＡｕなどの金属膜を形成してドレイン電極４３を形成することにより、図１８に示される構成のＭＯＳＦＥＴが完成する。

図示は省略するが、形成されたＭＯＳＦＥＴ上は、シリコン窒化膜やポリイミドなどの保護膜で覆っていてもよい。この保護膜には、ゲートパッド４５及びソースパッド４１上に開口が設けられ、ゲートパッド４５及びソースパッド４１と外部の制御回路とが接続可能なようにされる。

さらに、保護膜を形成した後に、半導体基板１ａを裏面側から研削して１００μｍ程度の厚みまで薄板化してもよい。この場合は、薄板化後に研削面の清浄化を行い、裏面全面にＮｉを主とした金属膜を成膜した後に、レーザーアニールなどの局所加熱法によって半導体基板１ａの裏面にシリサイド膜を形成することで、オーミック電極４２を形成する。そして上記の工程と同様に、オーミック電極４２上に、ＴｉやＮｉやＡｇやＡｕなどの金属膜から成るドレイン電極４３を形成する。

本実施の形態では、本発明が適用される半導体装置の例として、ＭＯＳＦＥＴを示したが、図１９に示すように、第１導電型の半導体基板１ａに代えて、第２導電型の半導体基板１ｂが用いられるＩＧＢＴに対しても適用可能である。ＩＧＢＴにおいては、ソース領域１２は「エミッタ領域」、ウェル領域２０は「ベース領域」、半導体基板１ｂは「コレクタ領域」となる。エミッタ領域（ソース領域１２）内に、高抵抗な抵抗制御領域（ソース抵抗制御領域１５）を設けることにより、エミッタ抵抗を高くすることができるため、エミッタ領域（ソース領域１２）、ベース領域（ウェル領域２０）及びドリフト層２からなる寄生トランジスタにおける電流利得を小さくすることができ、その結果、ＩＧＢＴの寄生サイリスタが動作することによるラッチアップを防止できるという効果が得られる。

実施の形態１によれば、ウェル領域２０のチャネル領域から、オーミック電極４０及びソースパッド４１に至る経路に、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂとは異なる工程で形成されるソース抵抗制御領域１５が直列に挿入されるので、半導体抵抗領域１５ａの不純物濃度を変化させることにより実効的なソース抵抗を変化させることができる。

短絡耐量の大きさに影響を及ぼすドレイン飽和電流は、チャネルに印加されるゲート／ソース間電圧の２乗に比例するが、本発明のように有意なソース抵抗が存在する場合、実効的なゲート／ソース間電圧は、ソース抵抗とドレイン電流の積の分だけ減じたものとなる。そのため、ソース抵抗を大きくすれば、飽和電流は小さくなり、短絡耐量を高くできる。

しかし、ソース抵抗を大きくしすぎると、定格のオン動作時における導通損失を増大させることになり、好ましくない。さらに、従来のＭＯＳＦＥＴのように、ソース領域における第１導電型の不純物濃度が横方向に略一様である場合、ソース抵抗を高くすると、ソース領域とソースパッド（オーミック電極）とのコンタクト抵抗が増大することになり、素子の損失がさらに増大する。本発明では、ソースパッド４１に接続するオーミック電極４０は、低抵抗なソースコンタクト領域１２ａにのみ接触し、高抵抗な半導体抵抗領域１５ａとは接触しない。よって、オーミック電極４０とソース領域１２とのコンタクト抵抗を低く維持される。従って、オン抵抗の過大な増大を抑えつつ、飽和電流が小さくなるようにソース抵抗を設計することができる。

また、伝導キャリア（電子または正孔）の移動度は、格子散乱の影響を強く受けて高温ほど低くなることが知られている。すなわち、高温ほどソース抵抗制御領域１５における電気抵抗は大きくなる。ソース抵抗制御領域１５内の半導体抵抗領域１５ａは、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂよりも第１導電型の不純物濃度が低いので、高温での電気抵抗の増加率はそれらよりも大きい。素子短絡時には、高ドレイン電流による発熱（ジュール熱）によって破壊直前には１０００Ｋにも及ぶことを本発明者らは確認しているが、本発明では高温になるにつれて半導体抵抗領域１５ａの抵抗が大きくなり、チャネル領域に印加される実効的なゲート電圧が減少してドレイン電流を低減させる、いわば負帰還が機能する。従って、１０００Ｋ程度まで温度上昇するまでの時間を伸ばすことができ、短絡耐量を大幅に向上できる。

ところで、実施の形態１では、ソースエクステンション領域１２ｂはソースコンタクト領域１２ａと同じ第１導電型の不純物濃度分布を有し、低シート抵抗である。一般に、チャネル領域のソース側の端部は、その直上にゲート絶縁膜３０及びゲート電極３５を有し、さらに該端部はゲート電極３５の端部よりも内側に設置されて、ゲート電極３５とオーバーラップしていることが、チャネル領域とのつなぎ抵抗を低減させるために必要である。

また、ＭＯＳ構造を有する炭化珪素半導体装置の作製においては、従来の珪素を用いた半導体装置の作製で広く適用されているような、ゲート電極を形成後にソース領域の形成の注入と活性化アニールを行う自己整合的なプロセスが適用できないため、ソース領域とゲート電極の各パターニング時の写真製版処理における合わせずれに対する十分なマージンを持って設置される。従って、ソース領域において、ゲート電極とオーバーラップする領域はオン動作時にはキャリアがＭＯＳ界面に蓄積されて低抵抗となるが、ゲート電極とオーバーラップしていない領域は、シート抵抗そのものがソース抵抗に影響を及ぼす。よって、飽和電流低減を目的としてソース領域の全体を高シート抵抗化すると、ゲート電極とオーバーラップしていない領域長が飽和電流の大きさに寄与することになるが、その経路長は、ゲート電極との位置合わせ精度に依存するので、ユニットセル１０内においてソース抵抗のバラツキを生じる場合がある（オーバーラップ量が多いと経路長は短くなりソース抵抗は減少し、オーバーラップ量が少ないと経路長は長くなりソース抵抗は増加する）。これは、飽和電流値のユニットセル内におけるアンバランスを招き、好ましくない。

本実施の形態では、ゲート電極３５とオーバーラップするソースエクステンション領域１２ｂは、実効的なゲート電圧低減への影響が少ない程度にシート抵抗が低く設定されている。また、ソース抵抗制御領域１５はゲート電極３５とオーバーラップさせていない。ソース抵抗制御領域１５の電流経路長すなわちソースコンタクト領域１２ａとソースエクステンション領域１２ｂとの間の電流経路長（半導体抵抗領域１５ａの経路長）は、リセス１６の幅や深さ、及び半導体抵抗領域１５ａの厚みによって決定され、ゲート電極３５との位置合わせ精度に依存しない。従って、飽和電流のユニットセル内におけるアンバランスが生じることを防止できる。

また、特に炭化珪素を用いたＭＯＳ構造を有する素子においては、注入不純物量が大きい領域に例えば熱酸化を施すと、注入していない領域に比べて酸化速度が増加する増速酸化が起こることが知られている。実施の形態１では、シート抵抗が小さい、すなわち注入不純物量が多いソースエクステンション領域１２ｂがゲート電極３５端部でＭＯＳ構造を形成するため、ゲート絶縁膜３０を熱酸化で形成した場合に、その部分の酸化膜厚を大きくできる。その結果、ゲート電極３５端部でのゲート電界を弱め、より高い信頼性の素子が形成される。このことも、ソース抵抗制御領域１５をゲート電極３５とオーバーラップさせていない理由の一つである。

以上の製造方法によって作製された実施の形態１に係る半導体装置によれば、ソース領域１２が、ソースパッド４１に接続するオーミック電極４０に接触するソースコンタクト領域１２ａと、チャネル領域に隣接するソースエクステンション領域１２ｂと、その間のソース抵抗制御領域１５の半導体抵抗領域１５ａとが直列に接続した構造を有するため、半導体抵抗領域１５ａのシート抵抗に応じたソース抵抗によって、飽和電流を制御することができる。

また、ソースエクステンション領域１２ｂとソースコンタクト領域１２ａは同時に形成され、両者の第１導電型の実効的な不純物濃度分布が等しいので、プロセス工数の削減による製造コストの低減や、微細パターニング形成が不要となることによる製造上の容易さを向上することができる。

さらに、エピタキシャル成長により形成された半導体抵抗領域１５ａにおける第１導電型の不純物濃度分布は、ソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向に均一であるので、ソース抵抗制御領域１５の抵抗の設計値に対する制御性が増し、製造上のロバスト性が向上する。また、イオン注入で半導体抵抗領域１５ａを形成する場合と異なり、エピタキシャル成長法では不純物濃度プロファイルの制御が容易であることから、所望の不純物濃度を有する半導体抵抗領域１５ａを形成しやすい。

伝導キャリアの移動度は、室温以上では格子散乱に支配され、高温になるほど小さくなる。また、イオン注入などのプロセスで結晶欠陥が存在すると、ある程度のエネルギー準位に形成されたトラップが伝導キャリアを捕獲するため、実効的な移動度が低下する。捕獲された伝導キャリアは、ある温度まで高くなるとトラップから熱放出されるため、トラップがない場合の移動度に近づく。つまり、結晶欠陥が少ない半導体ほど、室温付近での移動度と高温下での移動度の差が大きくなり、室温下ではオン抵抗への影響が少なく、短絡時の高温下では大きな抵抗を示す、温度感度の高い抵抗となる。

リセス１６の内壁に半導体抵抗領域１５ａをエピタキシャル成長により形成する場合、半導体抵抗領域１５ａにはイオン注入による結晶欠陥が形成されず、窒化プロセスやエッチングプロセスによるダメージもドリフト層２の上面に形成した場合に比べ受けにくいため、結晶欠陥が少ない半導体抵抗領域１５ａを得ることができる。

また、ソース抵抗制御領域１５の長さ（半導体抵抗領域１５ａの経路長）は、ソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向の距離がユニットセル１０内で均一であるので、ユニットセル１０内における電流分布及び負荷短絡時における発熱分布が一様となり、負荷短絡時などの発熱を伴う素子破壊に対する信頼性が向上する。

また、本実施の形態では、半導体抵抗領域１５ａの第１導電型の不純物濃度を、ソースエクステンション領域１２ｂまたはソースコンタクト領域１２ａの第１導電型の不純物濃度よりも１桁以上小さくし、半導体抵抗領域１５ａのシート抵抗を高くしている。これにより、半導体装置のオン抵抗に対して無視できない程度の有意なソース抵抗が得られ、飽和電流低減と短絡耐量増加の効果を得ることができる。また、半導体抵抗領域１５ａ内の厚みを薄くすることによっても、半導体抵抗領域１５ａのシート抵抗が高くなり、同様の効果が得られる。ただし、半導体抵抗領域１５ａは、ウェル領域２０との間のｐｎ接合によりその厚さ全体が空乏化されない程度に、その厚さ及び第１導電型の不純物濃度が設定される。半導体抵抗領域１５ａの厚さ全体に空乏層が形成され、その空乏層により半導体抵抗領域１５ａがソースコンタクト領域１２ａ側とソースエクステンション領域１２ｂ側とに分断されると、オン抵抗が過度に増加するため好ましくない。

＜実施の形態２＞
実施の形態２では、本発明をトレンチ型のＭＯＳＦＥＴに適用する。

図２０〜図２５は、実施の形態２に係る半導体装置であるトレンチ型ＭＯＳＦＥＴの製造方法を示す工程図である。図２０〜図２５は、能動領域７内に複数配設されたユニットセル１０のうちの一つの右側半分の縦断面に相当する。つまり、図２０〜図２５は終端領域を含んでおらず、能動領域７内の領域の任意の位置の断面を示している。以下、これらの図に基づいて、実施の形態２に係る半導体装置の製造方法を説明する。

まず、実施の形態１において図９〜図１６を用いて説明した工程と同様の方法により、ドリフト層２に、ウェル領域２０、ウェルコンタクト領域２５、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ及びソース抵抗制御領域１５（半導体抵抗領域１５ａ及び絶縁体領域１５ｂ）を形成する。トレンチ型ＭＯＳＦＥＴでは、ウェル領域２０の外側（ユニットセル１０の間）にゲート電極３５が埋め込まれる構成となるため、ＪＦＥＴ領域１１を有しない構造となる。そのため、この段階では、図２０のように、ウェル領域２０及びソースエクステンション領域１２ｂが、それぞれユニットセル１０間で分離されていなくてもよい。

次に、ドリフト層２の選択的なエッチングにより、図２１のように、ソースエクステンション領域１２ｂ及びウェル領域２０を貫通するトレンチ１１０を形成する。トレンチ１１０の側壁には、ソースエクステンション領域１２ｂ、ウェル領域２０及びウェル領域２０の下のドリフト層２が露出される。トレンチ型ＭＯＳＦＥＴでは、ソースエクステンション領域１２ｂとソース領域１２の下のドリフト層２とに挟まれつつトレンチ１１０に隣接したウェル領域２０の部分がチャネル領域となる。

トレンチ１１０の底部のコーナー部は、ＭＯＳＦＥＴの動作時における電界集中を低減するために、テーパー形状もしくはラウンド形状となっていることが望ましい。また、トレンチ１１０の側壁は、ドリフト層２表面に対して垂直に近いことが望ましい。

続いて、トレンチ１１０の内壁の犠牲酸化処理（犠牲酸化膜の形成とそのエッチング）やＣＤＥ（Chemical Dry Etching）処理などによって、清浄なトレンチ１１０の側壁を得た後、実施の形態１と同様の方法により、フィールド酸化膜３１、ゲート絶縁膜３０及びゲート電極３５を形成する。

このとき、ゲート絶縁膜３０は、ドリフト層２の上面及びトレンチ１１０の内壁（側壁及び底面）を覆うように形成する。また、ゲート電極３５は、ゲート絶縁膜３０を挟んで少なくともトレンチ１１０の側壁におけるウェル領域２０が露出した部分（チャネル領域）に隣接するように形成する。さらに、ゲート電極３５は、ゲート絶縁膜３０を挟んでソースエクステンション領域１２ｂと横方向にオーバーラップさせる。このことは、チャネル抵抗の増大を防ぐ観点から重要である。

ここで、ゲート絶縁膜３０は、図２２のように、トレンチ１１０の全体を埋めるように形成してもよいし、図２３のようにトレンチ１１０の内部に部分的に形成してもよい。図２２の構造では、ゲート電極３５の抵抗値を低くできるが、ＭＯＳＦＥＴの動作時にトレンチ１１０の端部や底部のＭＯＳ構造での電界が増加し、信頼性が低下する場合がある。一方、図２３の構造では、上記の信頼性の問題を回避できると共に、ゲート電極３５をトレンチ１１０に対して自己整合的（セルフアライン）に形成できるため、マスク枚数削減によるコスト低減にも寄与できる。

その後は実施の形態１と同様の方法により、層間絶縁膜３２、オーミック電極４０，４２、ソースパッド４１、ゲートパッド４５及びドレイン電極４３を形成することで、図２４または図２５に示すトレンチ型ＭＯＳＦＥＴが作製される。図２４は、ゲート絶縁膜３０を図２２のように配設した場合の構成を示しており、図２５は、ゲート絶縁膜３０を図２３のように配設した場合の構成を示している。

実施の形態２においても、ソース領域１２は、オーミック電極４０を介してソースパッド４１に接続するソースコンタクト領域１２ａと、チャネル領域に隣接するソースエクステンション領域１２ｂと、その間のソース抵抗制御領域１５とが直列に接続した構造となる。よって、実施の形態１と同様に、ソース抵抗制御領域１５の半導体抵抗領域１５ａのシート抵抗に応じたソース抵抗によって、飽和電流を制御することができる。トレンチ型ＭＯＳＦＥＴは、ＪＦＥＴ領域を有さないためＪＦＥＴ効果による飽和電流制御ができないので、この効果は特に有効である。

本実施の形態も、ＭＯＳＦＥＴのみならず、ＩＧＢＴに対しても適用可能である。

＜実施の形態３＞
実施の形態３では、実施の形態１のＭＯＳＦＥＴ構造に対して、ソース抵抗制御領域１５の半導体抵抗領域１５ａを構成する半導体膜１７ａをドリフト層２の表面にも形成する。

図２６は、実施の形態３に係る半導体装置であるＭＯＳＦＥＴの構成を示す縦断面図である。当該半導体装置のチップ５の全体構造は、図１及び図２に示したものと同様であり、図２６は図１のＡ１−Ａ２線に沿った断面に対応している。なお、図２６においては、図３に示したものと同様の機能を有する要素には同一符号を付してあるので、ここではそれらの説明は省略する。

本実施の形態３に係るＭＯＳＦＥＴにおいても、実施の形態１と同様に、ソース領域１２は、ソースコンタクト領域１２ａと、ソースエクステンション領域１２ｂと、その間に接続したソース抵抗制御領域１５との３つの領域から構成される。また、ソース抵抗制御領域１５は、半導体抵抗領域１５ａと絶縁体領域１５ｂとから構成される。但し、本実施の形態３では、半導体抵抗領域１５ａの形成に用いた半導体膜１７ａを、リセス１６の内壁だけでなく、ドリフト層２の表面（ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂ、ウェル領域２０等の表面）上にも残存させている。この場合、チャネルが形成される場所は、ソースエクステンション領域１２ｂとＪＦＥＴ領域１１の間のウェル領域２０内ではなく、その上の半導体膜１７ａ（エピタキシャル成長層）になる。

実施の形態３に係る半導体装置（ＭＯＳＦＥＴ）の製造方法を説明する。図２７及び図２８は当該製造方法を説明するための工程図である。図２７及び図２８は、能動領域７内に複数配設されたユニットセル１０のうちの一つの右側半分の縦断面に相当する。つまり、図２７及び図２８は終端領域を含んでおらず、能動領域７内の領域の任意の位置の断面（図１のＢ１−Ｂ２線に沿った断面）を示している。

まず、実施の形態１において図９〜図１５を用いて説明した工程と同様の方法により、ドリフト層２に、ウェル領域２０、ウェルコンタクト領域２５及びソース注入領域１４を形成し、ソース注入領域１４を貫通するリセス１６を形成することで、ソース注入領域１４をソースコンタクト領域１２ａとソースエクステンション領域１２ｂとに分割する。そして、リセス１６の内壁を含むドリフト層２上に、半導体抵抗領域１５ａとなる半導体膜１７ａと絶縁体領域１５ｂとなる絶縁膜１７ｂとを順次形成する（図１５）。

次いで、ＲＩＥ（Reactive Ion Etching）やＣＭＰ（Chemical Mechanical Polishing）などにより、ドリフト層２の表面上に半導体膜１７ａを残存させつつ、半導体基板１ａの表面上の絶縁膜１７ｂを除去することで、図２７のように、リセス１６内に半導体抵抗領域１５ａ及び絶縁体領域１５ｂからなるソース抵抗制御領域１５を形成する。この工程では、絶縁膜１７ｂの厚み分だけエッチングすることが望ましいが、エッチング量の制御性やウェハ面内でのエッチング量のばらつきを考慮して、ある半導体抵抗領域１５ａが若干エッチングされる程度オーバーエッチするとよい。

さらに、マスクを用いた選択的なドライエッチング等により、終端領域上の半導体膜１７ａを除去する。

その後は実施の形態１と同様の方法により、ゲート絶縁膜３０、ゲート電極３５、層間絶縁膜３２、オーミック電極４０，４２、ソースパッド４１、ゲートパッド４５及びドレイン電極４３を形成する。ただし、層間絶縁膜３２に、ソースパッド４１をソースコンタクト領域１２ａ、ウェルコンタクト領域２５及び終端低抵抗領域２８に接続させるためのコンタクトホール（ソースコンタクトホール）を形成するエッチングの際には、当該コンタクトホールがソースコンタクト領域１２ａ、ウェルコンタクト領域２５及び終端低抵抗領域２８に達するように、当該コンタクトホールの底に露出した半導体膜１７ａは除去する。その結果、図２８に示すように、ドリフト層２の表面に延在した半導体膜１７ａを有するトレンチ型ＭＯＳＦＥＴが作製される。

実施の形態３では、図２９に示すように、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂをそれぞれソース抵抗制御領域１５から離間して配設し、それらの間をドリフト層２の表面上の半導体膜１７ａによって接続させてもよい。それにより、実質的な半導体抵抗領域１５ａの経路長が図２８の場合よりも長くなり、ソース抵抗を大きくできる。

なお、図２９の構成は、実施の形態３において、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂとなる不純物領域（ソース注入領域）を形成するイオン注入工程の際に、図３０のようにソースコンタクト領域１２ａとソースエクステンション領域１２ｂとに分離して形成し、且つ、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとの間隔をリセス１６よりも広くすることにより実現できる。

また、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂをそれぞれソース抵抗制御領域１５から離間して配設する場合、図３１のように、ソースエクステンション領域１２ｂよりも外側（ＪＦＥＴ領域１１側）の半導体膜１７ａを除去してもよい（ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂとソース抵抗制御領域１５とを接続する半導体膜１７ａは残存させる）。この場合、実施の形態１と同様に、ウェル領域２０におけるソースエクステンション領域１２ｂとＪＦＥＴ領域１１との間の部分がチャネル領域となる。図３１の構成は、終端領域上の半導体膜１７ａをドライエッチング等により除去する工程において、ソースエクステンション領域１２ｂよりも外側の半導体膜１７ａも同時に除去すればよく、マスクの枚数を増やす必要はない。

なお、上記の実施の形態１〜３に示した半導体装置の構造から得られる効果は、その構造を有する限り、他の製造方法で形成されたとしても同様に得られる。

また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ａ，１ｂ 半導体基板、２ ドリフト層、５ チップ、７ 能動領域、１０ ユニットセル、１１ ＪＦＥＴ領域、１２ ソース領域、１２ａ ソースコンタクト領域、１２ｂ ソースエクステンション領域、１３ フィールドストップ領域、１４ ソース注入領域、１５ ソース抵抗制御領域、１５ａ 半導体抵抗領域、１５ｂ 絶縁体領域、１６ リセス、１７ａ 半導体膜、１７ｂ 絶縁膜、２０ ウェル領域、２１ 終端ウェル領域、２３ ウェルブリッジ領域、２５ ウェルコンタクト領域、２８ 終端低抵抗領域、３０ ゲート絶縁膜、３１ フィールド酸化膜、３２ 層間絶縁膜、３５ ゲート電極、４０ オーミック電極、４２ オーミック電極、４１ ソースパッド、４３ ドレイン電極、４４ ゲート配線、４５ ゲートパッド、５０ ＦＬＲ領域、１００ａ，１００ｂ，１００ｃ 注入マスク、１１０ トレンチ。

Claims (15)

1. 半導体基板と、
   前記半導体基板上に形成された第１導電型のドリフト層と、
   前記ドリフト層の表層部に選択的に形成された第２導電型のウェル領域と、
   前記ウェル領域内の表層部に少なくとも一部が形成された第１導電型のソース領域と、
   前記ウェル領域に隣接する前記ドリフト層の部分であるＪＦＥＴ領域と、
   前記ソース領域と前記ＪＦＥＴ領域とに挟まれた前記ウェル領域の部分であるチャネル領域と、
   前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域及び前記ＪＦＥＴ領域に跨って延在するゲート電極と、
   前記ソース領域に接続するソース電極と、
   前記半導体基板の裏面に形成されたドレイン電極とを備え、
   前記ソース領域は、
   前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、
   前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接するソースエクステンション領域と、
   前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたソース抵抗制御領域とを含み、
   前記ソース抵抗制御領域は、
   前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたリセスと、
   前記リセスの内壁に少なくとも一部が形成され、前記ソースコンタクト領域及びソースエクステンション領域に接続する第１導電型の半導体抵抗領域とを含む
   ことを特徴とする半導体装置。
2. 半導体基板と、
   前記半導体基板上に形成された第１導電型のドリフト層と、
   前記ドリフト層の表層部に選択的に形成された第２導電型のウェル領域と、
   前記ウェル領域を貫通して、当該ウェル領域の下の前記ドリフト層に達するように形成されたトレンチと、
   前記ウェル領域内の表層部に形成され、前記トレンチの側壁に達する第１導電型のソース領域と、
   前記ソース領域と前記ウェル領域の下の前記ドリフト層とに挟まれつつ前記トレンチに隣接した前記ウェル領域の部分であるチャネル領域と、
   前記トレンチ内にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域及び前記ウェル領域の下の前記ドリフト層に跨って延在するゲート電極と、
   前記ソース領域に接続するソース電極と、
   前記半導体基板の裏面に形成されたドレイン電極とを備え、
   前記ソース領域は、
   前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、
   前記ウェル領域内の表層部に形成され、前記トレンチに隣接するソースエクステンション領域と、
   前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたソース抵抗制御領域とを含み、
   前記ソース抵抗制御領域は、
   前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成されたリセスと、
   前記リセスの内壁に少なくとも一部が形成され、前記ソースコンタクト領域及びソースエクステンション領域に接続する第１導電型の半導体抵抗領域とを含む
   ことを特徴とする半導体装置。
3. 前記リセスには、前記半導体基板よりも熱伝導率の低い絶縁体が埋め込まれている
   請求項１または請求項２記載の半導体装置。
4. 前記半導体抵抗領域の第１導電型の不純物濃度は、前記ソースコンタクト領域及び前記ソースエクステンション領域の第１導電型の不純物濃度よりも低い
   請求項１から請求項３のいずれか一項記載の半導体装置。
5. 前記半導体抵抗領域と前記ウェル領域と間のｐｎ接合によって前記半導体抵抗領域の厚さ全体が空乏化していない
   請求項１から請求項４のいずれか一項記載の半導体装置。
6. 前記半導体抵抗領域を構成する半導体膜が、前記チャネル領域及び前記ＪＦＥＴ領域上にまで延在している
   請求項１記載の半導体装置。
7. 前記半導体抵抗領域は、イオン注入により形成されたものである
   請求項１から請求項５のいずれか一項記載の半導体装置。
8. 前記半導体抵抗領域は、エピタキシャル成長により形成されたものである
   請求項１から請求項６のいずれか一項記載の半導体装置。
9. 前記半導体抵抗領域における電流の経路長がユニットセル内で均一である
   請求項１から請求項８のいずれか一項記載の半導体装置。
10. 前記リセスの深さが０．１〜５．０μｍである
    請求項１から請求項９のいずれか一項記載の半導体装置。
11. 前記ドリフト層がワイドバンドギャップ半導体からなる
    請求項１から請求項１０のいずれか一項記載の半導体装置。
12. （ａ）第１導電型の半導体層の表層部に、第２導電型の不純物をイオン注入することによりウェル領域を形成する工程と、
    （ｂ）前記ウェル領域内の表層部に第１導電型のソース領域を形成する工程と、
    （ｃ）前記ウェル領域に隣接する前記半導体層の部分であるＪＦＥＴ領域、前記ソース領域と前記ＪＦＥＴ領域とに挟まれた前記ウェル領域の部分であるチャネル領域及び前記ソース領域に跨がるように、前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
    （ｄ）前記ソース領域に接続するソース電極を形成する工程とを備え、
    前記工程（ｂ）は、
    （ｂ−１）前記ウェル領域内の表層部に第１導電型の不純物をイオン注入することより、前記ソース電極に接続するソースコンタクト領域と、前記チャネル領域に隣接するソースエクステンション領域とを形成する工程と、
    （ｂ−２）前記ソースコンタクト領域とソースエクステンション領域との間にリセスを形成する工程と、
    （ｂ−３）前記リセスの内壁に、前記ソースコンタクト領域及びソースエクステンション領域に接続する第１導電型の半導体抵抗領域を形成する工程とを備える
    ことを特徴とする半導体装置の製造方法。
13. （ａ）第１導電型の半導体層の表層部に、第２導電型の不純物をイオン注入することによりウェル領域を形成する工程と、
    （ｂ）前記ウェル領域内の表層部に第１導電型のソース領域を形成する工程と、
    （ｃ）前記ソース領域及び前記ウェル領域を貫通して前記ウェル領域の下の前記半導体層に達するトレンチを形成する工程と、
    （ｄ）前記トレンチの側壁に露出した、前記ソース領域、前記半導体層、及び当該ソース領域と当該半導体層との間の前記ウェル領域の部分であるチャネル領域に跨がるように、前記トレンチの側壁にゲート絶縁膜を介してゲート電極を形成する工程と、
    （ｅ）前記ソース領域に接続するソース電極を形成する工程とを備え、
    前記工程（ｂ）は、
    （ｂ−１）前記ウェル領域内の表層部に第１導電型の不純物をイオン注入することより、前記ソース電極に接続するソースコンタクト領域と、前記チャネル領域に隣接するソースエクステンション領域とを形成する工程と、
    （ｂ−２）前記ソースコンタクト領域とソースエクステンション領域との間にリセスを形成する工程と、
    （ｂ−３）前記リセスの内壁に、前記ソースコンタクト領域及びソースエクステンション領域に接続する第１導電型の半導体抵抗領域を形成する工程とを備える
    ことを特徴とする半導体装置の製造方法。
14. 前記工程（ｂ）は、
    （ｂ−４）前記リセスに前記半導体基板よりも熱伝導率の低い絶縁体を埋め込む工程をさらに備える
    請求項１２または請求項１３記載の半導体装置の製造方法。
15. 前記ソースコンタクト領域及び前記ソースエクステンション領域は、前記工程（ｂ−１）では互いに繋がった状態で形成され、前記工程（ｂ−２）で前記トレンチによって前記ソースコンタクト領域と前記ソースエクステンション領域とに分割される
    請求項１３記載の半導体装置の製造方法。

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