JPS58159344A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58159344A JPS58159344A JP57043145A JP4314582A JPS58159344A JP S58159344 A JPS58159344 A JP S58159344A JP 57043145 A JP57043145 A JP 57043145A JP 4314582 A JP4314582 A JP 4314582A JP S58159344 A JPS58159344 A JP S58159344A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- oxide films
- substrate
- insulating film
- field oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体基似上に能動素子または受動素子が形
成されたＭｌａ型半導体集権回路に関するＯ 近年、Ｎｌａ型半尋体業積回路は急運に微細化高密度化
が進んでいるが、一方、回路機能上またはデバイス品質
上、おるいは静電気に対するデバイス保農の為、これら
のデバイスで祉従来の寸法規準で素子パターンを設計し
なけれはならない。
成されたＭｌａ型半導体集権回路に関するＯ 近年、Ｎｌａ型半尋体業積回路は急運に微細化高密度化
が進んでいるが、一方、回路機能上またはデバイス品質
上、おるいは静電気に対するデバイス保農の為、これら
のデバイスで祉従来の寸法規準で素子パターンを設計し
なけれはならない。
そのため、高密度化を十分に進められないのが現状であ
る。例えば、アナログ・デバイスでは、電荷蓄Ｓを目的
とした容量が用いられ、しかも大きな容量値を必要とす
る場合が多い。従来は、単位面積当りの容量を増加させ
る為、対向電極間の絶縁膜の膜厚を薄くし九９、誘電率
の高い絶縁膜を用いて対応してきたが、それでも占有面
積が他の回路素子部に比収して大きく、少しでも不妊く
する技術の開発が望まれている。又、静電気に対するテ
パイス保−の為、拡散層や多結晶シリコンによる高抵抗
が用いられる。微小パターンで高抵抗を設計すると、本
来、内部回路保麟を目的とする高抵抗自身の強度が低下
する為、内部回路に微細パターンを用いていたから、保
１１１回路のみに大きなパターンを用いなけれはならず
、特に多端子デバイスでは、集積回路チップの縮小が意
の如くならないという間聴を引起している。
る。例えば、アナログ・デバイスでは、電荷蓄Ｓを目的
とした容量が用いられ、しかも大きな容量値を必要とす
る場合が多い。従来は、単位面積当りの容量を増加させ
る為、対向電極間の絶縁膜の膜厚を薄くし九９、誘電率
の高い絶縁膜を用いて対応してきたが、それでも占有面
積が他の回路素子部に比収して大きく、少しでも不妊く
する技術の開発が望まれている。又、静電気に対するテ
パイス保−の為、拡散層や多結晶シリコンによる高抵抗
が用いられる。微小パターンで高抵抗を設計すると、本
来、内部回路保麟を目的とする高抵抗自身の強度が低下
する為、内部回路に微細パターンを用いていたから、保
１１１回路のみに大きなパターンを用いなけれはならず
、特に多端子デバイスでは、集積回路チップの縮小が意
の如くならないという間聴を引起している。
本発明の目的は、機能の割には大きな面積を占めて、集
積回路テップの細小を内部にしてい九谷蓋素子など、さ
らには能動素子をも含めて従来より素子密度を高めるこ
とのできる半導体集積回路を提供するにある。
積回路テップの細小を内部にしてい九谷蓋素子など、さ
らには能動素子をも含めて従来より素子密度を高めるこ
とのできる半導体集積回路を提供するにある。
本発明の半導体集積回路では、能動素子１九は受動素子
の形成される半導体基板の一表面″または絶縁物層で覆
われた該基板の一表面側を凹凸面とし、この凹凸向に前
Ｈ上菓子を形成することにより実効的な素子面積を増加
させて細密度の素子形成が可能となる。
の形成される半導体基板の一表面″または絶縁物層で覆
われた該基板の一表面側を凹凸面とし、この凹凸向に前
Ｈ上菓子を形成することにより実効的な素子面積を増加
させて細密度の素子形成が可能となる。
本発明によれは、素子形成部の実効（３）槓が増大する
ので、薄い絶縁膜を用いることな〈従来と−ｊじ容１１
値が得られる。し九がって、博い杷猷換を便用すること
による絶縁側圧不良の恐れは少くなる０また、凹凸面に
形成され九拡散抵抗や多結晶シリコン抵抗は実効長が長
くなるので、従来よシ小さな平面領域で、従来と同じ抵
抗値が侍られる。
ので、薄い絶縁膜を用いることな〈従来と−ｊじ容１１
値が得られる。し九がって、博い杷猷換を便用すること
による絶縁側圧不良の恐れは少くなる０また、凹凸面に
形成され九拡散抵抗や多結晶シリコン抵抗は実効長が長
くなるので、従来よシ小さな平面領域で、従来と同じ抵
抗値が侍られる。
この場合、凹凸向をなだらかにすれば、従来の半面に比
べて脣に＊ｉ低下のおそれはない０つぎに本発明を実施
例により続開する。
べて脣に＊ｉ低下のおそれはない０つぎに本発明を実施
例により続開する。
第１図（＃ 、 （ｂｌは本発明の一東厖例に係る東横
卸図である。第１図（ａ）に示すように、−導電型の半
導体基板ｌの表面に公知の選択酸化法によシ、局部的に
隆起している両側の厚いフィールド酸化膜２．２および
フィールド酸化膜２．２の間にある４箇所の厚い酸化膜
３．３．・・・を形成する。つきに、第１図（ｂｌに示
すように、両側のフィールド酸化膜２．２を残して間に
ある厚い酸化膜３．３゜・・・を除去することにより凹
凸面とされ九基板面に、基板と反対ａ４１！型の拡散層
４を下部電極として形成し、さらに下部電極４の上に、
電極端子４ａの取出口を除いて容蓋絶縁膜５を形成し、
次に、絶縁膜５の上に、多結晶シリコンまた線金属の上
部電極６を形成し、下部電極および上部電極からそれぞ
れ電極陽子４ａと６ａとを引き出す。
卸図である。第１図（ａ）に示すように、−導電型の半
導体基板ｌの表面に公知の選択酸化法によシ、局部的に
隆起している両側の厚いフィールド酸化膜２．２および
フィールド酸化膜２．２の間にある４箇所の厚い酸化膜
３．３．・・・を形成する。つきに、第１図（ｂｌに示
すように、両側のフィールド酸化膜２．２を残して間に
ある厚い酸化膜３．３゜・・・を除去することにより凹
凸面とされ九基板面に、基板と反対ａ４１！型の拡散層
４を下部電極として形成し、さらに下部電極４の上に、
電極端子４ａの取出口を除いて容蓋絶縁膜５を形成し、
次に、絶縁膜５の上に、多結晶シリコンまた線金属の上
部電極６を形成し、下部電極および上部電極からそれぞ
れ電極陽子４ａと６ａとを引き出す。
このような本発明の業績回路の接置索子では、素子形成
の基板面が凹凸面となっているので、一定平面領域内の
実効面積が増大して、小さい領域で大きな谷ｉｔ値を得
ることができ、よって、賢槓回路チップの細小に役立つ
。
の基板面が凹凸面となっているので、一定平面領域内の
実効面積が増大して、小さい領域で大きな谷ｉｔ値を得
ることができ、よって、賢槓回路チップの細小に役立つ
。
Ｍ２図は本発明の８ｇ２（２）実施例に係る業績回路の
抵抗素子部のＷＩ面図である。同図において、−導電型
半導体基板１の凹凸面とされ九表面上に、抵抗層として
の反対碑電形の拡散層７が形成され、表面保珈膜８で保
論し、抵抗層の両端から電極陽子７ａおよび７ｂをそれ
ぞれ引き出している。
抵抗素子部のＷＩ面図である。同図において、−導電型
半導体基板１の凹凸面とされ九表面上に、抵抗層として
の反対碑電形の拡散層７が形成され、表面保珈膜８で保
論し、抵抗層の両端から電極陽子７ａおよび７ｂをそれ
ぞれ引き出している。
本例の電極膓子７ａと７ｂ間の抵抗値は、平面領域の従
来例に比べ凹凸面のため実効長か艮くな９、則し横−で
あっても大きな抵抗値が得られる。
来例に比べ凹凸面のため実効長か艮くな９、則し横−で
あっても大きな抵抗値が得られる。
第３図は本発明の第３の実施例に係る容蓋木子部の断面
図であるｏｉＳ図においては、−導電型半導体基板ｌの
上に形成された厚い膜化良の絶縁物層９を含む基板１の
表面側に多数の平行溝が形成され、この平行溝による凹
凸面上に下部電極としての多結晶シリコ／ＦｖＩＩｌＯ
が形成され、その上に絶縁膜５を介して上Ｓ電惚として
の多結晶シリコン層１１が形成され、下ｍ”ｗｔ極端子
１０ａと上部ｔ！Ｌ極端子ｊｌ ｍがこの谷蓋系子部の
両−電極端子として引き出されている。本例も凹凸面の
ために実効囲槓が場太し、小さい半面１１に域内で大き
な答普値が得られている。
図であるｏｉＳ図においては、−導電型半導体基板ｌの
上に形成された厚い膜化良の絶縁物層９を含む基板１の
表面側に多数の平行溝が形成され、この平行溝による凹
凸面上に下部電極としての多結晶シリコ／ＦｖＩＩｌＯ
が形成され、その上に絶縁膜５を介して上Ｓ電惚として
の多結晶シリコン層１１が形成され、下ｍ”ｗｔ極端子
１０ａと上部ｔ！Ｌ極端子ｊｌ ｍがこの谷蓋系子部の
両−電極端子として引き出されている。本例も凹凸面の
ために実効囲槓が場太し、小さい半面１１に域内で大き
な答普値が得られている。
第４図は、＃４３図の例と同様に、−導電型半導体基板
１の一表面側の凹凸向とされた絶縁物層９の上に抵抗体
としての多結晶シリコン鳩１２を形成し次ｗＪ４の例で
あり、両端から引き出した電極端子１２ａと１２ｂ間の
抵抗値は、平行溝を横切る方向のために実効長が長くな
シ、従来の平坦面に比べて大きな抵抗値が、四一平面領
域内で得ることができる。
１の一表面側の凹凸向とされた絶縁物層９の上に抵抗体
としての多結晶シリコン鳩１２を形成し次ｗＪ４の例で
あり、両端から引き出した電極端子１２ａと１２ｂ間の
抵抗値は、平行溝を横切る方向のために実効長が長くな
シ、従来の平坦面に比べて大きな抵抗値が、四一平面領
域内で得ることができる。
第５図は本発明の第５の実施例に係るＮ１８）ランジス
タ部の断面図であり、同図において、−４電型半纏体基
板１の一表面側に多数の平行溝がＪｌｉされ、この平行
ｈ１ｋｍ切る方向に相対してソース１３とドレイン１４
が形成され、ソース・ドレイン間の基板面を後うゲート
絶縁膜１５の上にゲートｔＪ１極１６が形成されている
。そして、ソース篭極端子１３ａ％ ドレイン電極端
子１４ａ、ゲート電極端子１６ａがそれぞれ引出されて
いる。
タ部の断面図であり、同図において、−４電型半纏体基
板１の一表面側に多数の平行溝がＪｌｉされ、この平行
ｈ１ｋｍ切る方向に相対してソース１３とドレイン１４
が形成され、ソース・ドレイン間の基板面を後うゲート
絶縁膜１５の上にゲートｔＪ１極１６が形成されている
。そして、ソース篭極端子１３ａ％ ドレイン電極端
子１４ａ、ゲート電極端子１６ａがそれぞれ引出されて
いる。
本例で４、表面チャンネルが多数の平行溝を横切方向に
形成されているので、チャンネル面が平坦な従来のトラ
ンジスタに比べ高抵抗となる。また、本例とは異なシ、
チャンネル長が十行婢と平行であれけ、平坦面よシ低抵
抗とすることができ、斤望特性に応じての小さい平面領
域内での設計の自由度が拡大される。
形成されているので、チャンネル面が平坦な従来のトラ
ンジスタに比べ高抵抗となる。また、本例とは異なシ、
チャンネル長が十行婢と平行であれけ、平坦面よシ低抵
抗とすることができ、斤望特性に応じての小さい平面領
域内での設計の自由度が拡大される。
このように、本発明によれは、受動素子または能動素子
を凹凸向上に形成することにより、実効面積の拡大がで
き、同一平面領域内で、平面パターン寸法をそのままで
、平坦向の従来素子に比べ容量値、抵抗値、チャンネル
長などの増減全図ることができ、チップサイズの動少、
またはサイズが則−なら絶縁耐圧および抵抗強ＩｊＬ増
大の効果ならびに設計自由度の拡大などの効果が得られ
る。
を凹凸向上に形成することにより、実効面積の拡大がで
き、同一平面領域内で、平面パターン寸法をそのままで
、平坦向の従来素子に比べ容量値、抵抗値、チャンネル
長などの増減全図ることができ、チップサイズの動少、
またはサイズが則−なら絶縁耐圧および抵抗強ＩｊＬ増
大の効果ならびに設計自由度の拡大などの効果が得られ
る。
第１図（旬、（ｂ）は本発明の一実施例に係る容賞索子
部の製造１根を示す＃面図、第２凶ないし第５図はそれ
ぞれ本発明の＃４２ないし第５実施例に係る部分断面図
である。 １・・・・・・−導電型半導体基板、２・・・・・・フ
ィールド・・・容！素子部下部電極、４ａ＋１０ａ ・
旧・・下部電極端子、５・・・・・・容量形成絶縁膜、
６．１１・旧・・上部電惨、６ａ、１１ａ・・・・・・
上部電極端子、７．１２・・団・抵抗層、７ａ、７ｂ、
１２ａ、１２ｂ ・・・−・抵抗電極端子、９・・・・
・・厚い酸化膜、１３・・・・・・ソース、１４・・・
・・・ドレイン、１５・・・・・・ゲート絶縁膜、１６
・・・用ゲート電極。 隼 ｌ 図 茅 ２ＩＩ！Ｊ 芽 ４ 図
部の製造１根を示す＃面図、第２凶ないし第５図はそれ
ぞれ本発明の＃４２ないし第５実施例に係る部分断面図
である。 １・・・・・・−導電型半導体基板、２・・・・・・フ
ィールド・・・容！素子部下部電極、４ａ＋１０ａ ・
旧・・下部電極端子、５・・・・・・容量形成絶縁膜、
６．１１・旧・・上部電惨、６ａ、１１ａ・・・・・・
上部電極端子、７．１２・・団・抵抗層、７ａ、７ｂ、
１２ａ、１２ｂ ・・・−・抵抗電極端子、９・・・・
・・厚い酸化膜、１３・・・・・・ソース、１４・・・
・・・ドレイン、１５・・・・・・ゲート絶縁膜、１６
・・・用ゲート電極。 隼 ｌ 図 茅 ２ＩＩ！Ｊ 芽 ４ 図
Claims (1)
- 半導体基板の一表面または絶縁物層で蝋われた該基板の
一表面側を凹凸にすることによって六−積を増加させ、
この増加した表面積をもつ凹凸面に能動素子または受動
素子が形成されていることを％徴とする半導体集積（ロ
）路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043145A JPS58159344A (ja) | 1982-03-18 | 1982-03-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043145A JPS58159344A (ja) | 1982-03-18 | 1982-03-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159344A true JPS58159344A (ja) | 1983-09-21 |
Family
ID=12655664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043145A Pending JPS58159344A (ja) | 1982-03-18 | 1982-03-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015095578A (ja) * | 2013-11-13 | 2015-05-18 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
-
1982
- 1982-03-18 JP JP57043145A patent/JPS58159344A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015095578A (ja) * | 2013-11-13 | 2015-05-18 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
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