JPH0652776B2 - 酸化物の側面壁のポリシリコンスペーサを利用した高抵抗負荷の製造方法 - Google Patents
酸化物の側面壁のポリシリコンスペーサを利用した高抵抗負荷の製造方法Info
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- JPH0652776B2 JPH0652776B2 JP1293770A JP29377089A JPH0652776B2 JP H0652776 B2 JPH0652776 B2 JP H0652776B2 JP 1293770 A JP1293770 A JP 1293770A JP 29377089 A JP29377089 A JP 29377089A JP H0652776 B2 JPH0652776 B2 JP H0652776B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
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-
- H—ELECTRICITY
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Description
【発明の詳細な説明】 本発明は高集積半導体記憶素子の高抵抗負荷製造方法に
関し、特に小面積でもってメモリー素子に用いられる様
に酸化物側面壁のポリシリコンスペーサを利用する高抵
抗負荷製造方法に関する。
関し、特に小面積でもってメモリー素子に用いられる様
に酸化物側面壁のポリシリコンスペーサを利用する高抵
抗負荷製造方法に関する。
メガビット級以上のSRAM(STatic Random Access Memor
y)素子が四つのトランジスターと２つの負荷抵抗より成
るセルを持つ場合、予備電流(Stand by Current)を減ら
すためもっとも高い負荷抵抗が要される。そしてメガビ
ット級以上の素子ではセルサイズが小くなるために高抵
抗の負荷抵抗を作るため低く塗布されたポリシリコンを
用いる場合その長さの制約を受けもっとも高い抵抗を得
にくかった。
y)素子が四つのトランジスターと２つの負荷抵抗より成
るセルを持つ場合、予備電流(Stand by Current)を減ら
すためもっとも高い負荷抵抗が要される。そしてメガビ
ット級以上の素子ではセルサイズが小くなるために高抵
抗の負荷抵抗を作るため低く塗布されたポリシリコンを
用いる場合その長さの制約を受けもっとも高い抵抗を得
にくかった。
尚、従来はSRAMの集積度が増加するに従いパッケージン
グを考慮し、チップサイズが減少されなければならない
ため相対的に単位セルサイズも減少されなければならな
かった。この如くセルサイズが小さいという制約のため
高集積素子へいく程静積貯蔵セルは６つのトランジスタ
ーよりは４つのトランジスターと２つの負荷抵抗を使用
する傾向があった。
グを考慮し、チップサイズが減少されなければならない
ため相対的に単位セルサイズも減少されなければならな
かった。この如くセルサイズが小さいという制約のため
高集積素子へいく程静積貯蔵セルは６つのトランジスタ
ーよりは４つのトランジスターと２つの負荷抵抗を使用
する傾向があった。
また特に負荷抵抗は低い予備電流を得るがためもっとも
高い抵抗値を持つことが出来る様低く塗布されたポリシ
リコンが用いられていた。ここで低く塗布されたポリシ
リコンの抵抗値はポリシリコンの厚さ、ドピング程度及
び表面上の長さにたよるが、この如き従来の方法等は該
３つの条件を好適にすることにより数百Ｇオーム（Ω）
の大きさをもつ抵抗を得る様にすることであった。
高い抵抗値を持つことが出来る様低く塗布されたポリシ
リコンが用いられていた。ここで低く塗布されたポリシ
リコンの抵抗値はポリシリコンの厚さ、ドピング程度及
び表面上の長さにたよるが、この如き従来の方法等は該
３つの条件を好適にすることにより数百Ｇオーム（Ω）
の大きさをもつ抵抗を得る様にすることであった。
しかし、素子の集積度がメガビット級以上へ行く程表面
状ポリシリコン抵抗が所有し得る長さは極めて限られる
ため、抵抗値は長さに比例すると云う一般的法則を考え
ればテラオーム（Ω）レベル引き上げることはもっとも
むずかしい課題であった。勿論、多層ポリシリコンを使
用し、ポリシリコンを使用しポリシリコン抵抗が有しう
る長さを増加させポリシリコンの厚さを例えば数１００
０Å程度に低下させることにより、抵抗値を増加させる
方法もありうるが、なお、後続工程と関連し種々の問題
点をもっている。
状ポリシリコン抵抗が所有し得る長さは極めて限られる
ため、抵抗値は長さに比例すると云う一般的法則を考え
ればテラオーム（Ω）レベル引き上げることはもっとも
むずかしい課題であった。勿論、多層ポリシリコンを使
用し、ポリシリコンを使用しポリシリコン抵抗が有しう
る長さを増加させポリシリコンの厚さを例えば数１００
０Å程度に低下させることにより、抵抗値を増加させる
方法もありうるが、なお、後続工程と関連し種々の問題
点をもっている。
従って、本発明は上記問題点を解消し小さいセル面積で
非等方性エッチング工程を利用する自己整列形のポリシ
リコンスペーサを成すことにより高抵抗（１テラ以上）
を得る高抵抗負荷製造方法を提供することを目的とす
る。
非等方性エッチング工程を利用する自己整列形のポリシ
リコンスペーサを成すことにより高抵抗（１テラ以上）
を得る高抵抗負荷製造方法を提供することを目的とす
る。
本発明による半導体素子の高抵抗負荷製造方法によれ
ば、 シリコン基板上部に絶縁層に用いる第１酸化物層を形成
する段階と、 上記第１酸化物層上部に第１ポリシリコン層(3)を蒸着
し、エッチング工程により接続部位に用いる一定部分だ
け残して除去し、これより相互に離隔される各々のパッ
ドを成す段階と、 上記第１ポリシリコン層と第１酸化物層上部に第２酸化
物層を形成し、上記第１ポリシリコン層よりなる各々の
パッド上部の一部と第１酸化物層上部の一部とを除く残
りの第２酸化物層をエッチング工程により除去し、上記
相互分離されるパッドを接続する段階と、 上記工程後全体的に第２ポリシリコン層を蒸着させ、非
等方性のエッチング工程により第２酸化物層側壁周に第
２ポリシリコンスペーサを成す段階と、 上記第２ポリシリコンスペーサの不要な一側面をエッチ
ング工程により除去し、それに因り上記パッド上部に形
成される第２ポリシリコンスペーサにより上記相互に離
隔されるパッドの各々を電気的に接続させ高抵抗に成る
様になす段階になり酸化物側面壁のポリシリコンスペー
サを利用する抵抗負荷製造方法を特徴とする。
ば、 シリコン基板上部に絶縁層に用いる第１酸化物層を形成
する段階と、 上記第１酸化物層上部に第１ポリシリコン層(3)を蒸着
し、エッチング工程により接続部位に用いる一定部分だ
け残して除去し、これより相互に離隔される各々のパッ
ドを成す段階と、 上記第１ポリシリコン層と第１酸化物層上部に第２酸化
物層を形成し、上記第１ポリシリコン層よりなる各々の
パッド上部の一部と第１酸化物層上部の一部とを除く残
りの第２酸化物層をエッチング工程により除去し、上記
相互分離されるパッドを接続する段階と、 上記工程後全体的に第２ポリシリコン層を蒸着させ、非
等方性のエッチング工程により第２酸化物層側壁周に第
２ポリシリコンスペーサを成す段階と、 上記第２ポリシリコンスペーサの不要な一側面をエッチ
ング工程により除去し、それに因り上記パッド上部に形
成される第２ポリシリコンスペーサにより上記相互に離
隔されるパッドの各々を電気的に接続させ高抵抗に成る
様になす段階になり酸化物側面壁のポリシリコンスペー
サを利用する抵抗負荷製造方法を特徴とする。
本発明によれば、限られる長さより単位面積を減ずるこ
とにより抵抗値を高めることと、多層ポリシリコンを成
す際に生ずる問題点を解消することと、予備電流を低く
なし得るテラオーム（Ω）レベルのポリシリコン抵抗を
得られる様に、高くドーピングされる導体用第１ポリシ
リコンパッドとその上部に低くドーピングされる抵抗用
の第２ポリシリコンをオーミック接触させもっとも高い
電気的抵抗をもつ抵抗体に製造する。
とにより抵抗値を高めることと、多層ポリシリコンを成
す際に生ずる問題点を解消することと、予備電流を低く
なし得るテラオーム（Ω）レベルのポリシリコン抵抗を
得られる様に、高くドーピングされる導体用第１ポリシ
リコンパッドとその上部に低くドーピングされる抵抗用
の第２ポリシリコンをオーミック接触させもっとも高い
電気的抵抗をもつ抵抗体に製造する。
また、上記製造方法は高集積化された半導体素子の製造
工程の際、実際制限に無関係に高抵抗の負荷を形成し得
る長所がある。
工程の際、実際制限に無関係に高抵抗の負荷を形成し得
る長所がある。
以下、図面を参照し詳しく説明すると次の如し。
第１図は、シリコン基板(1)上部に絶縁用第１酸化物層
(2)を成す断面図で、ここで上記第１絶縁用酸化物層(2)
はシリコン基板(1)と後に形成させる第１ポリシリコン
層の間を絶縁させる役割をなす。
(2)を成す断面図で、ここで上記第１絶縁用酸化物層(2)
はシリコン基板(1)と後に形成させる第１ポリシリコン
層の間を絶縁させる役割をなす。
第２図は、第１酸化物層(2)上部に第１ポリシリコン層
(3)を蒸着し、上記第１ポリシリコン層(3)はドーピング
ソースで固体源またはガス源を注入しもっとも高く（約
数×1020/cm3程）ドーピングする。次に、パターン化を
なすため光蝕刻及び、エッチングを実施し、第１ポリシ
リコン層(3)の一定部分のパッド(3A)を残して除去す
る。その後、第１ポリシリコン層(3)と第１酸化物層(2)
上部に第２酸化物層(4)を所望のポリシリコンスペーサ
断面積のための予定される厚さになし、第２酸化物層
(4)をドライプラズマエッチングで第１ポリシリコン層
(3)上部に一定部分及び第１酸化物層(2)上部に一定部分
残し他の部分は除去する。この際上記第２酸化物層(4)
の角は直角になればより好ましい。ここで、上記第１ポ
リシリコン(3)は後工程で形成される第２ポリシリコン
スペーサ(5A)及び(5B)に接触され抵抗体に電気的信号を
送付できるパッド(3A)または第６図に示される如く電気
的信号を受け入れるパッド(3B)として作用する。そして
上記各々のパッド(3A及び3B)の作用はその逆も成立す
る。
(3)を蒸着し、上記第１ポリシリコン層(3)はドーピング
ソースで固体源またはガス源を注入しもっとも高く（約
数×1020/cm3程）ドーピングする。次に、パターン化を
なすため光蝕刻及び、エッチングを実施し、第１ポリシ
リコン層(3)の一定部分のパッド(3A)を残して除去す
る。その後、第１ポリシリコン層(3)と第１酸化物層(2)
上部に第２酸化物層(4)を所望のポリシリコンスペーサ
断面積のための予定される厚さになし、第２酸化物層
(4)をドライプラズマエッチングで第１ポリシリコン層
(3)上部に一定部分及び第１酸化物層(2)上部に一定部分
残し他の部分は除去する。この際上記第２酸化物層(4)
の角は直角になればより好ましい。ここで、上記第１ポ
リシリコン(3)は後工程で形成される第２ポリシリコン
スペーサ(5A)及び(5B)に接触され抵抗体に電気的信号を
送付できるパッド(3A)または第６図に示される如く電気
的信号を受け入れるパッド(3B)として作用する。そして
上記各々のパッド(3A及び3B)の作用はその逆も成立す
る。
上記第２酸化物層(4)は、２つの第１及び第２ポリシリ
コン(3及び5)を隔離させてやる絶縁用酸化物でなく、第
２ポリシリコンスペーサ(5A及び5B)を得るための基本的
な高さを提供するためのものである。従って、第２酸化
物層(4)の厚さ（例えば3000Å）は後工程で形成すべき
第２ポリシリコンスペーサ(5A及び5B)の巾により決ま
り、後続工程にも影響を及ぼす。
コン(3及び5)を隔離させてやる絶縁用酸化物でなく、第
２ポリシリコンスペーサ(5A及び5B)を得るための基本的
な高さを提供するためのものである。従って、第２酸化
物層(4)の厚さ（例えば3000Å）は後工程で形成すべき
第２ポリシリコンスペーサ(5A及び5B)の巾により決ま
り、後続工程にも影響を及ぼす。
第３図は、第１酸化物層(2)、第１ポリシリコン層(3)及
び第２酸化物層(4)上部に第２ポリシリコン層(5)を蒸着
し、上記第２ポリシリコン層(5)は固体またはガス等の
トーピングソースを利用し低く注入させた状態（約３×
1018/cm3程）の断面図である。
び第２酸化物層(4)上部に第２ポリシリコン層(5)を蒸着
し、上記第２ポリシリコン層(5)は固体またはガス等の
トーピングソースを利用し低く注入させた状態（約３×
1018/cm3程）の断面図である。
第４図は、上記第２ポリシリコン層(5)をドライプラズ
マエッチングでエチングし第２酸化物層(4)側面壁に沿
い異方性エッチすることにより、ポリシリコンスペーサ
(5A及び5B)を成した状態の断面図を示している。
マエッチングでエチングし第２酸化物層(4)側面壁に沿
い異方性エッチすることにより、ポリシリコンスペーサ
(5A及び5B)を成した状態の断面図を示している。
第５図は、第２酸化物層(4)両側の第２ポリシリコンス
ペーサ(5A及び5B)で不要な右側にある第２ポリシリコン
スペーサ(5B)をピラメントマスクを使用し除去した状態
の断面図である。
ペーサ(5A及び5B)で不要な右側にある第２ポリシリコン
スペーサ(5B)をピラメントマスクを使用し除去した状態
の断面図である。
第６図は、本発明の平面図で、２つの第１ポリシリコン
層(3)のパッド(3A及び3B)が蒸着されるものと第２酸化
物層(4)側面壁に沿い第２ポリシリコンスペーサ(5′)が
２つの第１ポリシリコン層(3)のパッド上にオーミック
接触されて１つの抵抗体で形成されることを示す。
層(3)のパッド(3A及び3B)が蒸着されるものと第２酸化
物層(4)側面壁に沿い第２ポリシリコンスペーサ(5′)が
２つの第１ポリシリコン層(3)のパッド上にオーミック
接触されて１つの抵抗体で形成されることを示す。
上記の第１図〜第５図は第６図のX-X′側の断面を示し
たものである。
たものである。
上記の如く本発明によれば、素子が高集積化されるに従
い設計の限りが漸々少くなっても、少くとも設計線巾以
下にも断面積を減少させることができ高抵抗負荷を成せ
ることの出来る低くドーピングされた第２ポリシリコン
スペーサはその低部に位置する高くドーピングされた第
１ポリシリコンパッドにオーミック接触され、高い電気
的抵抗を持つ抵抗体として作用を成し、それに因る少い
面積で高い抵抗を形成する大きな効果がある。従って、
超高集積化される半導体素子の製造設計に大いに利用さ
れるよう様になった。
い設計の限りが漸々少くなっても、少くとも設計線巾以
下にも断面積を減少させることができ高抵抗負荷を成せ
ることの出来る低くドーピングされた第２ポリシリコン
スペーサはその低部に位置する高くドーピングされた第
１ポリシリコンパッドにオーミック接触され、高い電気
的抵抗を持つ抵抗体として作用を成し、それに因る少い
面積で高い抵抗を形成する大きな効果がある。従って、
超高集積化される半導体素子の製造設計に大いに利用さ
れるよう様になった。
第１図は、シリコン基板上部に第１酸化物層を形成する
状態の断面図。 第２図は、第１酸化物層上部に第１ポリシリコン層を蒸
着し、第１ポリシリコン層と第１酸化物層の一定上部に
第２酸化物層を形成する状態の断面図。 第３図は、第２図に表した第１酸化物層、第１ポリシリ
コン層及び第２酸化物層上部に第２ポリシリコン層を蒸
着する状態の断面図。 第４図は、上記第２酸化物層側壁に第２ポリシリコンス
ペーサを成した状態の断面図。 第５図は、第２ポリシリコンスペーサの不要部分を除く
状態の断面図。 第６図は、本発明の実施例により高抵抗負荷を成した平
面図。 １：シリコン基板、２：第１酸化物層 ３：第１ポリシリコン層、４：第２酸化物層 ５：第２ポリシリコン層、５′、５″：第２ポリシリコ
ンスペーサ
状態の断面図。 第２図は、第１酸化物層上部に第１ポリシリコン層を蒸
着し、第１ポリシリコン層と第１酸化物層の一定上部に
第２酸化物層を形成する状態の断面図。 第３図は、第２図に表した第１酸化物層、第１ポリシリ
コン層及び第２酸化物層上部に第２ポリシリコン層を蒸
着する状態の断面図。 第４図は、上記第２酸化物層側壁に第２ポリシリコンス
ペーサを成した状態の断面図。 第５図は、第２ポリシリコンスペーサの不要部分を除く
状態の断面図。 第６図は、本発明の実施例により高抵抗負荷を成した平
面図。 １：シリコン基板、２：第１酸化物層 ３：第１ポリシリコン層、４：第２酸化物層 ５：第２ポリシリコン層、５′、５″：第２ポリシリコ
ンスペーサ
Claims (5)
- 【請求項１】半導体素子の高抵抗負荷製造方法におい
て、 シリコン基板上部に絶縁層に用いる第１酸化物層を成す
段階と、 上記第１酸化物層上部に第１ポリシリコン層(3)を蒸着
し、エッチング工程により接続部位に用いる一定部分だ
けを残して除き、それに因り相互に離隔された各々のパ
ッドを成す段階と、 上記第１ポリシリコン層と第１酸化物層上部に第２酸化
物層を成し、上記第１ポリシリコン層より成る各々のパ
ッド上部の一部と第１酸化物層上部の一部とを除く残り
の第２酸化物層をエッチング工程により除き、上記相互
分離されるパッドを接続するような段階と、 上記工程後全体的に第２ポリシリコン層を蒸着し、非等
方性エッチング工程により第２酸化物層側壁周に第２ポ
リシリコンスペーサを成す段階と、 上記第２ポリシリコンスペーサの不要な一側面をエッチ
ング工程により除き、それに因り上記パッド上部に形成
された第２ポリシリコンスペーサにより上記相互離隔さ
れたパッドの各々を電気的に接続させ高抵抗に成る様に
する段階からなることを特徴とする酸化物側面壁のポリ
シリコンスペーサを利用する高抵抗負荷製造方法。 - 【請求項２】第１項において、 上記第１ポリシリコンの各々のパッドを成す段階は高く
トーピングされるポリシリコンに成すため、 第１ポリシリコンを蒸着させた後、ドーピングソースを
使用し高濃度にドーピングを成することを特徴とする酸
化膜側面壁のポリシリコンスペーサを利用する高抵抗負
荷製造方法。 - 【請求項３】第１項において、 上記第２ポリシリコンスペーサ形成段階は低くドーピン
グされたポリシリコンに成すために上記第２ポリシリコ
ン層を蒸着後ドーピングソースを使用し低濃度にドーピ
ング形成することを特徴とする酸化膜側面壁のポリシリ
コンスペーサを利用する高抵抗負荷製造方法。 - 【請求項４】第１項において、 第１ポリシリコンパッド上部の第２酸化物層形成段階
で、その厚さは後工程の第２ポリシリコンスペーサの巾
によって決めて成すことを特徴とする酸化膜側面壁のポ
リシリコンスペーサを利用する高抵抗負荷製造方法。 - 【請求項５】第１項において、 上記第１ポリシリコンパッドと第２ポリシリコンスペー
サの接続はオーミック接触される様蒸着し形成すること
を特徴とする酸化膜側面壁のポリシリコンスペーサを利
用する高抵抗負荷製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-14865 | 1988-11-12 | ||
| KR1019880014865A KR920004957B1 (ko) | 1988-11-12 | 1988-11-12 | 산화물 측면벽의 폴리실리콘 스페이서를 이용한 고저항 부하 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237145A JPH02237145A (ja) | 1990-09-19 |
| JPH0652776B2 true JPH0652776B2 (ja) | 1994-07-06 |
Family
ID=19279196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293770A Expired - Fee Related JPH0652776B2 (ja) | 1988-11-12 | 1989-11-10 | 酸化物の側面壁のポリシリコンスペーサを利用した高抵抗負荷の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4950619A (ja) |
| JP (1) | JPH0652776B2 (ja) |
| KR (1) | KR920004957B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298782A (en) * | 1991-06-03 | 1994-03-29 | Sgs-Thomson Microelectronics, Inc. | Stacked CMOS SRAM cell with polysilicon transistor load |
| JP4162515B2 (ja) * | 2002-03-25 | 2008-10-08 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| US7977201B2 (en) * | 2008-08-14 | 2011-07-12 | International Business Machines Corporation | Methods for forming back-end-of-line resistive semiconductor structures |
| US7939911B2 (en) * | 2008-08-14 | 2011-05-10 | International Business Machines Corporation | Back-end-of-line resistive semiconductor structures |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1094517B (it) * | 1978-04-28 | 1985-08-02 | Componenti Elettronici Sgs Ate | Procedimento per la fabbricazione di un elemento resistivo filiforme per circuito integrato |
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