JP4162515B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、SOI(Silicon On Insulator)基板上に構成された抵抗回路を有する相補型MOS半導体装置に関する。
【0002】
【従来の技術】
従来より抵抗回路を有する相補型MOS(CMOS)半導体集積回路装置は数多く使用されている。
この抵抗回路には電圧を分圧するためのブリーダー分圧回路もしくは時定数を設定するCR回路などに用いられる抵抗体などがあるが、コンパレーターやオペアンプなどのアナログ半導体装置や、電圧検出器や定電圧レギュレーターやスイッチングレギュレーターなどのパワーマネージメント半導体装置などにおいて、特にアナログ回路ではブリーダー分圧回路によって電圧を精度よく分割する必要がある。よってブリーダー抵抗体に要求される特性として抵抗比精度が高いことが挙げられる。例えば電圧検出器(ボルテージディテクター;VD)などはそのチップ面積に対する抵抗回路の面積の割合が非常に大きいため、精度よくかつ抵抗素子の面積を縮小が図れれば、それがチップ面積の縮小につながりコストを下げることが可能となる。
【0003】
この抵抗素子の材料として一般的には多結晶シリコンが用いられるが、多結晶シリコンを抵抗体として利用する場合、抵抗値は多結晶シリコンの結晶粒径、粒界そして膜厚に大きく依存する。そのため多結晶シリコンをCVD(Chemical Vapor Deposition)法に堆積させる製造装置の状態により抵抗値が変動してしまう。さらに多結晶シリコンをパターニング・エッチングし抵抗体を形成するが、抵抗体の面積を縮小していくとエッチングのばらつきによる抵抗値のばらつきが顕著に現れ、抵抗回路の抵抗比精度を保つのが困難となってくる。
【0004】
この抵抗体を単結晶シリコンであるSOI基板のシリコン活性層を利用して形成した場合、抵抗体に結晶粒界が存在しないため粒界に依存する抵抗のばらつきが皆無であり、抵抗体の高抵抗化かつ面積縮小も可能であるため抵抗体として利用するには非常に有効である。さらに、単結晶シリコン抵抗体のパターニングをLOCOS分離ではなくシリコンエッチングを用いた場合、多結晶シリコンに比べ単結晶シリコンの加工精度がよいためエッチングばらつきを低減できる。よって単結晶シリコンは抵抗体として利用するのに有利である。
【0005】
(例えば、特許文献1参照。)。
【0006】
【特許文献1】
特開2001-144254号公報(第1図)
【0007】
【発明が解決しようとする課題】
アナログ回路で使用される抵抗体に要求される特性として、高精度な分圧比、つまり高い抵抗比精度が求められる。そのため抵抗体にかかる電位の変動による抵抗値変動を極力抑制することが必要となる。そのためバルクCMOSプロセスにおいては抵抗体下部に電位固定用のウェルを形成するといったことが施される。
しかしながらSOI基板のシリコン活性層を抵抗体として利用する場合、埋込絶縁膜があるため抵抗体の下部の半導体支持基板部分にウェルをこまめに形成し、さらにこのウェルの電位分割の制御が困難であるため、電位変動による抵抗値変動を招くという問題を有している。
【0008】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【0009】
(1)半導体支持基板と、半導体支持基板上に形成された絶縁膜である埋込絶縁膜と、埋込絶縁膜上に形成されたシリコン活性層からなるSOI(Silicon On Insulator)基板上に構成される半導体装置において、シリコン活性層の一部分および埋込絶縁膜の一部分を除去し、半導体支持基板上に島状に形成されたシリコン活性層および埋込絶縁膜が存在し、島状シリコン活性層を単結晶シリコン抵抗体として抵抗回路が構成されていることを特徴とする半導体装置とした。
【0010】
(2)単結晶シリコン抵抗体となるシリコン活性層および埋込絶縁膜と、半導体支持基板との段差部側壁に絶縁膜を介し第一の多結晶シリコンからなるサイドスペーサーが形成されていることを特徴とする半導体装置とした。
【0011】
(3)単結晶シリコン抵抗体となるシリコン活性層厚が0.1μmから0.5μmであることを特徴とする半導体装置とした。
【0012】
(4)埋込絶縁膜厚が0.1μmから0.5μmであることを特徴とする半導体装置とした。
【0013】
(5)シリコン活性層と半導体支持基板との段差部側壁に形成されたサイドスペーサーが金属配線で接続され、サイドスペーサーの電位制御が可能であることを特徴とする半導体装置とした。
【0014】
(6)単結晶シリコン抵抗体の上部に酸化膜絶縁膜を介してMOSトランジスタのゲート電極材と同じである第2の多結晶シリコン層が配置され、第2の多結晶シリコンが金属配線で接続され、第2の多結晶シリコンの電位制御が可能であること特徴とする導体装置とした。
【0015】
(7)単結晶シリコン抵抗体の上部に配置された第2の多結晶シリコンの上部に層間絶縁膜を介して金属配線層が配置され、金属配線層の電位制御が可能であることを特徴とする半導体装置とした。
【0016】
(8)島状シリコン活性層からなる抵抗回路が、第1導電型の単結晶シリコン抵抗体および第2導電型の単結晶シリコン抵抗体から構成されていること特徴とする半導体装置とした。
【0017】
(9)半導体支持基板と、半導体支持基板上に形成された埋込絶縁膜と、埋込絶縁膜上に形成されたシリコン活性層からなるSOI(Silicon On Insulator)基板上に構成される半導体装置において、単結晶シリコン抵抗体を形成すべくシリコン活性層上にパターニングを施す工程と、シリコン活性層の一部の領域および埋込絶縁膜の一部の領域をエッチングにより除去し島状であるシリコン活性層および埋込絶縁膜を半導体支持基板上に形成することで単結晶シリコン抵抗体を形成する工程と、熱酸化による絶縁膜を0.01μmから0.04μmの厚さで形成する工程と、第1の多結晶シリコンをシリコン活性層から半導体支持基板表面部までの深さと同程度の厚さで堆積する工程と、異方性ドライエッチで第1の多結晶シリコンを絶縁膜表面が露出するまでエッチングを行い、島状のシリコン活性層および埋込絶縁膜と半導体支持基板の段差部側壁に絶縁膜を介しサイドスペーサーを形成する工程と、単結晶シリコン抵抗体の全域ないしは第1の領域に第1の導電型の不純物を1×1014〜9×1018atoms/cm3ドーピングする工程と、単結晶シリコン抵抗体の第2の領域に第2の導電型の不純物を1×1014〜9×1018atoms/cm3ドーピングする工程と、単結晶シリコン抵抗体にゲート絶縁膜を形成しゲート電極となる第2の多結晶シリコンを堆積する工程と、第2の多結晶シリコンをパターニング、エッチングを行い単結晶シリコン抵抗体上に一部にゲート電極を形成する工程と、単結晶シリコン抵抗体の第1の領域の一部ないし全域に1×1019atoms/cm3以上の第1の導電型の不純物をドーピングする工程と、単結晶シリコン抵抗体の第2の領域の一部ないし全域に1×1019atoms/cm3以上の第2の導電型の不純物をドーピングする工程と、SOI基板上に中間絶縁膜を形成する工程と、SOI基板上の中間絶縁膜にコンタクト孔を形成する工程と、コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程を経ることで形成される半導体装置の製造方法とした。
【0018】
(10)シリコン活性層の除去後、埋込絶縁膜の除去に等方性ウェットエッチを用いることを特徴とする半導体装置の製造方法とした。
【0019】
(11)シリコン活性層の除去後、埋込絶縁膜の除去に異方性ドライエッチを用いることを特徴とする半導体装置の製造方法とした。
【0020】
(12)シリコン活性層の除去後、埋込絶縁膜を異方性ドライエッチで途中までエッチングし、残りの埋込絶縁膜を等方性ウェットエッチすることで、埋込絶縁膜を除去することを特徴とする半導体装置の製造方法とした。
【0021】
(13)単結晶シリコン抵抗体の第1の領域の一部及び全域への1×1019atoms/cm3以上の第1の導電型の不純物ドーピングが第1の導電型のMOSトランジスタの拡散領域ドーピングと同時であり、単結晶シリコン抵抗体の第2の領域の一部及び全域への1×1019atoms/cm3以上の第2の導電型の不純物ドーピングが第2の導電型のMOSトランジスタの拡散領域ドーピングと同時であることを特徴とする半導体装置の製造方法とした。
【0022】
【発明の実施の形態】
以下、本発明の実施例を、図面を用いて詳細に説明する。図1は本発明の一実施例である単結晶シリコン活性層の抵抗体の断面図である。
【0023】
本実施例では抵抗体をN-抵抗体を例として示している。P型半導体支持基板101、主に酸化膜からなる埋込絶縁膜102、P型シリコン活性層103から構成されるSOI基板において、シリコン活性層103をエッチングによりパターニングした単結晶シリコンの両端に金属配線材と十分なコンタクトを取るための高濃度不純物領域であるN+単結晶シリコン領域108と、高抵抗なN-単結晶シリコン領域109を有したN-抵抗体121を形成している。この高抵抗なN-単結晶シリコン領域109の不純物濃度をイオン注入で制御し、所望の抵抗値を有する抵抗体を形成する。そしてこのN−抵抗体121の側壁に酸化膜からなる絶縁膜104を介して第1の多結晶シリコンからなるサイドスペーサー105を形成し、このサイドスペーサーで電位固定する構造となっている。さらに単結晶シリコンのN‐抵抗体121の上部にもゲート電極106をゲート絶縁膜107を介して配置している。尚、ここでは金属配線は省略している。
【0024】
またここではN-抵抗体で説明しているが、抵抗体の導電型をP型としたP-抵抗体で抵抗回路を構成しても構わない。このときもN型と同様にP-抵抗体にも高抵抗領域と高濃度不純物領域を有し、高抵抗領域の不純物濃度により抵抗値を設定する。また図1にはN-抵抗体121のみを示しているが、それらの抵抗体の特徴と製品に要求される特性とを考慮しN-抵抗体およびP-抵抗体の両方をする場合もある。
【0025】
多結晶シリコンを抵抗体に利用した際に問題となる、結晶粒径のばらつきなどに起因する抵抗値のばらつきは、単結晶シリコンのシリコン活性層を利用することで回避することができる。また多結晶シリコン抵抗体の場合通常5kΩ/□から20kΩ/□のシート抵抗値のものが用いられるが、イオン注入による不純物導入のドーズ量と抵抗値の関係が指数関数的に変化するため抵抗値を数十kΩ/□程度から数百kΩ/□までの高抵抗にする場合、少量のドーズ量の変動により抵抗値が大きく変わってしまう。よってイオン注入工程のバラツキによる抵抗バラツキが顕著となるため多結晶シリコンでは高抵抗化が困難である。これに対し単結晶シリコンで形成する抵抗体の場合、ドーズ量と抵抗値の相関関係は直線関係であるため高抵抗側でも抵抗値制御が容易となり、抵抗体の高抵抗化が可能となる。これにより抵抗回路の面積縮小につながるため単結晶シリコン抵抗体は非常に有効となる。尚、埋込絶縁膜102までエッチングしていることで、P型半導体支持基板101に素子を形成することも可能となっている。
【0026】
図2は単結晶シリコンであるP型シリコン活性層103を利用したN-抵抗体の平面図の一実施例を示したものである。この図では抵抗体を2つ並べている。尚、図2のA−A’間で切った断面図が図1に相当する。またB−B’間で切った断面図を図3に示す。
【0027】
N-抵抗体121の側壁に形成された多結晶シリコンからなるサイドスペーサー105はコンタクトホール202を介して金属配線が接続され任意の電位固定が可能となっている。そしてこの単結晶シリコンのN-抵抗体121の周囲をサイドスペーサー105でぐるりと囲み、サイドスペーサーによる電位固定によってN-抵抗体121がP型半導体支持基板101からの電位変動の影響を受けにくくする構造としている。とくにN-抵抗体121の下部には埋込絶縁膜102があるため、さらにその下部のP型半導体支持基板101にウェルを精度よく形成することが困難であり、半導体支持基板―単結晶シリコン抵抗体間の電位差変動による抵抗値変動が懸念されるが、サイドスペーサーを形成することで抵抗体との電位差変動による抵抗値変動を抑制することが可能であり、また各々の抵抗体のサイドスペーサーの電位分割も容易となる。埋込絶縁膜厚が0.1μm〜0.5μmであるのに対し、単結晶シリコン抵抗体とサイドスペーサー間の酸化膜絶縁膜の膜厚を例えば0.01μm〜0.04μm程度とすることで半導体支持基板間電位変動があっても、サイドスペーサーの電位固定で抵抗値の変動を抑えることが可能となる。尚、コンタクト202は金属配線がサイドスペーサーと接合するのであれば、任意の位置に配置してよい。
【0028】
またこの構造によりP型シリコン活性層103、埋込絶縁膜102が厚くなりエッチングにより段差が生じても、サイドスペーサー105で段差緩和を図ることができ、フォトレジストのコーティングにおけるコートムラ防止が可能となる。
さらにN-抵抗体121の電位固定を図るために、第2の多結晶シリコンからなるゲート電極106をN-抵抗体121の上部にも配置している。図4には図2のC−C’間で切った断面図を示しており、N‐抵抗体の上部にゲート電極となる多結晶シリコン401を積層している。これによりN-抵抗体121の上下で電位固定が可能となる。そして層間絶縁膜を介してさらに金属配線層を配置してさらに電位固定を図っている。
【0029】
尚、本発明である図1ではP型シリコン活性層103と埋込絶縁膜102を共にエッチングし抵抗体を形成しているが、図7で示すように埋込絶縁膜102はエッチングせず、P型シリコン活性層103のみをエッチングし抵抗体を形成し、抵抗体の側壁にサイドスペーサーを形成する構造も可能である。
【0030】
次に図1の半導体装置を、製造工程例である図5を用いてより詳しく説明する。
P型導電型であるP型半導体支持基板101上に膜厚が0.1μmから0.5μmである埋込絶縁膜102が形成され、さらにこの埋込絶縁膜102の上に膜厚が0.1μmから0.5μmのP型導電型のP型シリコン活性層103を有する、貼り合わせSOI基板を用意する。このSOI基板の埋込絶縁膜102の厚さ、およびP型シリコン活性層103の厚さはシリコン活性層上に形成するCMOSデバイスが必要とする特性により決まる。また半導体支持基板とシリコン活性層 の濃度が異なるSOI基板や、半導体支持基板とシリコン活性層の導電型が異なるSOI基板を用いても構わない。さらにシリコン活性層と半導体支持基板が同導電型で基板濃度も等しい場合はSIMOX基板を用いても構わない。
【0031】
このSOI基板にフォトレジスト501をコートし、P型シリコン活性層103上に形成する抵抗体のパターニングを施す(図5(a))。このレジストパターン501をマスク材としてRIE異方性ドライエッチでP型シリコン活性層103を埋込絶縁膜102が露出するまでエッチングする(図5(b))。さらにフォトレジスト501をマスク材として、埋込絶縁膜102をウェットエッチでエッチングする(図5(c))。ウェットエッチは等方性にエッチングが進むため埋込絶縁膜102にサイドエッチが入るが、その後CVD法で堆積させる多結晶シリコン502は成膜時のカバレッジが良い為,サイドエッチ部分まで多結晶シリコンがまわり込んで堆積する。これにより形成した抵抗体へのサイドスペーサーの電位固定効果が側部のみならず、抵抗体下部の一部分にまで発揮することができる。また本実施例では埋込絶縁膜除去をウェットエッチで説明しているが、RIE異方性ドライエッチを用いても構わない。またドライエッチを途中で止め、残りの埋込絶縁膜をウェットエッチングで除去しても構わない。埋込絶縁膜102の除去に等方性ウェットエッチを用いることで、P型半導体支持基板101にダメージを与えることもないため、このP型半導体支持基板101に素子を形成することも可能となる。
【0032】
次に熱酸化を行い、P型シリコン活性層103及びP型半導体支持基板101間に絶縁膜104を形成する。この熱酸化による絶縁膜の膜厚はおよそ0.01μmから0.04μmである。この絶縁膜上に、減圧CVD法で第1の多結晶シリコン501を堆積させる(図5(d))。この時多結晶シリコンは、ウェットエッチングによる埋込絶縁膜102の横方向エッチで形成された庇形状部分にも回り込んで堆積する。この多結晶シリコン501の膜厚は、シリコン活性層から半導体支持基板までの深さと同等とする。その後RIE異方性ドライエッチで多結晶シリコン膜501をその下の絶縁膜104が露出するまでエッチングすることで、P型シリコン活性層103とP型半導体支持基板101の段差部側壁に多結晶シリコンのサイドスペーサー105を形成する(図5(e ))。これらの工程により半導体支持基板開口部形成で生じた段差形状を改善する効果も期待できる。
【0033】
上記の工程のあと、CMOS半導体装置の形成に付随して抵抗体の形成を行う。本実施例である単結晶シリコンからなるN-抵抗体の製造工程例を図6に示す。
【0034】
P型シリコン活性層103に例えばリンをイオン注入し、1000〜1175℃で30分から5時間アニールを行いリンを拡散させ、例えば不純物濃度が1×1016〜1×1017atoms/cm3程度となるようなNウェル拡散層601を形成する。この時N-抵抗体のN-単結晶シリコン領域109の形成をこのNウェル形成のイオン注入で代用してもよい。その後図6(a)で示す様にLOCOS法によりフィールド絶縁膜602を埋込絶縁膜102に到達する厚さで形成する。ここではNウェル601形成後にフィールド絶縁膜602を形成したが、フィールド絶縁膜形成後にNウェルを形成しても構わない。
【0035】
また、抵抗体領域への不純物導入法として、フォトレジストでパターニングしマスクで選択的にN型不純物およびP型不純物をイオン注入しN-抵抗体およびP-抵抗体をそれぞれ作り分ける方法も可能である。この時N-単結晶シリコン領域への不純物導入は1×1014〜9×1018atoms/cm3程度の濃度で、イオン注入をリンの代わりに砒素を用いても構わない。またP-単結晶シリコン領域への不純物導入は1×1014〜9×1018atoms/cm3程度の濃度で、イオン注入にはボロンまたはBF2を用いても構わない。さらに低濃度の抵抗体領域形成を、しきい値電圧調整用のイオン注入を利用することで所望の抵抗値を得ることも可能としている。
【0036】
その後、熱酸化によるゲート絶縁膜107を膜厚が100〜300Åほど形成し、所望のしきい値電圧を得るためイオン注入したのち、減圧CVD法でゲート電極となる第2の多結晶シリコ603を例えば2000Åから4000Åほど堆積させる(図6(b))。その後フォトレジストでパターニングを施しゲート電極106を形成する。
そしてこのとき低濃度不純物濃度である抵抗体の高抵抗領域上部にもゲート電極を形成する。このようにすることで後の工程で行う抵抗体の高濃度拡散電極領域を自己整合的に形成することができ、抵抗体の長さの精度を良くすることが可能となる。また必要でなければ抵抗体上部にゲート電極を形成しないでもよい。
【0037】
その後フォトレジストでパターニングおよびイオン注入を行いNMOSトランジスタおよびPMOSトランジスタのソース・ドレインとなる高濃度不純物拡散層を形成する。図6(c)ではN-抵抗体の高濃度拡散電極を形成するために、NMOSトランジスタの高濃度不純物拡散層605形成のイオン注入と同時に行い、N+単結晶シリコン108を形成している。同様にP型抵抗体であればPMOSトランジスタの高濃度不純物導入と同時に、P型抵抗体の高濃度拡散電極の形成を行う。
【0038】
その後図示はしないが従来の半導体プロセスと同様に、中間絶縁膜の形成、コンタクトホール形成、アルミニウム配線パターンの形成を行う。この時、多結晶シリコンのサイドスペーサー部にもコンタクトホールを形成しサイドスペーサーの電位を制御できるようにする。またアルミニウム配線層も抵抗体上部に形成する。
【0039】
そして保護膜の形成とそのパターニングを経て、単結晶シリコン抵抗体を有する相補型MOS半導体装置が形成される。
【0040】
以上本発明の実施の形態をP型半導体基板を用いた実施例により説明してきたが、基板の極性を逆にしてN型の半導体基板を用いたN基板Pウェル型の場合も同様な効果が得られる。
【0041】
【発明の効果】
本発明はCMOSと抵抗回路を含む半導体装置において、抵抗体を単結晶シリコンで構成することで、高抵抗で消費電力を抑えつつ面積を縮小したブリーダー抵抗回路を提供することができ、また抵抗体の側壁に絶縁膜を介し第1の多結晶シリコンからなるサイドスペーサーと抵抗体の上部にゲート絶縁膜を介し第2の多結晶シリコンからなるゲート電極が設置された構造とすることで、基板間電位差変動による抵抗値変動を抑制し、高精度な電位分割が可能となる。
【図面の簡単な説明】
【図1】 本発明の半導体装置の一実施例を示す断面図である。
【図2】 本発明の半導体装置の一実施例を示す平面図である。
【図3】本発明の図3のB−B部分を切った断面図である。
【図4】本発明の図3のC−C部分を切った断面図である。
【図5】本発明の半導体装置における抵抗体の製造方法の一実施例を示す工程断面図である。
【図6】本発明の、図5以降の製造方法の一実施例を示す工程断面図である。
【図7】本発明の半導体装置の他の一実施例を示す断面図である。
【符号の説明】
101 P型半導体支持基板
102 埋込絶縁膜
103 P型シリコン活性層
104 絶縁膜
105 サイドスペーサー
106 ゲート電極
107 ゲート絶縁膜
108 N+単結晶シリコン
109 N-単結晶シリコン
121 N‐抵抗体
201 コンタクトホール
202 コンタクトホール
203 コンタクトホール
301 金属配線
302 層間絶縁膜
401 ゲート電極となる多結晶シリコン
402 金属配線
501 フォトレジスト
502 多結晶シリコン
601 フィールド絶縁膜
602 Nウェル領域
603 多結晶シリコン
604 フォトレジスト
605 N+高濃度不純物拡散層
606 P+高濃度不純物拡散層
611 NMOS
612 PMOS
Claims (12)
- 半導体支持基板と前記半導体支持基板上に形成された埋込絶縁膜と前記埋込絶縁膜上に形成されたシリコン活性層からなるSOI基板上に構成される半導体装置において、前記シリコン活性層の一部分および前記埋込絶縁膜の一部分を除去し、前記半導体支持基板上に島状に形成された、抵抗回路を構成するための単結晶シリコン抵抗体となる前記シリコン活性層および前記埋込絶縁膜が配置され、前記単結晶シリコン抵抗体となる前記シリコン活性層および前記埋込絶縁膜と前記半導体支持基板とからなる段差部の側壁に絶縁膜を介し第一の多結晶シリコンからなるサイドスペーサーが形成されていることを特徴とする半導体装置。
- 前記単結晶シリコン抵抗体となる前記シリコン活性層の厚さが0.1μmから0.5μmであることを特徴とする請求項1記載の半導体装置。
- 前記埋込絶縁膜の厚さが0.1μmから0.5μmであることを特徴とする請求項1記載の半導体装置。
- 前記段差部の側壁に形成された前記サイドスペーサーが金属配線で接続され、前記サイドスペーサーの電位制御が可能であることを特徴とする請求項1記載の半導体装置。
- 前記単結晶シリコン抵抗体の上部に酸化膜絶縁膜を介してMOSトランジスタのゲート電極材と同じである第2の多結晶シリコン層が配置され、前記第2の多結晶シリコンが金属配線で接続され、前記第2の多結晶シリコンの電位制御が可能であること特徴とする請求項1記載の半導体装置。
- 前記単結晶シリコン抵抗体の上部に配置された前記第2の多結晶シリコンの上部に層間絶縁膜を介して金属配線層が配置され、前記金属配線層の電位制御が可能であることを特徴とする請求項1記載の半導体装置。
- 前記島状シリコン活性層からなる抵抗回路が、第1導電型の単結晶シリコン抵抗体および第2導電型の単結晶シリコン抵抗体から構成されていること特徴とする請求項1記載の半導体装置。
- 半導体支持基板と、前記半導体支持基板上に形成された埋込絶縁膜と、前記埋込絶縁膜上に形成されたシリコン活性層からなるSOI(Silicon On Insulator)基板上に構成される半導体装置において、
単結晶シリコン抵抗体を形成すべく前記シリコン活性層上にパターニングを施す工程と、
前記シリコン活性層の一部の領域および前記埋込絶縁膜の一部の領域をエッチングにより除去し島状であるシリコン活性層および埋込絶縁膜を前記半導体支持基板上に形成することで単結晶シリコン抵抗体を形成する工程と、
熱酸化による絶縁膜を0.01μmから0.04μmの厚さで形成する工程と、
第1の多結晶シリコンを前記シリコン活性層から前記半導体支持基板表面部までの深さと同程度の厚さで堆積する工程と、
異方性ドライエッチで前記第1の多結晶シリコンを前記絶縁膜表面が露出するまでエッチングを行い、島状の前記シリコン活性層および前記埋込絶縁膜と前記半導体支持基板の段差部側壁に前記絶縁膜を介しサイドスペーサーを形成する工程と、
前記単結晶シリコン抵抗体の全域ないしは第1の領域に第1の導電型の不純物を1×1014〜9×1018atoms/cm3ドーピングする工程と、
前記単結晶シリコン抵抗体の第2の領域に第2の導電型の不純物を1×1014〜9×1018atoms/cm3ドーピングする工程と、
前記単結晶シリコン抵抗体にゲート絶縁膜を形成しゲート電極となる第2の多結晶シリコンを堆積する工程と、
前記第2の多結晶シリコンをパターニング、エッチングを行い前記単結晶シリコン抵抗体上に一部にゲート電極を形成する工程と、
前記単結晶シリコン抵抗体の第1の領域の一部ないし全域に1×1019atoms/cm3以上の第1の導電型の不純物をドーピングする工程と、
前記単結晶シリコン抵抗体の第2の領域の一部ないし全域に1×1019atoms/cm3以上の第2の導電型の不純物をドーピングする工程と、
前記SOI基板上に中間絶縁膜を形成する工程と、
前記SOI基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程を経ることで形成される半導体装置の製造方法。 - 前記シリコン活性層の除去後、前記埋込絶縁膜の除去に等方性ウェットエッチを用いることを特徴とする、請求項8記載の半導体装置の製造方法。
- 前記シリコン活性層の除去後、前記埋込絶縁膜の除去に異方性ドライエッチを用いることを特徴とする、請求項8記載の半導体装置の製造方法。
- 前記シリコン活性層の除去後、前記埋込絶縁膜を異方性ドライエッチで途中までエッチングし、残りの前記埋込絶縁膜を等方性ウェットエッチすることで、前記埋込絶縁膜を除去することを特徴とする、請求項8記載の半導体装置の製造方法。
- 前記単結晶シリコン抵抗体の第1の領域の一部及び全域への1×1019atoms/cm3以上の第1の導電型の不純物ドーピングが第1の導電型のMOSトランジスタの拡散領域ドーピングと同時であり、前記単結晶シリコン抵抗体の第2の領域の一部及び全域への1×1019atoms/cm3以上の第2の導電型の不純物ドーピングが第2の導電型のMOSトランジスタの拡散領域ドーピングと同時であることを特徴とする請求項8記載の半導体装置の製造方法。
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