CN1450650A - 半导体装置及其制造方法 - Google Patents
半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN1450650A CN1450650A CN03128634A CN03128634A CN1450650A CN 1450650 A CN1450650 A CN 1450650A CN 03128634 A CN03128634 A CN 03128634A CN 03128634 A CN03128634 A CN 03128634A CN 1450650 A CN1450650 A CN 1450650A
- Authority
- CN
- China
- Prior art keywords
- resistance
- active layer
- insulation film
- semiconductor device
- buried insulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 87
- 238000000034 method Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 68
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 61
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 61
- 239000010703 silicon Substances 0.000 claims abstract description 61
- 238000009413 insulation Methods 0.000 claims abstract description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 31
- 125000006850 spacer group Chemical group 0.000 claims abstract description 28
- 239000010410 layer Substances 0.000 claims description 68
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 58
- 229920005591 polysilicon Polymers 0.000 claims description 42
- 239000002019 doping agent Substances 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000007493 shaping process Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 3
- 239000002244 precipitate Substances 0.000 claims description 3
- 238000001556 precipitation Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 description 10
- 230000008859 change Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000008187 granular material Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001354 calcination Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
如果用SOI衬底的硅有源层形成电阻，由于埋设绝缘膜的出现，因而使得在电阻下面的半导体支持衬底上形成密布的小阱变得十分困难。同样，要控制阱的电势分压也变得十分困难。由此就出现了这样一个问题：电阻值随着电势的变化而变化。形如岛状的硅有源层和埋设绝缘膜经蚀刻而成。由多晶硅制成的侧面垫片形成于形如岛状的硅有源层、埋设绝缘膜和半导体支持衬底的梯阶部分的侧壁上。侧面垫片的电势也得到控制。因而可以消除由于半导体支持衬底与电阻之间的电势差的变化而引起的电阻值的变化。进而，由于第一电阻而引起的精确电势分压也变得容易了。
Description
技术领域
本发明涉及带有一设置在SOI(硅绝缘体)衬底上的电阻电路的互补MOS管半导体装置。
背景技术
迄今为止，带有电阻电路的互补MOS(CMOS)管半导体集成电路已被广泛应用。
电阻电路包括用于分压器分压电路以便分离电压或是用于CR电路以设置一时间常数的电阻。在模拟半导体装置(如比较器和运算放大器)，电压检测器及电源管理半导体装置(如恒压稳压电源及开关稳压电源)中，尤其是在模拟电路中，需要使用分压器分压电路以便实现精确分压。因此，分压器电阻要有以下特性：高精确度的电阻比。比如说，在一个电压检测器(VD)中，电阻电路与整个芯片的面积比率非常大，因而，以高精密度减少电阻元件的面积会导致整个芯片面积的减少。结果就会缩减成本。
通常多晶硅被用作此类电阻元件的制作材料。在多晶硅被用作电阻元件的情况下，电阻值主要依赖于多晶硅中晶体颗粒的直径、颗粒边界及薄膜厚度。由此，电阻值的大小按照采用CVD(化学汽相淀积)法沉积多晶硅的制造设备的状态而变化。进而，多晶硅被成形并蚀刻以形成电阻。如果减小电阻的面积，电阻值将会随蚀刻的变化而明显变化。这将使得保持电阻电路的电阻率精密度变得比较困难。
在由单晶硅SOI衬底的硅有源层形成的电阻中，由于在电阻中根本就没有颗粒边界，因而依赖于颗粒边界的电阻值变化根本就不存在。进而，就有可能增加电阻的电阻值并减小面积。因此，它用作电阻是十分有效的。此外，在采用蚀刻技术而不是硅的局部氧化隔离以成形一单晶硅电阻的情况下，单晶硅可以做得比多晶硅有更高的精确度。从而降低了采用蚀刻技术而引起的变化。结果是，基于单晶硅的上述优势，它被有效的用作电阻(如，参见参考文件1JP-A-2001-144254(FIG.1))。
准确的电压分压比，即，高精确度的电阻比是用于模拟电路的电阻的必备特性。因此，有必要将由作用于电阻的电势的变化而引起的电阻值的变化最小化。相应地，在大批的CMOS生产过程中，固定电势的阱被设置在电阻的下方。
然而，在由SOI衬底的硅有源层形成的电阻中，由于埋设的绝缘层的出现，细密的阱密集地布置在位于电阻下方的半导体支持衬底部分。由此就会引起对上述阱提供分压控制的困难。这就会引起电阻值随电势的变化而变化的问题。
发明内容
为解决前述问题，本发明采用了下述装置：
(1)设置在一个SOI(硅绝缘体)衬底上的半导体装置包括一半导体支持衬底，一绝缘膜，是一布置在半导体支持衬底上的埋设绝缘膜，及一形成于埋设绝缘膜上的硅有源层。在上述的半导体装置中，硅有源层的一部分和埋设绝缘膜的一部分被移动以致于形如岛状的硅有源层和埋设绝缘膜出现在半导体支持衬底上。利用所述的岛状的硅有源层作为单晶硅电阻形成了电阻电路。
(2)一带有由第一多晶硅制成的侧面垫片的半导体装置。侧面垫片形成于硅有源层梯阶部分的侧壁上，该硅有源层经绝缘膜形成单晶硅电阻、埋设绝缘膜及半导体支持衬底。
(3)一半导体装置，其特征在于形成单晶硅电阻的硅有源层的厚度在0.1到0.5μm之间。
(4)一半导体装置，其特征在于埋设绝缘膜的厚度在0.1μm到0.5μm之间。
(5)一半导体装置，其特征在于形成于硅有源层和半导体支持衬底梯阶部分的侧壁上的侧面垫片由金属导线连接，并且侧面垫片的电势控制也成为可能。
(6)一半导体装置，其特征在于与由MOS晶体管的门电极材料相同的一第二多晶硅层经由氧化膜绝缘膜置于单晶硅电阻上。所述第二多晶硅由金属导线连接。并且第二多晶硅的电势控制也成为可能。
(7)一半导体装置，其特征在于经由一夹层绝缘体膜将一金属层置于第二多晶硅上，所述第二多晶硅置于单晶硅电阻上。金属层的电势控制也成为可能。
(8)一半导体装置，其特征在于由岛状硅有源层组成的电阻电路包括一第一导电系数类型的单晶硅电阻和一第二导电系数类型的单晶硅电阻。
(9)一种制造半导体装置的方法，所述的半导体装置设置在SOI(硅绝缘体)衬底上的，包括一半导体支持衬底，一形成于半导体支持衬底上的埋设绝缘膜和一形成于埋设绝缘膜的硅有源层。该方法包括下述步骤：成形所述硅有源层以形成单晶硅电阻；为了形成在半导体支持衬底上的岛状硅有源层和埋设绝缘膜，蚀刻掉硅有源层和埋设绝缘膜的一部分从而形成单晶硅电阻；经热氧化处理使绝缘膜的厚度在0.01μm到0.04μm之间；沉淀第一多晶硅到一定厚度，该厚度与从硅有源层到半导体支持衬底表面部分的深度具有可比性；通过各向异性干性蚀刻所述第一多晶硅，绝缘膜露出，以便经由绝缘膜在所述岛状硅有源层埋设绝缘膜及半导体支持衬底的梯阶部分的侧壁上形成侧面垫片；将具有第一导电系数类型的浓度在1×1014到9×1018原子/立方厘米范围内的掺杂剂注入到单晶硅电阻的全部或第一区中；将具有第二导电系数类型的浓度在1×1014到9×1018原子/立方厘米范围内的掺杂剂注入到单晶硅电阻的第二区中；在单晶硅电阻上形成一栅绝缘膜并沉淀作为栅电极的一第二多晶硅；成形并蚀刻所述第二多晶硅，以在单晶硅电阻上形成所述的栅电极；将具有第一导电系数类型的浓度在大于1×1019原子/立方厘米的掺杂剂注入到所述单晶硅衬底的第一区的全部或部分中；将具有第二导电系数类型的浓度在大于1×1019原子/立方厘米的掺杂剂注入到所述单晶硅电阻的第二区的全部或部分中；在所述SOI衬底上形成一中间绝缘膜；在所述SOI衬底上形成的中间绝缘膜上形成触孔；在触孔上形成金属导线；及形成一保护膜。
(10)一种制造半导体装置的方法，其特征在于在去除硅有源层后，采用各向同性的湿性蚀刻方式以去除所述的埋设绝缘膜。
(11)一种制造半导体装置的方法，其特征在于在去除硅有源层后，采用各向异性的干性蚀刻方式以去除所述的埋设绝缘膜。
(12)一种制造半导体装置的方法，其特征在于在去除硅有源层后，采用各向异性的干性蚀刻方式以去除通过所述的埋设绝缘膜的埋设绝缘膜一半，再采用各向同性的湿性蚀刻方式以去除所述的埋设绝缘膜剩余部分。
(13)一种制造半导体装置的方法，其特征在于将具有第一导电系数类型的浓度大于1×1019原子/立方厘米的掺杂剂注入到所述单晶硅衬底电阻第一区的全部或部分中，与此同时，具有第一导电系数类型的MOS晶体管的扩散区也被掺入杂质，并且将具有第二导电系数类型的浓度大于1×1019原子位方厘米的掺杂剂注入到所述单晶硅电阻的第二区的全部或部分中，与此同时，具有第二导电系数类型的MOS晶体管的扩散区也被掺入杂质。
附图说明
图1示出了本发明半导体装置一个实施例的剖面图。
图2示出了本发明半导体装置一个实施例的平面图。
图3示出了沿图2中的B-B′的剖面图。
图4示出了沿图2中的C-C′的剖面图。
图5示出了在本发明半导体装置中制造电阻方法的一个实施例所示的剖面中的操作顺序。
图6示出了继图5后的本发明的制造方法的一个实施例所示的剖面中的操作顺序。
图7示出了本发明半导体装置又一个实施例的剖面图。
具体实施方式
接下来结合附图具体描述本发明的实施例。图1是本发明采用单晶硅有源层的电阻的一个实施例的剖面图。
在本发明中，N型电阻作为所述电阻的一个例子。一个SOI衬底由一P型半导体支持衬底101，一主要包括一氧化膜的埋设绝缘膜102，及一P型硅有源层103组成。带有N+单晶硅区108和一高电阻N单晶硅区109的N型电阻121通过蚀刻及成形所述的硅有源层103形成于SOI衬底中。其中，所述的N+单晶硅区108为了与金属材料有良好的接触而成为掺入大量杂质区。单晶硅的两端都有N+单晶硅区108。高电阻N单晶硅区109中掺杂剂的浓度由离子注入控制以形成预定电阻值的电阻。由第一多晶硅组成的侧面垫片105经绝缘膜104形成于N型电阻121的侧面。该装置如此设计以便电势被侧面垫片所固定。一栅电极106经由一栅绝缘膜107置于单晶硅N型电阻121的上部。请注意，在这里省略了金属导线。
下面将使用N型电阻进行描述。电阻电路也可由电阻导电系数类型为P型的P型电阻制造而得。同时，P型电阻也有与N型相似的高电阻区和大量掺杂区。电阻值由高电阻区的掺杂剂的浓度设置。在图1中仅示出了N型电阻121。考虑到电阻的特性及最终产品必须有的特性，在某些情况下，N型电阻和P型电阻都可以包括。
当在一个或多个电阻中使用多晶硅时，由于晶体颗粒直径的变化而引起的电阻值的变化会导致一些问题。使用单晶硅的硅有源层可以避免上述变化。在多晶硅电阻的情况下，通常使用片电阻值在5千欧/□到20千欧/□之间的电阻。由于因离子注入而引起的离子引入剂量与电阻值的关系成指数级变化，其中电阻值被设定为约几十千欧/□到几百千欧/□的高电阻，因此微小的剂量变化将会引起电阻值的巨大变化。因此，离子注入步骤中的变化将导致明显地电阻值的变化。因此，很难提高多晶硅的电阻值。另一方面，在单晶硅制造的电阻的情况下，剂量与电阻值的相互关系是线性关系。因此，即使在高电阻的一面，控制电阻值也十分容易。电阻的阻值可以被提高。这将导致电阻电路面积的减小。因此，单晶硅电阻变得十分有效。由于蚀刻发生在埋设绝缘膜102上，所以装置可以形成于P型半导体支持衬底101上。
图2示出了使用P型单晶硅有源层103的N型电阻的一个实施例的平面图。在此图中，并排着两个电阻。沿图2中A-A′的剖面图对应于图1。沿图2中B-B′的剖面图示于图3。
金属导线经触孔202与侧面垫片105连接，上述的侧面垫片105是由多晶硅制成并形成于N型电阻121的侧壁。电势可以被任意的固定。单晶硅N型电阻121的外围完全由侧面垫片105包围。由于侧面垫片而引起电势固定使得N型电阻121不受来自于P型半导体支持衬底101的电势变化作用的影响。尤其是在N型电阻121的下面有所述的埋设绝缘膜102。这使得在位于埋设薄膜下方的P型半导体支持衬底101准确地设置阱变得十分困难。有人担心电阻值会因半导体支持衬底与单晶硅电阻之间的电势差变化而变化。由于电阻电势差的变化而引起的电阻值变化可以通过设置侧面垫片而消除。进而，在每一电阻上侧面垫片的电势分割就变得很容易。埋设绝缘膜的厚度从0.1μm到0.5μm。即使在半导体之间的支持衬底的电势发生变化，如通过将单晶硅电阻与侧面垫片之间硅氧化膜薄膜的膜层厚度设置在约0.01μm到0.04μm之间，这样的话，电阻值的变化就可被侧面垫片电势固定所消除。如果金属导线与侧面垫片相接，那么触点202可以被设置于任意位置。
基于这种结构，如果P型硅有源层103和埋设绝缘膜102变厚并采用蚀刻步骤，那么，松弛步骤可以侧面垫片105实现。在感光性树脂涂层中的涂层非均匀性可以被避免。进而，为实现N型电阻121的电势固定，由第二多晶硅制成的栅电极106被放置在N型电阻121的较高部分。图4示出了沿图2中的C-C′的剖面图。构成栅电极的多晶硅401层压在N型电阻的上部。这就使得固定垂直穿过N型电阻121的电势变为可能。并且，一金属层被设置成经过夹层绝缘体膜以实现进一步固定电势。
请注意在作为本发明的附图1中，P型硅有源层103和埋设绝缘膜102均经过蚀刻以形成一电阻。如图7所示，下述结构也是可以实现的：埋设绝缘膜102没有经过蚀刻而仅仅P型硅有源层103经过蚀刻以形成一电阻，其中侧面垫片形成于电阻的侧壁上。
附图1中的半导体装置将在接下来的附图5的对其制造顺序的实施例中作进一步的详细描述。膜层厚度在0.1μm到0.5μm的埋设绝缘膜102形成于具有P型导电系数的P型半导体支持衬底101上。具有P型导电系数且膜层厚度在0.1μm到0.5μm的P型硅有源层103形成于埋设绝缘膜102上。因此，需要准备一焊接好的SOI衬底上。SOI衬底上的埋设绝缘膜102的厚度及P型硅有源层103的厚度是由形成于硅有源层上的CMOS装置所需要的特性决定的。一种半导体支持衬底和硅有源层导电系数类型不同的SOI衬底，或一种半导体支持衬底和硅有源层的浓度的SOI衬底均可使用。如果半导体支持衬底和硅有源层的导电系数类型相同并且导体支持衬底和硅有源层的浓度相等的话，SIMOX衬底也可以使用。
感光性树脂501被涂覆于SOI衬底上。将成形于P型硅有源层103的电阻的成形状况如附图5A所示。使用这一保护层模式501作为掩膜材料，P型硅有源层103经RIE各向异性干性蚀刻而成，直到埋设绝缘膜102露出(附图5B)。使用这一感光性树脂501作为掩膜材料，埋设绝缘膜102经湿性蚀刻而成(附图5C)。就湿性蚀刻而言，蚀刻过程各向同性，并且埋设绝缘膜102被侧面蚀刻。但是，运用CVD法顺序沉淀的多晶硅502在膜成形时期提供了良好地覆盖效果。由此，多晶硅做非直线运动并且甚至沉淀到了侧面蚀刻部分。因此，成形后的电阻上的侧面垫片的电势固定效果作用于电阻下面部分和侧面部分。在本实施例中，埋设绝缘膜的移除是使用了湿性蚀刻方式。但RIE各向异性于性蚀刻方式也是可以使用的。进而，干性蚀刻可能会中途停止，此时可以使用湿性蚀刻方式将其余埋设绝缘膜移除。通过使用各向同性的湿性蚀刻以去除埋设绝缘膜102，P型半导体支持衬底101该不会受到破坏。这也就是说，该装置也可在P型半导体支持衬底101上制造。
接下来，为了形成位于P型硅有源层103与P型半导体支持衬底101之间的绝缘膜104就要进行热氧化处理步骤。由于热氧化处理而形成的的绝缘膜层厚度大约在0.01μm到0.04μm之间。第一多晶硅501是通过减压CVD法沉淀于绝缘膜上(附图5D)。同时，多晶硅做非直线运动并且沉淀于因湿性蚀刻方式由埋设绝缘膜102的侧向蚀刻方式而形成屋檐状部分。多晶硅501的膜层厚度设置为与从硅有源层到半导体支持衬底间的深度相当。接着，多晶硅膜层501经RIE各向异性干性蚀刻而成，直到下面的绝缘膜104露出。这样，多晶硅的侧面垫片105就可以形成于P型硅有源层103与P型半导体支持衬底101之间的梯级部分的侧壁上(图5E)。正是由于这些梯级的存在，就可以得到如下效果：由半导体支持衬底的开口部分形成的梯级的形状可以得到改善。
经过上述步骤后，上述电阻已经随着CMOS半导体装置制造完毕而形成。制造本实施例中的含单晶硅N型电阻的顺序如附图6所示。比如说磷，被离子注入到P型硅有源层103，在1000-1175℃锻烧约30分钟到5小时以扩散磷。比如形成一含有掺杂剂浓度在1×1016到1×1017原子/立方厘米范围内的N阱扩散层601。此时，N型电阻的N型单晶硅区109形成方式可以被N阱离子注入的方式所替代。接着，如附图6A所示，场绝缘膜602通过使用LOCOS法形成一可触及埋设绝缘膜102的厚度。这里的场绝缘膜602形成于N阱601之后。N阱也可以形成于场绝缘膜之后。
再进一步说，作为一种注入到电阻区的掺杂剂注入方法，包括以感光性树脂成形和选择性地离子注入N或P型掺杂剂以分别生成N型电阻或P型电阻的该方法已成为可能。同时，注入到N型单晶硅区的掺杂剂的浓度在1×1014到9×1018原子/立方厘米范围内，而且，砷也可以用作磷的离子注入。注入到P型单晶硅区的掺杂剂的浓度在1×1014到9×1018原子/立方厘米范围内，而且硼或BF2也可以用作离子注入。谈到较轻微掺杂的电阻区形成，可以通过使用离子注入法来调整阈值电压以获得期望的电阻值。
接下来，栅绝缘膜107经热氧化处理后达到100到300埃。通过离子注入可以得到期望的阈值电压。结果，作为栅电极的第二多晶硅603沉淀到约2000到4000埃，(如附图6B所示)。接着，使用感光性树脂来形成栅电极106的形状。
同时，栅电极也形成于轻微掺杂电阻区高电阻值区的顶部。这使得在下一步中的自我调整状态下在电阻内形成一较重掺杂的扩散电极区成为可能。电阻长度的精确度可以得到提高。如果觉得没有必要，也可以忽略在电阻顶部的栅电极。
接下来，使用成形的感光性树脂604的离子注入来形成作为N型和P型MOS晶体管的源极和漏极的重掺杂扩散添区。在附图6C中，为形成N型电阻的重掺杂扩散电极，要运用离子注入法同时生成NMOS晶体管611的重掺杂扩散区605，这样就可以生成N+单晶硅108。与此相类似地生成了PMOS晶体管612的重掺杂扩散区606。
然后，中间绝缘膜、触孔、铝导线的形状的形成方式并没有描述，它们是以与半导体生产过程相关领域的同样的方式生成。这时，触孔也形成于多晶硅的侧面垫片部分。这有利于控制侧面垫片电势大小。进而，铝导线层形成于电阻的顶部。
一种带有单晶硅电阻的COMS半导体装置通过其自己的保护层和成形而生成。
本发明中运用的P型半导体支持衬底的实施例的实施模式已在前面做了描述。在N型衬底P型阱的情况下，其中衬底的电极发生了翻转并使用了一N型半导体衬底，也可以派生出相似的优点。
本发明提供了一分压器电阻电路，该电路包括一高电阻，消耗较低的电能，并因在一包括CMOS和电阻电路的半导体装置中单晶硅形成的电阻而减小了面积。进而，之所以这样设计是为了便于经绝缘膜在电阻的侧壁上形成第一多晶硅的侧面垫片并且便于经栅绝缘膜在电阻的顶端上形成包括一第二多晶硅的栅电极。由于衬底内电势差变化而引起的电阻值变化也被消除。精确的分压成为可能。
Claims (13)
1、一种半导体装置，所述的半导体装置设置在一个SOI(硅绝缘体)衬底上，包括一半导体支持衬底，一布置在半导体支持衬底上的埋设绝缘膜，及一形成于所述埋设绝缘膜上的硅有源层，
其中，所述硅有源层的一部分和所述埋设绝缘膜的一部分被移动，
其中所述硅有源层和所述埋设绝缘膜的形状如岛状，并位于所述半导体支持衬底上，以及
其中的电阻电路是利用所述的岛状硅有源层作为单晶硅电阻而形成。
2、如权利要求1的半导体装置，其特征在于，由第一多晶硅制成的侧面垫片经绝缘膜形成在所述形成单晶硅电阻的硅有源层、所述埋没绝缘膜和所述半导体支持衬底的梯阶部分的侧壁上。
3、如权利要求1或2之一的半导体装置，其特征在于，形成所述单晶硅电阻的所述硅有源层的厚度在0.1μm到0.5μm之间。
4、如权利要求2的半导体装置，其特征在于，所述埋设绝缘膜的厚度在0.1μm到0.5μm之间。
5、如权利要求2的半导体装置，其特征在于，形成于所述硅有源层梯阶部分的侧壁上的所述侧面垫片和所述半导体支持衬底由金属导线连接，并且对其中所述侧面垫片的电势控制也成为可能。
6、如权利要求1或2之一的半导体装置，其特征在于，与由MOS晶体管制成的栅电极材料相同的一第二多晶硅层经由氧化膜绝缘膜位于所述单晶硅电阻顶部上，并且所述第二多晶硅由金属导线连接，并且对其中第二多晶硅的电势控制也成为可能。
7、如权利要求2的半导体装置，其特征在于，一金属层经由一夹层绝缘体膜将位于所述第二多晶硅上，第二多晶硅位于单晶硅电阻上，并且对其中金属层的电势控制也成为可能。
8、如权利要求2的半导体装置，其特征在于，由岛状硅有源层组成的电阻电路包括一第一导电系数类型的单晶硅电阻和一第二导电系数类型的单晶硅电阻。
9、一种制造半导体装置的方法，所述的半导体装置设置在SOI(硅绝缘体)衬底上，包括一半导体支持衬底，一形成于所述半导体支持衬底上的埋设绝缘膜和一形成于所述埋设绝缘膜的硅有源层，该方法包括下述步骤：
成形所述硅有源层以形成单晶硅电阻；
为了形成在所述半导体支持衬底上的岛状硅有源层和埋设绝缘膜，蚀刻掉所述硅有源层和所述埋设绝缘膜的一部分从而形成单晶硅电阻；
经热氧化处理使绝缘膜的厚度在0.01μm到0.01μm之间；
沉淀第一多晶硅到一定厚度，该厚度与从所述硅有源层到所述半导体支持衬底表面部分的深度具有可比性；
通过各向异性干性蚀刻所述第一多晶硅，直到所述绝缘膜表面露出，以便经由所述绝缘膜在所述岛状硅有源层、所述埋设绝缘膜及所述半导体支持衬底的梯阶部分的侧壁上形成所述侧面垫片，；
将具有第一导电系数类型的浓度在1×1014到9×1018原子/立方厘米范围内的掺杂剂注入到所述单晶硅电阻的全部或第一区中；
将具有第二导电系数类型的浓度在1×1014到9×1018原子/立方厘米范围内的掺杂剂注入到所述单晶硅电阻的第二区中；
在所述单晶硅电阻上形成一栅绝缘膜并沉淀作为栅电极的一第二多晶硅；
成形并蚀刻所述第二多晶硅以在部分所述单晶硅电阻上形成栅电极；
将具有第一导电系数类型的浓度在大于1×1019原子/立方厘米的掺杂剂注入到所述单晶硅电阻的第一区的全部或部分中；
将具有第二导电系数类型的浓度在大于1×1019原子/立方厘米的掺杂剂注入到所述单晶硅电阻的第二区的全部或部分中；
在所述SOI衬底上形成一所述中间绝缘膜；
在所述SOI衬底上形成的中间绝缘膜上形成触孔；
在所述触孔中形成金属导线；及
形成一保护膜。
10、如权利要求9的制造半导体装置的方法，其特征在于，在去除所述硅有源层后，采用各向同性的湿性蚀刻方式以去除所述的埋设绝缘膜。
11、如权利要求9的制造半导体装置的方法，其特征在于，在去除所述硅有源层后，采用各向异性的于性蚀刻方式以去除所述的埋设绝缘膜。
12、如权利要求9的制造半导体装置的方法，其特征在于，在去除所述硅有源层后，采用各向异性的干性蚀刻方式以去除通过所述的埋设绝缘膜的埋设绝缘膜一半，再采用各向同性的湿性蚀刻方式以去除所述的埋设绝缘膜剩余部分。
13、如权利要求9的制造半导体装置的方法，其特征在于，将具有第一导电系数类型的浓度大于1×1019原子/立方厘米的掺杂剂注入到所述单晶硅电阻的第一区的全部或部分中，与此同时，具有第一导电系数类型的MOS晶体管的扩散区也被掺入杂质，并且，将具有第二导电系数类型的浓度大于1×1019原子/立方厘米的掺杂剂注入到所述单晶硅电阻第二区的全部或部分中，与此同时，具有第二导电系数类型的MOS晶体管的扩散区也被掺入杂质。
Applications Claiming Priority (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP84020/2002 | 2002-03-25 | ||
| JP84020/02 | 2002-03-25 | ||
| JP2002084020 | 2002-03-25 | ||
| JP191837/02 | 2002-07-01 | ||
| JP2002191837 | 2002-07-01 | ||
| JP191837/2002 | 2002-07-01 | ||
| JP66896/2003 | 2003-03-12 | ||
| JP2003066896A JP4162515B2 (ja) | 2002-03-25 | 2003-03-12 | 半導体装置およびその製造方法 |
| JP66896/03 | 2003-03-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1450650A true CN1450650A (zh) | 2003-10-22 |
| CN100530661C CN100530661C (zh) | 2009-08-19 |
Family
ID=28794768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031286348A Expired - Fee Related CN100530661C (zh) | 2002-03-25 | 2003-03-25 | 半导体装置及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7002235B2 (zh) |
| JP (1) | JP4162515B2 (zh) |
| KR (1) | KR100973866B1 (zh) |
| CN (1) | CN100530661C (zh) |
| TW (1) | TWI295106B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100405603C (zh) * | 2004-08-31 | 2008-07-23 | 株式会社东芝 | 半导体集成器件 |
| CN101373739B (zh) * | 2007-04-09 | 2011-04-06 | 台湾积体电路制造股份有限公司 | 半导体结构的制造方法 |
| CN107924948A (zh) * | 2015-08-26 | 2018-04-17 | 英特尔公司 | 用于集成电路的复合横向电阻器结构 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW594884B (en) * | 2003-05-29 | 2004-06-21 | Univ Nat Chiao Tung | Laser re-crystallization method of low temperature polysilicon thin film transistor |
| US7115449B2 (en) * | 2003-06-24 | 2006-10-03 | National Chiao Tung University | Method for fabrication of polycrystalline silicon thin film transistors |
| JP2007165492A (ja) * | 2005-12-13 | 2007-06-28 | Seiko Instruments Inc | 半導体集積回路装置 |
| US8685837B2 (en) * | 2010-02-04 | 2014-04-01 | Sharp Kabushiki Kaisha | Transfer method, method for manufacturing semiconductor device, and semiconductor device |
| US8583237B2 (en) | 2010-09-13 | 2013-11-12 | Cranial Medical Systems, Inc. | Devices and methods for tissue modulation and monitoring |
| US8652922B2 (en) * | 2011-01-18 | 2014-02-18 | International Business Machines Corporation | Compact thermally controlled thin film resistors utilizing substrate contacts and methods of manufacture |
| US8298904B2 (en) | 2011-01-18 | 2012-10-30 | International Business Machines Corporation | Compact thermally controlled thin film resistors utilizing substrate contacts and methods of manufacture |
| FR3020489B1 (fr) * | 2014-04-25 | 2017-12-08 | Somfy Sas | Procede de commande et/ou de controle d’au moins un actionneur |
| JP6063903B2 (ja) | 2014-06-30 | 2017-01-18 | 株式会社フジクラ | 高周波回路及び光変調器 |
| EP3432058B1 (en) * | 2016-03-18 | 2020-08-05 | Nippon Telegraph And Telephone Corporation | Optical modulator |
| US10388273B2 (en) * | 2016-08-10 | 2019-08-20 | Roku, Inc. | Distributed voice processing system |
| US10329828B2 (en) * | 2016-10-13 | 2019-06-25 | Harpal C Singh | Smart management system for garage doors and electronic devices |
| US20180269270A1 (en) * | 2017-03-14 | 2018-09-20 | Ablic Inc. | Semiconductor device |
| JP7010668B2 (ja) * | 2017-03-14 | 2022-01-26 | エイブリック株式会社 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920004957B1 (ko) * | 1988-11-12 | 1992-06-22 | 현대 전자산업 주식회사 | 산화물 측면벽의 폴리실리콘 스페이서를 이용한 고저항 부하 제조방법 |
| JP3404064B2 (ja) * | 1993-03-09 | 2003-05-06 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US5864162A (en) * | 1993-07-12 | 1999-01-26 | Peregrine Seimconductor Corporation | Apparatus and method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire |
| JPH07321327A (ja) * | 1994-05-25 | 1995-12-08 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
| JPH09289285A (ja) * | 1996-04-19 | 1997-11-04 | Nec Corp | 半導体装置およびその製造方法 |
| JPH09289323A (ja) * | 1996-04-23 | 1997-11-04 | Matsushita Electric Works Ltd | 半導体装置の製造方法 |
| US6229165B1 (en) * | 1997-08-29 | 2001-05-08 | Ntt Electronics Corporation | Semiconductor device |
| EP0923116A1 (en) * | 1997-12-12 | 1999-06-16 | STMicroelectronics S.r.l. | Process for manufacturing integrated multi-crystal silicon resistors in MOS technology and integrated MOS device comprising multi-crystal silicon resistors |
| JP3650281B2 (ja) * | 1999-05-07 | 2005-05-18 | セイコーインスツル株式会社 | 半導体装置 |
| JP3722655B2 (ja) * | 1999-11-12 | 2005-11-30 | シャープ株式会社 | Ｓｏｉ半導体装置 |
| US6461900B1 (en) * | 2001-10-18 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form a self-aligned CMOS inverter using vertical device integration |
-
2003
- 2003-03-12 JP JP2003066896A patent/JP4162515B2/ja not_active Expired - Fee Related
- 2003-03-24 TW TW092106531A patent/TWI295106B/zh not_active IP Right Cessation
- 2003-03-24 US US10/395,675 patent/US7002235B2/en not_active Expired - Lifetime
- 2003-03-25 CN CNB031286348A patent/CN100530661C/zh not_active Expired - Fee Related
- 2003-03-25 KR KR1020030018482A patent/KR100973866B1/ko active IP Right Grant
-
2005
- 2005-08-22 US US11/209,057 patent/US7375001B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100405603C (zh) * | 2004-08-31 | 2008-07-23 | 株式会社东芝 | 半导体集成器件 |
| CN101373739B (zh) * | 2007-04-09 | 2011-04-06 | 台湾积体电路制造股份有限公司 | 半导体结构的制造方法 |
| CN107924948A (zh) * | 2015-08-26 | 2018-04-17 | 英特尔公司 | 用于集成电路的复合横向电阻器结构 |
| CN107924948B (zh) * | 2015-08-26 | 2023-12-05 | 英特尔公司 | 用于集成电路的复合横向电阻器结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4162515B2 (ja) | 2008-10-08 |
| US20060035421A1 (en) | 2006-02-16 |
| KR100973866B1 (ko) | 2010-08-03 |
| TWI295106B (en) | 2008-03-21 |
| US7002235B2 (en) | 2006-02-21 |
| KR20030077438A (ko) | 2003-10-01 |
| US20040026738A1 (en) | 2004-02-12 |
| US7375001B2 (en) | 2008-05-20 |
| TW200307367A (en) | 2003-12-01 |
| JP2004088064A (ja) | 2004-03-18 |
| CN100530661C (zh) | 2009-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1450650A (zh) | 半导体装置及其制造方法 | |
| JP4880199B2 (ja) | トレンチのエッチングおよび反対にドープされたポリシリコンの領域からの拡散によって形成されるドープカラムを含む電圧維持領域を有する高電圧電力ｍｏｓｆｅｔ | |
| EP0682811B1 (en) | Lateral semiconductor-on-insulator (soi) semiconductor device having a buried diode | |
| TWI234283B (en) | Novel field effect transistor and method of fabrication | |
| US8378415B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| EP0059848B1 (en) | Fet and method for manufacturing such | |
| EP0198335B1 (en) | Graded extended drain concept for reduced hot electron effect | |
| US20120306014A1 (en) | Stress enhanced ldmos transistor to minimize on-resistance and maintain high breakdown voltage | |
| JPH08250728A (ja) | 電界効果型半導体装置及びその製造方法 | |
| CN101079447A (zh) | 半导体元件、集成电路以及半导体元件的制造方法 | |
| WO2006054394A1 (ja) | 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法 | |
| US10211336B2 (en) | LDMOS transistor structures and integrated circuits including LDMOS transistor structures | |
| US7994013B2 (en) | Semiconductor device and method of fabricating the semiconductor device | |
| US8216908B2 (en) | Extended drain transistor and method of manufacturing the same | |
| US6734493B2 (en) | Lateral double diffused metal oxide semiconductor (LDMOS) device with aligned buried layer isolation layer | |
| EP0198336B1 (en) | Hybrid extended drain concept for reduced hot electron effect | |
| US4536782A (en) | Field effect semiconductor devices and method of making same | |
| JP3641489B2 (ja) | 多機能電子部品、とくに負性動抵抗素子、およびその製造方法並びに使用方法 | |
| US20030222319A1 (en) | Semiconductor device having a low dielectric constant film and manufacturing method thereof | |
| US7601610B2 (en) | Method for manufacturing a high integration density power MOS device | |
| CN1956214A (zh) | 场效应晶体管及其制造方法 | |
| TW441111B (en) | Lateral thin-film silicon-on-insulator (SOI) device having multiple doping profile slopes in the drift region | |
| Xiong et al. | A novel self-aligned offset-gated polysilicon TFT using high-/spl kappa/dielectric spacers | |
| CN114156184A (zh) | 碳化硅半导体器件制备方法、碳化硅半导体器件及其应用 | |
| EP0805497A1 (en) | Bipolar transistor and method of fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160307 Address after: Chiba County, Japan Patentee after: SEIKO INSTR INC Address before: Chiba, Chiba, Japan Patentee before: Seiko Instruments Inc. |
|
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Chiba County, Japan Patentee after: EPPs Lingke Co. Ltd. Address before: Chiba County, Japan Patentee before: SEIKO INSTR INC |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090819 Termination date: 20200325 |