KR100973866B1 - 반도체 장치 및 반도체 장치 제조방법 - Google Patents
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Abstract
SOI 기판의 실리콘 활성층이 저항기로서 사용되는 경우에, 매립된 절연막의 존재로 인해 저항기 밑의 반도체 지지기판 부분에 밀접하여 작은 웰들을 형성하기가 어렵다. 또한 웰들의 전위 분할을 제어하기가 어렵다. 그러므로, 전위변동에 의해 저항값이 변동되는 문제가 있다. 섬형상 실리콘 활성층 및 매립 절연막이 에칭에 의해 형성된다. 다결정 실리콘으로 만들어진 측 스페이서들은 섬형상 실리콘 활성층, 매립 절연막, 및 반도체 지지기판의 단차부분들의 측별들 상에 형성된다. 측 스페이서들에서의 전위들이 제어된다. 이에 따라, 반도체 지지기판과 저항기 간 전위차 변동에 기인한 저항값 변동이 억제될 수 있다. 또한, 각 저항기에 의한 정확한 전위분할이 용이해진다.
Description
도 1은 본 발명의 반도체 장치의 일 실시예를 도시한 단면도.
도 2는 본 발명의 반도체 장치의 일 실시예를 도시한 평면도.
도 3은 도 2의 B-B' 부분들을 따라 취한 단면도.
도 4는 도 2의 C-C' 부분들을 따라 취한 단면도.
도 5는 본 발명의 반도체 장치에서 저항기를 제조하는 방법의 일 실시예를 도시한 단면으로 나타낸 공정 순서도.
도 6은 도 5에 이은 본 발명의 반도체 장치에서 저항기를 제조하는 방법의 일 실시예를 도시한 단면으로 나타낸 공정 순서도.
도 7은 본 발명의 반도체 장치의 또 다른 실시예를 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
101; P형 반도체 지지기판 102; 매립 절연막
103; P형 실리콘 활성층 105; 측 스페이서
106; 게이트 전극 107; 게이트 절연막
108; N+ 단결정 실리콘 영역 109; N 단결정 실리콘 영역
121; N 저항기 202; 접촉홀
본 발명은 SOI(절연체 상의 실리콘) 기판 상에 저항 회로가 형성된 상보형 MOS 반도체 장치에 관한 것이다.
저항 회로들을 구비한 상보형 MOS(CMOS) 반도체 집적회로들이 지금까지 다수로 사용되었다.
저항회로들은 전압을 전압 분할하는 블리더 전압-분할 회로에서 혹은 시정수를 설정하기 위한 CR 회로에서 사용되는 저항기들을 포함한다. 아날로그 반도체 장치들(이를테면 비교기들 및 연산 증폭기들)에서, 전압 검출기들, 및 전력 관리 반도체 장치들(이를테면 정전압 레귤레이터들 및 스위칭 레귤레이터들), 특히 아날로그 회로들에서, 전압들은 블리더 전압-분할 회로에 의해 정확하게 분할될 필요가 있다. 그러므로, 블리더 저항기가 갖추어야 할 특성은 높은 저항비의 정확도이다. 예를 들면, 전압 검출기(VD)에서, 저항 회로 대 칩 면적의 면적비는 매우 크고 따라서 높은 정확도로 저항성 요소의 면적을 감소시키는 것은 칩 면적의 감소로 될 것이다. 결국, 비용이 줄어들 수 있다.
일반적으로 이러한 저항성 요소의 물질로서는 다결정 실리콘이 사용된다. 다결정 실리콘이 저항기로서 사용되는 경우, 저항값은 다결정 실리콘의 결정 그레인 직경과, 그레인 경계들과, 막 두께에 크게 의존한다. 그러므로, 저항값은 CVD(화학 기상 피착) 방법에 의해 다결정 실리콘을 피착하기 위한 제조장비의 상태에 따라 달라진다. 또한, 다결정 실리콘은 저항기들을 형성하기 위해 패터닝되고 에칭된다. 저항기의 면적이 감소되면, 저항값에 현저한 변동이 에칭 변동에 기인하여 나타난다. 이로 인해서, 저항회로의 저항비 정확도를 유지하기가 어렵게 된다.
이 저항기를 단결정의 실리콘인 SOI 기판의 실리콘 활성층을 이용하여 형성하는 경우, 그레인 경계들에 따른 저항변동은 저항기 내에 그레인 경계들이 전혀 없기 때문에 전혀 존재하지 않는다. 또한, 저항기의 저항을 증가시키고 면적을 감소시키는 것이 가능하다. 결국, 이것은 저항기로서 매우 효과적으로 사용된다. 또한, 단결정 실리콘 저항기를 패터닝하기 위해 LOCOS 분리 대신에 실리콘 에칭이 사용되는 경우, 단결정 실리콘은 다결정 실리콘보다 높은 정확도로 가공된다. 그러므로, 에칭 변동들이 감소될 수 있다. 결국, 단결정 실리콘이 저항기로서 효과적으로 사용된다(예를 들면, 문헌 1(JP-A-2001-144254)(도 1)을 참조한다).
아날로그 회로에서 사용되는 저항기에 대해 요구되는 특성으로서는 정확한 전압 분할비, 즉, 높은 저항비 정확도가 요구된다. 그러므로, 저항기에 인가되는 전위 변동에 기인하여 저항값 변동을 최소화하는 것이 필요하다. 따라서, 벌크 CMOS 공정에서, 전위를 고정시키기 위한 웰들이 저항기 밑에 형성된다.
그러나, SOI 기판 내 실리콘 활성층이 저항기로서 사용되는 경우, 매립된 절연층의 존재에 기인하여 저항기 밑에 반도체 지지 기판 부분 내 밀집하여 미세한 웰들이 형성된다. 또한, 웰들의 전압-분할 제어를 제공하기가 어렵다. 이것은 저항값이 전위변동에 의해 달라지게 되는 문제를 유발한다.
전술의 문제를 해결하기 위해서, 본 발명은 다음의 수단을 사용한다.
(1) 반도체 지지기판, 상기 반도체 지지기판 상에 형성된 매립 절연막, 및 상기 매립 절연막 상에 형성된 실리콘 활성층으로 구성된 SOI(절연체 상의 실리콘) 기판 상에 형성된 반도체 장치. 이 반도체 장치에서, 상기 실리콘 활성층의 부분들 및 상기 매립 절연막의 부분들은 섬형상의 상기 실리콘 활성층 및 상기 매립 절연막이 상기 반도체 지지기판 상에 존재하여 있도록 제어되었다. 단결정 실리콘 저항기들로서 상기 섬형상의 실리콘 활성층을 사용하여 저항회로가 형성된다.
(2) 제1 다결정 실리콘으로 만들어지는 측 스페이서들을 구비한 반도체 장치. 상기 측 스페이서들은 상기 단결정 실리콘 저항기들이 되는 상기 실리콘 활성층 및, 상기 매립 절연막의 단차부분들의 측벽들 상에, 그리고 상기 반도체 지지기판 상에 절연막을 개재하여 형성된다.
(3) 상기 단결정 실리콘 저항기들이 되는 상기 실리콘 활성층의 두께는 0.1㎛ 내지 0.5㎛인 것을 특징으로 하는 반도체 장치.
(4) 상기 매립 절연막의 두께는 0.1㎛ 내지 0.5㎛인 것을 특징으로 하는 반도체 장치.
(5) 상기 측 스페이서들은 금속 리드 와이어들에 의해 접속되고, 상기 측 스페이서들의 전위 제어가 가능한 것을 특징으로 하는 반도체 장치.
(6) 제2 다결정 실리콘층은 산화막 절연막을 개재하여 상기 단결정 실리콘 저항기들의 상부 상에 위치되고, 상기 제2 다결정 실리콘층은 금속 리드 와이어들에 의해 접속되고, 상기 제2 다결정 실리콘층의 전위 제어가 가능한 것을 특징으로 하는 반도체 장치.
(7) 금속화층이 층간 절연막을 개재하여 상기 제2 다결정 실리콘층 상에 위치되고, 상기 제2 다결정 실리콘층은 상기 단결정 실리콘 저항기들 상에 위치되며, 상기 금속화층의 전위 제어가 가능한 것을 특징으로 하는 반도체 장치.
(8) 상기 섬형상의 실리콘 활성층으로 구성된 저항회로는 제1 도전형의 단결정 실리콘 저항기 및 제2 도전형의 단결정 실리콘 저항기로 구성된 것을 특징으로 하는 반도체 장치.
(9) 반도체 지지기판, 상기 반도체 지지기판 상에 형성된 매립 절연막, 및 상기 매립 절연막 상에 형성된 실리콘 활성층으로 구성된 SOI(절연체 상의 실리콘) 기판 상에 형성되는 반도체 장치 제조 방법에 있어서, 단결정 실리콘 저항기를 형성하기 위해 상기 실리콘 활성층을 패터닝하는 단계; 상기 실리콘 활성층의 일부 영역들과 상기 매립 절연막의 일부 영역들을 에칭하여 상기 반도체 지지기판 상에 섬형상의 실리콘 활성층 및 매립 절연막을 형성함으로써 상기 단결정 실리콘 저항기들을 형성하는 단계; 절연막을 열산화에 의해 0.01㎛ 내지 0.04㎛의 두께로 형성하는 단계; 제1 다결정 실리콘을 상기 실리콘 활성층부터 상기 반도체 지지기판의 표면부분에 이르는 깊이와 유사한 두께로 피착하는 단계; 상기 절연막의 표면이 노출될 때까지 이방성 건식 에칭에 의해 상기 제1 다결정 실리콘을 에칭하여, 상기 절연막을 개재하여, 상기 섬형상의 실리콘 활성층 및, 상기 매립 절연막의 단차부분들의 측벽들 상에, 그리고 상기 반도체 지지기판 상에 측 스페이서들을 형성하는 단계; 제1 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 전체 혹은 제1 영역에 1 x 1014 내지 9 x 1018 atoms/cm3로 주입하는 단계; 제2 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 제2 영역에 1 x 1014 내지 9 x 1018 atoms/cm3로 주입하는 단계; 게이트 절연막을 상기 단결정 실리콘 저항기들 상에 형성하고 게이트 전극들이 되는 제2 다결정 실리콘을 피착하는 단계; 상기 제2 다결정 실리콘을 패터닝하고 에칭하여 상기 단결정 실리콘 저항기들의 부분들 상에 게이트 전극들을 형성하는 단계; 제1 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 상기 제1 영역의 일부 혹은 전체의 영역에 1 x 1019 atoms/cm3 이상으로 주입하는 단계; 제2 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 상기 제2 영역의 일부 혹은 전체의 영역에 1 x 1019 atoms/cm3 이상으로 주입하는 단계; 상기 SOI 기판 상에 중간 절연막을 형성하는 단계; 상기 SOI 기판 상에 상기 중간 절연막 내에 접촉홀들을 형성하는 단계; 상기 접촉홀들에 금속 리드 와이어들을 형성하는 단계; 및 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
(10) 상기 실리콘 활성층의 제거 후에 상기 매립 절연막의 제거를 위해서 등방성 습식 에칭을 사용하는 것을 특징으로 하는 반도체 장치 제조방법.
(11) 상기 실리콘 활성층의 제거 후에 상기 매립 절연막의 제거를 위해서 비등방성 건식 에칭을 사용하는 것을 특징으로 하는 반도체 장치 제조방법.
(12) 비등방성 건식 에칭에 의해 상기 매립 절연막을 반만큼 에칭하고 상기 실리콘 활성층의 제거 후에 등방성으로 나머지 매립 절연막을 습식 에칭함으로써 상기 매립 절연막이 제거되는 것을 특징으로 하는 반도체 장치 제조방법.
(13) 제1 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 상기 제1 영역의 일부 혹은 전체의 영역에 1 x 1019 atoms/cm3 이상으로 주입하는 상기 단계는 제1 도전형의 MOS 트랜지스터의 확산영역의 도핑과 동시에 수행되며, 제2 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 상기 제2 영역의 일부 혹은 전체의 영역에 주입하는 상기 단계는 제2 도전형의 MOS 트랜지스터의 확산영역의 도핑과 동시에 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
본 발명의 실시예들을 도면을 사용하여 이하 상세히 설명한다. 도 1은 본 발명의 일 실시예인 단결정 실리콘 활성층의 저항기의 단면도이다.
본 실시예에서는, 저항기의 예로서 N-저항기를 보였다. SOI 기판은 P형 반도체 지지기판(101), 주로 산화막으로 구성되는 매립 절연막(102), 및 P형 실리콘 활성층(103)으로 구성된다. 이러한 SOI 기판에서, N+ 단결정 실리콘 영역들(108) 및 고저항 N 단결정 실리콘 영역(109)을 구비한 N 저항기는 실리콘 활성층(103)을 에칭하고 패터닝함으로써 형성되며, N+ 단결정 실리콘 영역들(108)은 금속화 물질과 충분한 접촉이 되게 하기 위한 고농도로 도핑된 영역들이다. N+ 단결정 실리콘 영역들(108)은 단결정 실리콘의 양단에 있다. 이 고저항의 N 단결정 실리콘 영역(109)의 도펀트 농도는 원하는 저항값을 갖는 저항기를 형성하기 위해 이온 주입에 의해 제어된다. 제1 다결정 실리콘으로 구성되는 측 스페이서들(105)은 절연 막(104)을 개재하여 N 저항기(121)의 측벽들 상에 형성된다. 장치는 전위가 측 스페이서들에 의해 고정되도록 구성된다. 게이트 전극(106)은 게이트 절연막(107)을 개재하여 단결정 실리콘의 N 저항기(121)의 상측부에 배치된다. 금속 리드 와이어들이 여기서는 생략되어 있음에 유의한다.
여기서는 N 저항기에 대해 설명한다. 저항회로는 저항기의 도전형이 P형인 P 저항기로 만들어질 수도 있다. 또한, 이 때, P 저항기는 고저항 영역과 N형과 유사하게 고농도로 도핑된 영역들을 갖는다. 저항값은 고저항 영역의 도펀트 농도에 의해 설정된다. 도 1에서는 N 저항기(121)만을 도시하였다. 저항기들의 특성 및 최종 제품이 구비해야 하는 특성을 고려하여, 경우에 따라서는 N 저항기 및 P 저항기가 모두 포함될 수도 있다.
결정 그레인 직경의 변동에 기인한 저항값 변동은 다결정 실리콘이 저항기 혹은 저항기들에 사용될 때 문제를 나타낸다. 변동은 단결정 실리콘의 실리콘 활성층을 사용함으로써 회피될 수 있다. 다결정 실리콘 저항기들의 경우에, 5㏀/□ 내지 20㏀/□의 시트 저항값을 갖는 것들이 통상 사용된다. 이온 주입에 따른 이온 도입의 도우즈와 저항값간의 비는 지수 함수적으로 변하기 때문에, 저항값이 약 수십㏀/□ 내지 수백 ㏀/□의 고저항으로 설정되는 경우, 도우즈의 소량의 변동이 저항값을 크게 변동시킬 것이다. 따라서, 이온 주입 단계에서 변동은 저항을 현저하게 변동시킨다. 그러므로, 다결정 실리콘의 저항을 증가시키기가 어렵다. 한편, 단결정 실리콘으로 만들어진 저항기의 경우에, 도우즈와 저항값간의 대응 관계는 선형 관계이다. 그러므로, 고저항 측에서도, 저항값 제어가 쉽다. 저항기의 저항이 증가될 수 있다. 이에 따라 저항회로의 면적이 감소하게 된다. 그러므로, 단결정 실리콘 저항기들은 매우 유효하게 된다. 에칭이 매립 절연막(102)에 수행되기 때문에, P형 반도체 지지기판(101) 상에 장치들이 형성될 수 있다.
도 2는 단결정 실리콘인 P형 실리콘 활성층(103)을 이용하는 N 저항기들의 평면도의 일 예를 도시한 것이다. 이 도면에서, 두 개의 저항기들이 배열되어 있다. 도 2의 A-A'를 취한 단면은 도 1에 대응하고, B-B'로 취한 단면은 도 3에 도시하였다.
금속 리드 와이어들은 다결정 실리콘으로 만들어지고 N 저항기들(121)의 측벽들 상에 형성된 측 스페이서들(105)에 접촉홀들(202)을 통해 접속된다. 임의의 전위 고정이 수행될 수 있다. 단결정 실리콘의 N 저항기들(121)의 주변은 측 스페이서들(105)에 의해 완전히 둘러싸인다. 측 스페이서들에 의해 전위가 고정되므로, N 저항기들(121)은 P형 반도체 지지기판(101)으로부터의 전위 변동에 의한 영향들을 받지 않게 된다. 특히, N 저항기들(121) 밑에는 매립 절연막(102)이 있다. 이 때문에 매립 막 밑에 있는 P형 반도체 지지기판(101)에 정확하게 웰들을 형성하기가 어렵게 된다. 반도체 지지기판과 단결정 실리콘 저항기간에 전위차 변동들에 의해 저항값이 변동될 우려가 있다. 저항기와의 전위차 변동에 기인한 저항값 변동은 측 스페이서들을 형성함으로써 억제될 수 있다. 또한, 각 저항기 상의 측 스페이서들의 전위 분할이 용이해진다. 매립 절연막 두께는 0.1㎛ 내지 0.5㎛이다. 저항값 변동은 단결정 실리콘 저항기와 측 스페이서들 사이의 실리콘 산화막 절연막의 막 두께를 예를 들면 0.01㎛ 내지 0.04㎛로 설정함으로써, 반도체 지지기판 내 전위가 변하더라도 측 스페이서들의 전위 고정에 의해 억제될 수 있다. 접촉부들(202)은 금속 리드 와이어들이 측 스페이서들에 결합될 경우 임의의 위치들에 배치될 수도 있다.
이러한 구조 때문에, P형 실리콘 활성층(103) 및 매립 절연막(102)이 두껍게 되어 단차들이 에칭에 의해 생길지라도, 측 스페이서들(105)에 의해 단차 완화가 달성될 수 있다. 포토레지스트의 코팅에서 코팅의 비균일성이 방지될 수 있다. 또한, N 저항기들(121)의 전위 고정을 달성하기 위해서, 제2 다결정 실리콘으로 만들어지는 게이트 전극은 N 저항기들(121) 중 더 높은 부분에 배치된다. 도 4는 도 2의 C-C'로 취해진 단면을 도시한 것이다. 게이트 전극들이 되는 다결정 실리콘(401)은 N 저항기들의 상부 상에 적층된다. 이에 의해 N 저항기들(121)에 걸쳐 수직으로 전위를 고정시키기는 것이 가능해진다. 또한, 금속화층은 전위를 더욱 고정시키기 위해서 층간 유전막을 통해 위치한다.
도 1 즉 본 발명에서, P형 실리콘 활성층(103) 및 매립 절연막(102)을 모두 에칭하여 저항기를 형성하는 것에 유의한다. 도 7에 도시한 바와 같이, 매립 절연막(102)이 에칭될 뿐만 아니라 P형 실리콘 활성층(103)이 에칭되어 저항기가 형성되고, 측 스페이서들이 저항기의 측벽들 상에 형성되는 구조도 가능하다.
다음에, 제조 시퀀스의 예인 도 5를 사용함으로써 도 1의 반도체 장치를 보다 상세히 기술한다. 0.1㎛ 내지 0.5㎛의 막 두께를 갖는 매립 절연막(102)이 P형 도전형의 P형 반도체 지지기판(101) 상에 형성된다. 0.1㎛ 내지 0.5㎛의 막 두께를 갖는 P형 도전형의 P형 실리콘 활성층(103)이 매립 절연막(102) 상에 형성된다. 이에 따라, 본딩된 SOI 기판이 준비된다. 이러한 SOI 기판의 매립 절연막(102)의 두께 및 P형 실리콘 활성층(103)의 두께는 실리콘 활성층 상에 형성된 CMOS 장치들이 필요로 하는 특성에 의해 결정된다. 반도체 지지기판과 실리콘 활성층의 농도가 다른 SOI 기판 혹은 반도체 지지기판과 실리콘 활성층의 도전형이 다른 SOI 기판이 사용될 수도 있다. 실리콘 활성층 및 반도체 지지기판이 동일 도전형이고 기판 농도가 동일한 경우엔, SIMOX 기판이 사용될 수도 있다.
포토레지스트(501)를 이 SOI 기판 상에 코팅한다. P형 실리콘 활성층(103) 상에 형성될 저항기를 패터닝한다(도 5a). 이러한 레지스트 패턴(501)을 마스크 물질로서 사용하여, 매립 절연막(102)이 에칭될 때까지(도 5b) RIE 이방성 건식 에칭에 의해 P형 실리콘 활성층(103)이 에칭된다. 포토레지스트(501)를 마스크 물질로서 사용하여, 습식 에칭에 의해 매립 절연막(102)을 에칭한다(도 5c). 습식 에칭에 관하여, 에칭이 등방성으로 진행되므로 매립 절연막(102)이 사이드 에칭된다. 그러나, CVD 방법에 의해 후속하여 피착되는 다결정 실리콘(502)은 막 형성 동안에 양호한 피복성을 제공하고, 따라서, 다결정 실리콘은 계속하여 이동하여 사이드 에칭된 부분들에도 피착된다. 이에 따라, 형성된 저항기 상의 측 스페이서들의 전위 고정 효과는 측 부분들만이 아니라 저항기 밑의 부분들에 작용한다. 본 실시예에서, 매립 절연막의 제거를 습식 에칭을 사용하는 것을 기술하였다. RIE 이방성 건식 에칭이 사용될 수도 있다. 더구나, 건식 에칭은 중도에 멈출 수도 있고, 남아있는 매립 절연막이 습식 에칭에 의해 제거될 수도 있다. 매립 절연막(102)의 제거를 위한 등방성 습식 에칭을 사용함으로써, P형 반도체 지지기판(101)은 손상 받 지 않는다. 결국, 장치들이 이러한 p형 반도체 지지기판(101) 상에 제조될 수 있다.
이어서, P형 실리콘 활성층(103)과 P형 반도체 지지기판(101) 사이에 절연막(104)을 형성하기 위해 열산화를 수행한다. 이러한 열산화에 의한 절연막의 막 두께는 약 0.01㎛ 내지 0.04㎛이다. 제1 다결정 실리콘(501)은 감압 CVD 방법에 의해 이 절연막 상에 피착된다(도 5d). 이 때, 다결정 실리콘은 계속하여 이동하여 습식 에칭에 의해 매립 절연막(102)의 측 에칭에 의해 형성된 처마(eaves) 형상 부분들에 피착된다. 이러한 다결정 실리콘(501)의 막 두께는 실리콘 활성층부터 반도체 지지기판까지의 깊이와 동일하게 설정된다. 이어서, 다결정 실리콘막(501)은 하지의 절연막(104)이 노출될 때까지 RIE 이방성 건식 에칭에 의해 에칭된다. 이에 따라, 다결정 실리콘의 측 스페이서들(105)은 P형 실리콘 활성층(103)의 단차부분들의 측벽들과 P형 반도체 지지기판(101) 상에 형성된다(도 5e). 이들 단차들에 의해서, 반도체 지지기판 개구부의 형성에 의해 생성된 단차 형상이 향상되는 효과가 기대될 수 있다.
전술한 단계들 이후에, CMOS 반도체 장치의 형성에 수반하여 저항기가 형성된다. 본 실시예인 단결정 실리콘으로 구성된 N 저항기에 대한 제조순서의 예를 도 6에 도시하였다. 예를 들면 인을 P형 실리콘 활성층(103)에 이온 주입하고, 인들을 확산시키기 위해서 30분 내지 5시간 동안 1000-1175℃에서 어닐링을 수행한다. 예를 들면, 약 1 x 1016 내지 1 x 1017 atoms/cm3의 도펀트 농도를 갖는 N 웰 확산층(601)이 형성된다. 이 때, N 저항기의 N 단결정 실리콘 영역(109)의 형성은 N 웰 형성의 이러한 이온 주입에 의해 대치될 수도 있다. 이어서, 도 6a에 도시한 바와 같이, 필드 절연막(602)을 LOCOS 방법에 의해 매립 절연막(102)에 이르는 두께로 형성한다. 여기서 매립 절연막(602)은 N 웰(601)의 형성 후에 형성된다. N 웰은 필드 절연막의 형성 후에 형성될 수도 있다.
또한, 저항기 영역에의 이온 주입 방법으로서, 포토레지스트를 사용하여 패터닝을 수행하고 N 및 P형 도펀트들을 선택적으로 이온 주입하여 N 저항기 및 P 저항기를 개별적으로 형성하는 것을 포함하는 방법도 가능할 수 있다. 이 때, N 단결정 실리콘 영역에의 도펀트 주입은 약 1 x 1014 내지 9 x 1018 atoms/cm3의 농도이고, 인의 이온 주입에 아스니컴(arsenicum)이 사용될 수도 있다. P 단결정 실리콘 영역에의 도펀트 주입은 약 1 x 1014 내지 9 x 1018 atoms/cm3이고, 보론 혹은 BF2가 이온 주입에 사용될 수도 있다. 보다 저농도의 도핑된 저항기 영역의 형성에 관하여, 임계값 전압의 조정을 위한 이온 주입을 이용함으로써 원하는 저항값이 얻어질 수 있다.
이어서, 게이트 절연막(107)을 열산화에 의해 100 내지 300Å로 형성한다. 원하는 임계값 전압을 얻기 위해서 이온 주입을 행한다. 이어서, 게이트 전극들이 되는 제2 다결정 실리콘(603)을 예를 들면 약 2000Å 내지 4000Å으로 피착한다(도 6b). 이어서, 포토레지스트를 사용하여 패터닝을 수행하여 게이트 전극(106)을 형성한다.
이 때, 저농도로 도핑된 영역인 저항기의 고저항 영역의 상부 위에 게이트 전극이 형성된다. 이에 따라 나중의 단계에서 자기 정렬 방식으로 저항기 내에 고농도로 도핑된 확산 전극 영역을 형성하는 것이 가능해진다. 저항기의 길이의 정확도가 향상될 수 있다. 필요하지 않다면, 저항기의 상부 위에 게이트 전극을 생략하는 것이 가능하다.
이어서, 패터닝한 포토레지스트(604)를 사용한 이온 주입을 수행하여 NMOS 트랜지스터 및 PMOS 트랜지스터의 소스 및 드레인이 되는 고농도로 도핑된 확산영역을 형성한다. 도 6c에서, N 저항기의 고농도로 도핑된 확산 전극들을 형성하는 것이 NMOS 트랜지스터(611)의 고농도로 도핑된 확산층(605)의 형성을 위한 이온 주입과 동시에 수행되고, 이에 따라 N+ 단결정 실리콘(108)이 형성된다. 유사하게, PMOS 트랜지스터(612)의 고농도로 도핑된 확산영역(606)이 형성된다(도 6d 참조).
이어서, 중간 절연막의 형성, 접촉홀들의 형성, 및 알루미늄 배선 패턴의 형성이 도시하지 않은 방식으로, 관련 기술의 반도체 공정과 동일한 방식으로, 수행된다. 이 때, 다결정 실리콘의 측 스페이서 부분들에 접촉홀들이 또한 형성된다. 또한, 알루미늄 배선층이 저항기의 상부 위에 형성된다.
단결정 실리콘 저항기들을 구비한 상보형 MOS 반도체 장치는 이의 보호층의 형성 및 이의 패터닝을 통해 형성된다.
본 발명의 실시형태들을 P형 반도체 기판을 사용하는 실시예들을 사용하여 기술하였지만, 기판의 극성이 역전되고 N형 반도체 기판이 사용되는 N 기판의 P웰형인 경우에도, 유사한 이점들이 도출될 수 있다.
본 발명은 고저항을 갖는 블리더 저항 회로를 제공할 수 있고, 억제된 량의 전력을 소비하며, CMOS 및 저항회로를 포함하는 반도체 장치에 단결정 실리콘으로부터 저항기를 사용함으로써 감소된 면적을 갖는다. 또한, 구조는 제1 다결정 실리콘의 측벽들 상에 제1 다결정 실리콘의 측 스페이서들이 형성되고 제2 다결정 실리콘으로 구성된 게이트 전극이 게이트 절연막을 개재하여 저항기의 상부 상에 형성되도록 설계된다. 기판 내 전위차 변동들에 기인한 저항값 변동이 억제된다. 정확한 전위 분할이 가능해 진다.
Claims (13)
- 반도체 지지기판, 상기 반도체 지지기판 상에 형성된 매립 절연막, 및 상기 매립 절연막 상에 형성된 실리콘 활성층으로 구성된 SOI 기판 상에 형성된 반도체 장치에서,상기 실리콘 활성층의 부분들 및 상기 매립 절연막의 부분들은 제거되어 있고,섬형상의 상기 실리콘 활성층 및 상기 매립 절연막이 상기 반도체 지지기판 상에 존재하고,단결정 실리콘 저항기들로서 상기 섬형상의 실리콘 활성층을 사용하여 저항회로가 형성되며,제1 다결정 실리콘으로 만들어지는 측 스페이서들은 상기 단결정 실리콘 저항기들이 되는 상기 실리콘 활성층, 및 상기 매립 절연막의 단차부분들의 측벽들 상에, 그리고 상기 반도체 지지기판 상에 절연막을 개재하여 형성되는 것을 특징으로 하는 반도체 장치.
- 삭제
- 제1항에 있어서, 상기 단결정 실리콘 저항기들이 되는 상기 실리콘 활성층의 두께는 0.1㎛ 내지 0.5㎛인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 매립 절연막의 두께는 0.1㎛ 내지 0.5㎛인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 측 스페이서들은 금속 리드 와이어들에 의해 접속되고, 상기 측 스페이서들의 전위 제어가 가능한 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 제2 다결정 실리콘층은 산화막 절연막을 개재하여 상기 단결정 실리콘 저항기들의 상부 상에 위치되고, 상기 제2 다결정 실리콘층은 금속 리드 와이어들에 의해 접속되고, 상기 제2 다결정 실리콘층의 전위 제어가 가능한 것을 특징으로 하는 반도체 장치.
- 제6항에 있어서, 금속화층이 층간 절연막을 개재하여 상기 제2 다결정 실리콘층 상에 위치되고, 상기 금속화층의 전위 제어가 가능한 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 섬형상의 실리콘 활성층으로 구성된 저항회로는 제1 도전형의 단결정 실리콘 저항기 및 제2 도전형의 단결정 실리콘 저항기로 구성된 것을 특징으로 하는 반도체 장치.
- 반도체 지지기판, 상기 반도체 지지기판 상에 형성된 매립 절연막, 및 상기 매립 절연막 상에 형성된 실리콘 활성층으로 구성된 SOI(절연체 상의 실리콘) 기판 상에 형성되는 반도체 장치 제조 방법에 있어서,단결정 실리콘 저항기를 형성하기 위해 상기 실리콘 활성층을 패터닝하는 단계;상기 실리콘 활성층의 일부 영역들과 상기 매립 절연막의 일부 영역들을 에칭하여 상기 반도체 지지기판 상에 섬형상의 실리콘 활성층 및 매립 절연막을 형성함으로써 상기 단결정 실리콘 저항기들을 형성하는 단계;절연막을 열산화에 의해 0.01㎛ 내지 0.04㎛의 두께로 형성하는 단계;제1 다결정 실리콘을 상기 실리콘 활성층부터 상기 반도체 지지기판의 표면부분에 이르는 깊이와 유사한 두께로 피착하는 단계;상기 절연막의 표면이 노출될 때까지 이방성 건식 에칭에 의해 상기 제1 다결정 실리콘을 에칭하여, 상기 절연막을 개재하여, 상기 섬형상 실리콘 활성층 및, 상기 매립 절연막의 단차부분들의 측벽들 상에, 그리고 상기 반도체 지지기판 상에 측 스페이서들을 형성하는 단계;제1 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 전체 혹은 제1 영역에 1 x 1014 내지 9 x 1018 atoms/cm3로 주입하는 단계;제2 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 제2 영역에 1 x 1014 내지 9 x 1018 atoms/cm3로 주입하는 단계;게이트 절연막을 상기 단결정 실리콘 저항기들 상에 형성하고 게이트 전극들이 되는 제2 다결정 실리콘을 피착하는 단계;상기 제2 다결정 실리콘을 패터닝하고 에칭하여 상기 단결정 실리콘 저항기들의 부분들 상에 게이트 전극들을 형성하는 단계;제1 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 상기 제1 영역의 일부 혹은 전체의 영역에 1 x 1019 atoms/cm3 이상으로 주입하는 단계; 및제2 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 상기 제2 영역의 일부 혹은 전체의 영역에 1 x 1019 atoms/cm3 이상으로 주입하는 단계를 포함하며,상기 단계들은 그 기재된 순서대로 행해지는, 반도체 장치 제조방법.
- 제9항에 있어서, 상기 실리콘 활성층의 제거 후에 상기 매립 절연막의 제거를 위해서 등방성 습식 에칭을 사용하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제9항에 있어서, 상기 실리콘 활성층의 제거 후에 상기 매립 절연막의 제거 를 위해서 비등방성 건식 에칭을 사용하는 것을 특징으로 하는 반도체 장치 제조방법.
- 제9항에 있어서, 비등방성 건식 에칭에 의해 상기 매립 절연막을 반만큼 에칭하고 상기 실리콘 활성층의 제거 후에 등방성으로 나머지 매립 절연막을 습식 에칭함으로써 상기 매립 절연막이 제거되는 것을 특징으로 하는 반도체 장치 제조방법.
- 제9항에 있어서, 제1 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 상기 제1 영역의 일부 혹은 전체의 영역에 1 x 1019 atoms/cm3 이상으로 주입하는 상기 단계는 제1 도전형의 MOS 트랜지스터의 확산영역의 도핑과 동시에 수행되며, 제2 도전형의 도펀트를 상기 단결정 실리콘 저항기들의 상기 제2 영역의 일부 혹은 전체의 영역에 주입하는 상기 단계는 제2 도전형의 MOS 트랜지스터의 확산영역의 도핑과 동시에 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
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