JPH08222701A - キャパシタを有する半導体装置およびその製造方法 - Google Patents
キャパシタを有する半導体装置およびその製造方法Info
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- JPH08222701A JPH08222701A JP2964395A JP2964395A JPH08222701A JP H08222701 A JPH08222701 A JP H08222701A JP 2964395 A JP2964395 A JP 2964395A JP 2964395 A JP2964395 A JP 2964395A JP H08222701 A JPH08222701 A JP H08222701A
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Abstract
(57)【要約】
【目的】 ＭＯＳの集積回路上に高精度の線形キャパシ
タを、比較的単純なプロセスで実現する。 【構成】 絶縁基板または絶縁膜からなる第一の絶縁層
１１上のキャパシタの下部電極２６が、上下両面および
側面を絶縁体で覆われた形状となっており、コンタクト
ホールの部分でのみ下部電極配線８３と接続され、下部
電極の不純物濃度が高濃度である。下部電極２６とソー
ス、ドレイン、チャネル領域が同一の半導体層に形成さ
れ、ゲート絶縁膜４１と誘電体膜４２が同一の酸化膜層
に形成され、ゲート電極と上部電極が同一の導電層に形
成されている。 【効果】 高精度の線形キャパシタを形成することがで
きる。形成工程を簡略化でき、熱工程のトランジスタに
対する好ましくない影響も取り除くことができる。
タを、比較的単純なプロセスで実現する。 【構成】 絶縁基板または絶縁膜からなる第一の絶縁層
１１上のキャパシタの下部電極２６が、上下両面および
側面を絶縁体で覆われた形状となっており、コンタクト
ホールの部分でのみ下部電極配線８３と接続され、下部
電極の不純物濃度が高濃度である。下部電極２６とソー
ス、ドレイン、チャネル領域が同一の半導体層に形成さ
れ、ゲート絶縁膜４１と誘電体膜４２が同一の酸化膜層
に形成され、ゲート電極と上部電極が同一の導電層に形
成されている。 【効果】 高精度の線形キャパシタを形成することがで
きる。形成工程を簡略化でき、熱工程のトランジスタに
対する好ましくない影響も取り除くことができる。
Description
【０００１】
【産業上の利用分野】本発明は、キャパシタを有する半
導体装置およびその製造方法に関し、特に電子機器の部
品として用いられる、例えばアナログやアナログ・デジ
タル混載の半導体装置およびその製造方法に関する。
導体装置およびその製造方法に関し、特に電子機器の部
品として用いられる、例えばアナログやアナログ・デジ
タル混載の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、キャパシタを必要とする半導体装
置（ＬＳＩ）では、ＭＯＳキャパシタや多結晶シリコン
を電極とするキャパシタ（以下、ポリ−ポリキャパシタ
という）が用いられて来た。
置（ＬＳＩ）では、ＭＯＳキャパシタや多結晶シリコン
を電極とするキャパシタ（以下、ポリ−ポリキャパシタ
という）が用いられて来た。
【０００３】ＭＯＳキャパシタは、ＭＯＳのゲート電極
を上部電極とし、基板またはウエル内に形成された拡散
層を下部電極とし、ゲート酸化膜を誘電体として、形成
される。下部電極をなす拡散層と、基板またはウエルと
の素子分離は、電気的極性の違いを用いたｐｎ接合分離
によって、行われる。
を上部電極とし、基板またはウエル内に形成された拡散
層を下部電極とし、ゲート酸化膜を誘電体として、形成
される。下部電極をなす拡散層と、基板またはウエルと
の素子分離は、電気的極性の違いを用いたｐｎ接合分離
によって、行われる。
【０００４】また、ポリ−ポリキャパシタは、通常、絶
縁膜の上に形成されたポリＳｉで下部電極を形成し、こ
の下部電極の表面を熱酸化して得られる熱酸化膜を誘電
体層とし、さらに、この熱酸化膜上に形成されたポリＳ
ｉを上部電極として、形成される。
縁膜の上に形成されたポリＳｉで下部電極を形成し、こ
の下部電極の表面を熱酸化して得られる熱酸化膜を誘電
体層とし、さらに、この熱酸化膜上に形成されたポリＳ
ｉを上部電極として、形成される。
【０００５】
【発明が解決しようとする課題】ところで、アナログや
アナログ・デジタル混載の半導体装置においては、高精
度のキャパシタが要求されている。電極に蓄積された電
荷量が電極間の電圧の変動に高い精度で線形に比例する
キャパシタは、線形キャパシタと呼称されているが、こ
のような線形キャパシタの高精度なものを得るために
は、キャパシタにおける寄生容量の小さな構造が必要で
ある。
アナログ・デジタル混載の半導体装置においては、高精
度のキャパシタが要求されている。電極に蓄積された電
荷量が電極間の電圧の変動に高い精度で線形に比例する
キャパシタは、線形キャパシタと呼称されているが、こ
のような線形キャパシタの高精度なものを得るために
は、キャパシタにおける寄生容量の小さな構造が必要で
ある。
【０００６】ＭＯＳキャパシタは、下部電極が半導体基
板またはウエルとｐｎ接合によって接しており、下部電
極と基板またはウエルとの間に寄生容量を形成する。こ
のため、下部電極に流入する電荷量は、キャパシタ電極
間電圧の差の変動量に比例しない。従って、ＭＯＳキャ
パシタでは線形キャパシタを得ることができなかった。
板またはウエルとｐｎ接合によって接しており、下部電
極と基板またはウエルとの間に寄生容量を形成する。こ
のため、下部電極に流入する電荷量は、キャパシタ電極
間電圧の差の変動量に比例しない。従って、ＭＯＳキャ
パシタでは線形キャパシタを得ることができなかった。
【０００７】高精度の線形キャパシタを得るために、し
ばしばポリ−ポリキャパシタが用いられている。しか
し、ポリ−ポリキャパシタを採用すると、工程が複雑に
なるばかりか、ポリＳｉの熱酸化時に必要とされる高温
プロセスのため、同一基板上に作りこまれるトランジス
タの不純物の拡散等をまねき、トランジスタの特性に好
ましくない影響を与えるという問題があった。微細化が
進むに従って、この影響は深刻になっている。
ばしばポリ−ポリキャパシタが用いられている。しか
し、ポリ−ポリキャパシタを採用すると、工程が複雑に
なるばかりか、ポリＳｉの熱酸化時に必要とされる高温
プロセスのため、同一基板上に作りこまれるトランジス
タの不純物の拡散等をまねき、トランジスタの特性に好
ましくない影響を与えるという問題があった。微細化が
進むに従って、この影響は深刻になっている。
【０００８】そこで、本発明が解決しようとする課題
は、従来のＳＯＩ（Silicon On Isolator)基板を用いた
ＭＯＳの集積回路の形成プロセスを基に、トランジスタ
のソース・ドレインの不純物が拡散するような高温プロ
セスを用いずに、ＭＯＳの集積回路上にポリ−ポリキャ
パシタと同程度、またはそれ以上に高精度の線形キャパ
シタを、比較的単純なプロセスで実現することにある。
は、従来のＳＯＩ（Silicon On Isolator)基板を用いた
ＭＯＳの集積回路の形成プロセスを基に、トランジスタ
のソース・ドレインの不純物が拡散するような高温プロ
セスを用いずに、ＭＯＳの集積回路上にポリ−ポリキャ
パシタと同程度、またはそれ以上に高精度の線形キャパ
シタを、比較的単純なプロセスで実現することにある。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の請求項１に関わる半導体装置は、絶縁基
板または絶縁膜からなる第一の絶縁層と、該第一の絶縁
層の上に形成された単結晶からなる半導体層と、該半導
体層の上に形成された酸化膜からなる第二の絶縁層と、
該第二の絶縁層の上に形成された導電層とを有し、前記
半導体層を下部電極とし、前記第二の絶縁層を誘電体層
とし、前記導電層を上部電極とするキャパシタが形成さ
れ、さらにキャパシタ下部電極配線とキャパシタ上部電
極配線が形成され、前記下部電極は、絶縁膜によって他
の導電層と絶縁され、かつ前記第二の絶縁層に形成され
たコンタクトホールの部分でのみ前記下部電極配線と接
続されていることを特徴とする。
めに、本発明の請求項１に関わる半導体装置は、絶縁基
板または絶縁膜からなる第一の絶縁層と、該第一の絶縁
層の上に形成された単結晶からなる半導体層と、該半導
体層の上に形成された酸化膜からなる第二の絶縁層と、
該第二の絶縁層の上に形成された導電層とを有し、前記
半導体層を下部電極とし、前記第二の絶縁層を誘電体層
とし、前記導電層を上部電極とするキャパシタが形成さ
れ、さらにキャパシタ下部電極配線とキャパシタ上部電
極配線が形成され、前記下部電極は、絶縁膜によって他
の導電層と絶縁され、かつ前記第二の絶縁層に形成され
たコンタクトホールの部分でのみ前記下部電極配線と接
続されていることを特徴とする。
【００１０】また、請求項２に関わる半導体装置は、前
記請求項１の装置において、下部電極の不純物濃度が高
濃度であることを特徴とする。
記請求項１の装置において、下部電極の不純物濃度が高
濃度であることを特徴とする。
【００１１】さらに、請求項３に関わる半導体装置は、
前記請求項１または２の装置において、キャパシタが形
成される領域とは別の領域に、前記半導体層にソース、
ドレイン、チャネルが形成され、前記第二の絶縁層にゲ
ート絶縁膜が形成され、前記導電層にゲート電極が形成
されたＭＯＳ−ＦＥＴが形成されていることを特徴とす
る。
前記請求項１または２の装置において、キャパシタが形
成される領域とは別の領域に、前記半導体層にソース、
ドレイン、チャネルが形成され、前記第二の絶縁層にゲ
ート絶縁膜が形成され、前記導電層にゲート電極が形成
されたＭＯＳ−ＦＥＴが形成されていることを特徴とす
る。
【００１２】そして、請求項４に関わる半導体装置の製
造方法は、絶縁基板または絶縁膜からなる第一の絶縁層
上に形成された単結晶の半導体層の一部を選択的に酸化
またはエッチングして、相互に絶縁された複数の島状の
半導体層領域に分離する工程、前記複数の島状の半導体
層領域の一部をキャパシタ下部電極形成領域として、前
記キャパシタ下部電極形成領域に選択的に不純物を注入
して高濃度の不純物を含有するキャパシタの下部電極を
形成する工程、前記島状の半導体層の上部に第二の絶縁
層を形成する工程、前記第二の絶縁層上に導電層を形成
し、該導電層にキャパシタの上部電極を形成する工程、
を有することを特徴とする。
造方法は、絶縁基板または絶縁膜からなる第一の絶縁層
上に形成された単結晶の半導体層の一部を選択的に酸化
またはエッチングして、相互に絶縁された複数の島状の
半導体層領域に分離する工程、前記複数の島状の半導体
層領域の一部をキャパシタ下部電極形成領域として、前
記キャパシタ下部電極形成領域に選択的に不純物を注入
して高濃度の不純物を含有するキャパシタの下部電極を
形成する工程、前記島状の半導体層の上部に第二の絶縁
層を形成する工程、前記第二の絶縁層上に導電層を形成
し、該導電層にキャパシタの上部電極を形成する工程、
を有することを特徴とする。
【００１３】また、請求項５は、前記請求項４記載の製
造方法において、前記複数の島状の半導体層領域の他の
半導体層領域をＭＯＳ−ＦＥＴ形成領域として、前記半
導体層上にＭＯＳ−ＦＥＴのゲート酸化膜を形成する工
程、前記導電層にゲート電極を作成する工程、前記半導
体層のＭＯＳ−ＦＥＴ領域にソース、ドレイン、チャネ
ルを形成する工程、を含むことを特徴とする。
造方法において、前記複数の島状の半導体層領域の他の
半導体層領域をＭＯＳ−ＦＥＴ形成領域として、前記半
導体層上にＭＯＳ−ＦＥＴのゲート酸化膜を形成する工
程、前記導電層にゲート電極を作成する工程、前記半導
体層のＭＯＳ−ＦＥＴ領域にソース、ドレイン、チャネ
ルを形成する工程、を含むことを特徴とする。
【００１４】さらに、請求項６に関わる半導体装置の製
造方法は、前記請求項５の製造方法において、前記ＭＯ
Ｓ−ＦＥＴのゲート酸化膜と前記キャパシタの誘電体膜
である前記第二の絶縁層とが同一工程で形成されること
を特徴とする。
造方法は、前記請求項５の製造方法において、前記ＭＯ
Ｓ−ＦＥＴのゲート酸化膜と前記キャパシタの誘電体膜
である前記第二の絶縁層とが同一工程で形成されること
を特徴とする。
【００１５】さらに、請求項７に関わる半導体装置の製
造方法は、前記請求項５の製造方法において、前記第二
の絶縁層を前記半導体層の上部全面に形成後、一度ＭＯ
Ｓ−ＦＥＴ形成領域の前記第二の絶縁層を選択的に除去
する工程、再度単結晶半導体層の上部全面に渡って酸化
膜を形成する工程、を有し、ゲート酸化膜とキャパシタ
の誘電体膜のそれぞれに適した酸化膜厚を形成すること
を特徴とする。
造方法は、前記請求項５の製造方法において、前記第二
の絶縁層を前記半導体層の上部全面に形成後、一度ＭＯ
Ｓ−ＦＥＴ形成領域の前記第二の絶縁層を選択的に除去
する工程、再度単結晶半導体層の上部全面に渡って酸化
膜を形成する工程、を有し、ゲート酸化膜とキャパシタ
の誘電体膜のそれぞれに適した酸化膜厚を形成すること
を特徴とする。
【００１６】さらに、請求項８に関わる半導体装置の製
造方法は、前記請求項４ないし７のいずれかの製造方法
において、キャパシタ形成後に、前記キャパシタの下部
電極上の第二の絶縁層にコンタクトホールを形成する工
程、前記コンタクトホールを介して前記キャパシタの下
部電極に接続される下部電極配線および上部電極配線を
形成する工程、を有することを特徴とする。
造方法は、前記請求項４ないし７のいずれかの製造方法
において、キャパシタ形成後に、前記キャパシタの下部
電極上の第二の絶縁層にコンタクトホールを形成する工
程、前記コンタクトホールを介して前記キャパシタの下
部電極に接続される下部電極配線および上部電極配線を
形成する工程、を有することを特徴とする。
【００１７】さらに、請求項９に関わる半導体装置の製
造方法は、前記請求項４ないし８のいずれかの製造方法
において、前記第二の絶縁層は前記半導体層上にＣＶＤ
法を用いて形成することを特徴とする。
造方法は、前記請求項４ないし８のいずれかの製造方法
において、前記第二の絶縁層は前記半導体層上にＣＶＤ
法を用いて形成することを特徴とする。
【００１８】さらに、請求項１０に関わる半導体装置の
製造方法は、前記請求項４ないし８のいずれかの製造方
法において、前記第二の絶縁層は前記半導体層を熱酸化
して形成することを特徴とする。
製造方法は、前記請求項４ないし８のいずれかの製造方
法において、前記第二の絶縁層は前記半導体層を熱酸化
して形成することを特徴とする。
【００１９】本発明において、第一の絶縁層は、絶縁基
板または絶縁膜からなり、ＳＯＩ（Silicon On Isolato
r)基板やＳＯＳ（Silicon On Sapphire)基板等を用いる
ことができる。
板または絶縁膜からなり、ＳＯＩ（Silicon On Isolato
r)基板やＳＯＳ（Silicon On Sapphire)基板等を用いる
ことができる。
【００２０】また、第一の絶縁層の上に形成される半導
体層は、単結晶からなり、キャパシタの下部電極となる
領域は、Ｐ、ＡｓまたはＢ等の不純物が高濃度にイオン
注入される。これらの第一の絶縁層および半導体層とし
て、絶縁基板上に単結晶の半導体層が形成された基礎基
板を用いることもできる。
体層は、単結晶からなり、キャパシタの下部電極となる
領域は、Ｐ、ＡｓまたはＢ等の不純物が高濃度にイオン
注入される。これらの第一の絶縁層および半導体層とし
て、絶縁基板上に単結晶の半導体層が形成された基礎基
板を用いることもできる。
【００２１】さらに、第一の半導体層の上に形成される
酸化膜からなる第二の絶縁層は、単結晶半導体層の表面
を熱酸化して得られる酸化膜またはＣＶＤ法を用いて単
結晶半導体層の上に堆積される酸化膜を用いることがで
きる。
酸化膜からなる第二の絶縁層は、単結晶半導体層の表面
を熱酸化して得られる酸化膜またはＣＶＤ法を用いて単
結晶半導体層の上に堆積される酸化膜を用いることがで
きる。
【００２２】下部電極は、上記単結晶半導体層の他の部
分とＬＯＣＯＳ等の絶縁体膜で直流的に絶縁される。
分とＬＯＣＯＳ等の絶縁体膜で直流的に絶縁される。
【００２３】このような構造を有するキャパシタの電圧
係数は、電極に含まれる不純物の濃度や誘電体膜の膜厚
や誘電率に強く依存する。通常用いられるような電圧係
数が１００ｐｐｍ／Ｖ以下の線形キャパシタを実現する
ためには、下部電極領域のＰ、ＡｓまたはＢ等の不純物
濃度は少なくとも１０20／ｃｍ3 以上であることが必要
である。従って、本発明でいう高濃度とは１０20／ｃｍ
3 以上を意味している。
係数は、電極に含まれる不純物の濃度や誘電体膜の膜厚
や誘電率に強く依存する。通常用いられるような電圧係
数が１００ｐｐｍ／Ｖ以下の線形キャパシタを実現する
ためには、下部電極領域のＰ、ＡｓまたはＢ等の不純物
濃度は少なくとも１０20／ｃｍ3 以上であることが必要
である。従って、本発明でいう高濃度とは１０20／ｃｍ
3 以上を意味している。
【００２４】上記の構造を有するキャパシタをＭＯＳの
集積回路に混載する場合には、ＳＯＩやＳＯＳ等の絶縁
基板を用いたＭＯＳの形成プロセスに、キャパシタの下
部電極形成のためのフォトリソグラフィ工程（以下、フ
ォトリソ工程と省略する）およびイオン注入工程を追加
する等の簡単な工程変更と、ＭＯＳの集積回路用のマス
クパターンに必要な修正とを加えることで、実現するこ
とができる。
集積回路に混載する場合には、ＳＯＩやＳＯＳ等の絶縁
基板を用いたＭＯＳの形成プロセスに、キャパシタの下
部電極形成のためのフォトリソグラフィ工程（以下、フ
ォトリソ工程と省略する）およびイオン注入工程を追加
する等の簡単な工程変更と、ＭＯＳの集積回路用のマス
クパターンに必要な修正とを加えることで、実現するこ
とができる。
【００２５】プロセスの簡略化と、高温工程の増加を抑
えるため、ＭＯＳ−ＦＥＴのソース、ドレイン、チャネ
ル等が形成される部分とキャパシタの下部電極は同じ半
導体層に形成され、キャパシタの上部電極とＭＯＳ−Ｆ
ＥＴのゲート電極は同じ導電体膜に形成されることが好
ましい。
えるため、ＭＯＳ−ＦＥＴのソース、ドレイン、チャネ
ル等が形成される部分とキャパシタの下部電極は同じ半
導体層に形成され、キャパシタの上部電極とＭＯＳ−Ｆ
ＥＴのゲート電極は同じ導電体膜に形成されることが好
ましい。
【００２６】ところで、ゲート酸化膜形成工程およびキ
ャパシタの誘電体膜形成工程では、キャパシタの誘電体
膜として適切な酸化膜の厚みと、ＭＯＳ−ＦＥＴのゲー
ト電極として適切な酸化膜の厚みとは、一般には等しく
ないことに配慮する必要がある。
ャパシタの誘電体膜形成工程では、キャパシタの誘電体
膜として適切な酸化膜の厚みと、ＭＯＳ−ＦＥＴのゲー
ト電極として適切な酸化膜の厚みとは、一般には等しく
ないことに配慮する必要がある。
【００２７】半導体の熱酸化で得られる半導体層の膜厚
は、一般によく知られているように、酸化される半導体
の含んでいる不純物の濃度に依って異なる。そこで、素
子分離工程の後、ゲート酸化膜およびキャパシタの誘電
体膜形成用の酸化膜を形成する工程に先だって、キャパ
シタの下部電極形成のためにイオン注入が行なわれる
が、この工程では、イオン注入に先立つフォトリソ工程
でキャパシタ形成領域以外はレジストでマスクされる。
このため、単結晶半導体層の不純物濃度を、キャパシタ
形成領域とＭＯＳ−ＦＥＴ形成領域とで異ならせること
ができる。
は、一般によく知られているように、酸化される半導体
の含んでいる不純物の濃度に依って異なる。そこで、素
子分離工程の後、ゲート酸化膜およびキャパシタの誘電
体膜形成用の酸化膜を形成する工程に先だって、キャパ
シタの下部電極形成のためにイオン注入が行なわれる
が、この工程では、イオン注入に先立つフォトリソ工程
でキャパシタ形成領域以外はレジストでマスクされる。
このため、単結晶半導体層の不純物濃度を、キャパシタ
形成領域とＭＯＳ−ＦＥＴ形成領域とで異ならせること
ができる。
【００２８】従って、酸化膜の膜厚は、同一の熱酸化工
程で形成しても、場所によって異なり、不純物濃度の高
いキャパシタ形成領域の酸化膜の膜厚は、不純物濃度の
低い酸化膜の膜厚に比べて厚くなる。この膜厚差を生か
して、ＭＯＳ−ＦＥＴ形成領域のゲート酸化膜とキャパ
シタ形成領域の誘電体膜を形成する酸化膜とを一度の酸
化工程で形成することができる。
程で形成しても、場所によって異なり、不純物濃度の高
いキャパシタ形成領域の酸化膜の膜厚は、不純物濃度の
低い酸化膜の膜厚に比べて厚くなる。この膜厚差を生か
して、ＭＯＳ−ＦＥＴ形成領域のゲート酸化膜とキャパ
シタ形成領域の誘電体膜を形成する酸化膜とを一度の酸
化工程で形成することができる。
【００２９】しかし、この膜厚の差異に比べて、キャパ
シタ形成領域の酸化膜の膜厚をさらに厚くするのが好ま
しい場合もある。このような場合には、酸化膜を単結晶
半導体層の上部全面に形成した後、一度ＭＯＳ形成部の
酸化膜を選択的に除去し、再度単結晶半導体層の上部全
面に渡って酸化膜を形成することによって、ゲート酸化
膜とキャパシタの誘電体膜のそれぞれに適した酸化膜厚
を実現することができる。
シタ形成領域の酸化膜の膜厚をさらに厚くするのが好ま
しい場合もある。このような場合には、酸化膜を単結晶
半導体層の上部全面に形成した後、一度ＭＯＳ形成部の
酸化膜を選択的に除去し、再度単結晶半導体層の上部全
面に渡って酸化膜を形成することによって、ゲート酸化
膜とキャパシタの誘電体膜のそれぞれに適した酸化膜厚
を実現することができる。
【００３０】
【作用】請求項１に関わる半導体装置は、キャパシタの
下部電極が上下両面および側面を絶縁体で覆われた形状
となっている。このため、従来のようなバルクＳｉを基
板とするＭＯＳキャパシタで問題になったｐｎ接合に起
因する寄生容量の影響を取り除くことができる。これに
よって高精度の線形キャパシタを形成することができ
る。
下部電極が上下両面および側面を絶縁体で覆われた形状
となっている。このため、従来のようなバルクＳｉを基
板とするＭＯＳキャパシタで問題になったｐｎ接合に起
因する寄生容量の影響を取り除くことができる。これに
よって高精度の線形キャパシタを形成することができ
る。
【００３１】また、ポリ−ポリキャパシタに比べてデバ
イス表面の段差が小さいため、高積層配線化するデジタ
ル・アナログ回路では重要な利点となる。
イス表面の段差が小さいため、高積層配線化するデジタ
ル・アナログ回路では重要な利点となる。
【００３２】また、請求項２に関わる半導体装置では、
キャパシタ形成領域の半導体層の不純物濃度を高濃度に
することにより、通常のＭＯＳ形成工程で形成されるＭ
ＯＳキャパシタに比べて高品質の線形キャパシタを実現
することができる。
キャパシタ形成領域の半導体層の不純物濃度を高濃度に
することにより、通常のＭＯＳ形成工程で形成されるＭ
ＯＳキャパシタに比べて高品質の線形キャパシタを実現
することができる。
【００３３】さらに、請求項３に関わる半導体装置は、
キャパシタの誘電体膜が、この基板上に同時に作り込ま
れるＭＯＳのゲート酸化膜と同一工程または一部工程を
追加して形成され、上部電極はゲート電極形成と同一の
工程で作られる。このため、従来のポリ−ポリキャパシ
タの複雑な形成工程を簡略化でき、従来のポリ−ポリキ
ャパシタ形成時に見られた熱工程のトランジスタに対す
る好ましくない影響も取り除くことができる。
キャパシタの誘電体膜が、この基板上に同時に作り込ま
れるＭＯＳのゲート酸化膜と同一工程または一部工程を
追加して形成され、上部電極はゲート電極形成と同一の
工程で作られる。このため、従来のポリ−ポリキャパシ
タの複雑な形成工程を簡略化でき、従来のポリ−ポリキ
ャパシタ形成時に見られた熱工程のトランジスタに対す
る好ましくない影響も取り除くことができる。
【００３４】その上、この誘電体膜を単結晶の熱酸化膜
で形成することができ、その場合にはポリーポリキャパ
シタに比べて高い耐圧を得ることができる。
で形成することができ、その場合にはポリーポリキャパ
シタに比べて高い耐圧を得ることができる。
【００３５】さらに、請求項４に関わる半導体装置の製
造方法により、下部電極が上下両面および側面を絶縁体
で覆われたキャパシタを形成することができる。このた
め、寄生容量の影響の小さい、高精度の線形キャパシタ
を形成することができる。
造方法により、下部電極が上下両面および側面を絶縁体
で覆われたキャパシタを形成することができる。このた
め、寄生容量の影響の小さい、高精度の線形キャパシタ
を形成することができる。
【００３６】さらに、請求項５に関わる半導体装置の製
造方法により、キャパシタの上部電極とＭＯＳ−ＦＥＴ
のゲート電極とを同時に形成することができる。
造方法により、キャパシタの上部電極とＭＯＳ−ＦＥＴ
のゲート電極とを同時に形成することができる。
【００３７】さらに、請求項６に関わる半導体装置の製
造方法により、キャパシタの誘電体膜が、この基板上に
同時に作り込まれるＭＯＳのゲート酸化膜と同一工程で
形成され、上部電極はゲート電極形成と同一の工程で作
られる。このため、従来のポリ−ポリキャパシタの複雑
な形成工程を簡略化でき、従来のポリ−ポリキャパシタ
形成時に見られた熱工程のトランジスタに対する好まし
くない影響も取り除くことができる。
造方法により、キャパシタの誘電体膜が、この基板上に
同時に作り込まれるＭＯＳのゲート酸化膜と同一工程で
形成され、上部電極はゲート電極形成と同一の工程で作
られる。このため、従来のポリ−ポリキャパシタの複雑
な形成工程を簡略化でき、従来のポリ−ポリキャパシタ
形成時に見られた熱工程のトランジスタに対する好まし
くない影響も取り除くことができる。
【００３８】さらに、請求項７に関わる半導体装置の製
造方法により、キャパシタの誘電体膜が、この基板上に
同時に作り込まれるＭＯＳのゲート酸化膜と一部工程を
追加して形成され、上部電極はゲート電極形成と同一の
工程で作られる。このため、ゲート酸化膜とキャパシタ
の誘電体膜のそれぞれに適した酸化膜厚を形成すること
ができ、熱工程のトランジスタに対する好ましくない影
響も取り除くことができる。
造方法により、キャパシタの誘電体膜が、この基板上に
同時に作り込まれるＭＯＳのゲート酸化膜と一部工程を
追加して形成され、上部電極はゲート電極形成と同一の
工程で作られる。このため、ゲート酸化膜とキャパシタ
の誘電体膜のそれぞれに適した酸化膜厚を形成すること
ができ、熱工程のトランジスタに対する好ましくない影
響も取り除くことができる。
【００３９】さらに、請求項８に関わる半導体装置の製
造方法により、キャパシタの下部電極が、絶縁膜によっ
て他の導電層と絶縁され、かつ第二の絶縁層に形成され
たコンタクトホールの部分でのみ下部電極配線と接続す
ることができる。
造方法により、キャパシタの下部電極が、絶縁膜によっ
て他の導電層と絶縁され、かつ第二の絶縁層に形成され
たコンタクトホールの部分でのみ下部電極配線と接続す
ることができる。
【００４０】さらに、請求項９に関わる半導体装置の製
造方法により、キャパシタの誘電体膜を低い温度で形成
することができる。
造方法により、キャパシタの誘電体膜を低い温度で形成
することができる。
【００４１】さらに、請求項１０に関わる半導体装置の
製造方法により、キャパシタの誘電体膜を単結晶の熱酸
化膜で形成することができ、良質の層間絶縁膜とするこ
とができ、高い耐圧を得ることができる。
製造方法により、キャパシタの誘電体膜を単結晶の熱酸
化膜で形成することができ、良質の層間絶縁膜とするこ
とができ、高い耐圧を得ることができる。
【００４２】
【実施例】以下、本発明を図面に基づいて詳細に説明す
る。
る。
【００４３】図１は本発明の半導体装置の実施例の断面
図であり、図２はその平面図である。
図であり、図２はその平面図である。
【００４４】第一の絶縁層であるサファイア基板１１の
上に、ＭＯＳ−ＦＥＴの高濃度ソース領域２１、低濃度
ソース領域２２、チャネル領域２３、低濃度ドレイン領
域２４、高濃度ドレイン領域２５、キャパシタの下部電
極２６が形成される第一の半導体層が、Ｓｉのエピタキ
シャル成長によって形成されており、ＭＯＳ−ＦＥＴ形
成領域とキャパシタ形成領域の間には、フィールド領域
となるＳｉの酸化膜３０が形成されている。
上に、ＭＯＳ−ＦＥＴの高濃度ソース領域２１、低濃度
ソース領域２２、チャネル領域２３、低濃度ドレイン領
域２４、高濃度ドレイン領域２５、キャパシタの下部電
極２６が形成される第一の半導体層が、Ｓｉのエピタキ
シャル成長によって形成されており、ＭＯＳ−ＦＥＴ形
成領域とキャパシタ形成領域の間には、フィールド領域
となるＳｉの酸化膜３０が形成されている。
【００４５】これらの層の上に第二の絶縁層をなすＳｉ
の酸化膜からなるＭＯＳ−ＦＥＴのゲート酸化膜４１と
キャパシタの誘電体膜４２が形成され、これら第二の絶
縁膜の上には、ポリＳｉからなる導電層が形成され、そ
れぞれゲート電極５１とキャパシタの上部電極５２とな
っている。
の酸化膜からなるＭＯＳ−ＦＥＴのゲート酸化膜４１と
キャパシタの誘電体膜４２が形成され、これら第二の絶
縁膜の上には、ポリＳｉからなる導電層が形成され、そ
れぞれゲート電極５１とキャパシタの上部電極５２とな
っている。
【００４６】さらに、ＣＶＤ−Ｓｉ酸化膜６０、コンタ
クトホール７０、Ａｌ合金からなるソース電極配線８
１、ドレイン電極配線８２、キャパシタ下部電極配線８
３、キャパシタの上部電極配線８４が形成されている。
クトホール７０、Ａｌ合金からなるソース電極配線８
１、ドレイン電極配線８２、キャパシタ下部電極配線８
３、キャパシタの上部電極配線８４が形成されている。
【００４７】ここで、半導体層の膜厚は、ＭＯＳ−ＦＥ
Ｔ形成領域で９０ｎｍに設定され、第二の絶縁膜の膜厚
は、キャパシタ形成領域で２５ｎｍに設定されている。
従って、キャパシタ形成領域での半導体層の膜厚および
ＭＯＳ−ＦＥＴ形成領域での第二の絶縁膜の膜厚は、上
記厚さに応じた膜厚となっている。また、第二の絶縁膜
の膜厚は、その形成時に半導体層の不純物濃度の影響
で、キャパシタ形成領域とＭＯＳＦＥＴの形成部では異
なっている。導電層の膜厚は３５ｎｍである。
Ｔ形成領域で９０ｎｍに設定され、第二の絶縁膜の膜厚
は、キャパシタ形成領域で２５ｎｍに設定されている。
従って、キャパシタ形成領域での半導体層の膜厚および
ＭＯＳ−ＦＥＴ形成領域での第二の絶縁膜の膜厚は、上
記厚さに応じた膜厚となっている。また、第二の絶縁膜
の膜厚は、その形成時に半導体層の不純物濃度の影響
で、キャパシタ形成領域とＭＯＳＦＥＴの形成部では異
なっている。導電層の膜厚は３５ｎｍである。
【００４８】これらの膜厚は、必要とされるＭＯＳ−Ｆ
ＥＴやキャパシタの特性によって、さまざまな値を選ぶ
ことができるが、半導体層の膜厚は１０〜４００ｎｍの
範囲で、第二の絶縁層の膜厚は３〜３００ｎｍの範囲
で、導電層の膜厚は１００〜４００ｎｍの範囲で設定さ
れるのが好ましい。但し、キャパシタ形成領域の第二の
絶縁層の膜厚は、ＳｉＯ2 膜換算で２０〜３００ｎｍの
範囲が好ましい。
ＥＴやキャパシタの特性によって、さまざまな値を選ぶ
ことができるが、半導体層の膜厚は１０〜４００ｎｍの
範囲で、第二の絶縁層の膜厚は３〜３００ｎｍの範囲
で、導電層の膜厚は１００〜４００ｎｍの範囲で設定さ
れるのが好ましい。但し、キャパシタ形成領域の第二の
絶縁層の膜厚は、ＳｉＯ2 膜換算で２０〜３００ｎｍの
範囲が好ましい。
【００４９】上記実施例では、高濃度ソース領域２１、
高濃度ドレイン領域２５には、Ａｓがイオン注入され、
キャパシタの下部電極２６には、Ｐがｎ型の半導体とな
る４×１０20／ｃｍ3 程度になるようにイオン注入され
る。一般に、これらｎ型の高濃度領域ではシート抵抗を
なるべく低く押さえるために、ドナーを形成する不純物
濃度は少なくとも１０20／ｃｍ3 以上あることが望まし
い。そして、キャパシタの下部電極の不純物を高濃度に
するのは、キャパシタの線形電圧依存性を確保するため
にも重要である。
高濃度ドレイン領域２５には、Ａｓがイオン注入され、
キャパシタの下部電極２６には、Ｐがｎ型の半導体とな
る４×１０20／ｃｍ3 程度になるようにイオン注入され
る。一般に、これらｎ型の高濃度領域ではシート抵抗を
なるべく低く押さえるために、ドナーを形成する不純物
濃度は少なくとも１０20／ｃｍ3 以上あることが望まし
い。そして、キャパシタの下部電極の不純物を高濃度に
するのは、キャパシタの線形電圧依存性を確保するため
にも重要である。
【００５０】ＭＯＳ−ＦＥＴは、本実施例ではＮＭＯＳ
を形成しているが、ＰＭＯＳになるようにすることもで
きる。その場合には、高濃度ソース領域２１、高濃度ド
レイン領域２５にＢをイオン注入し、その濃度は少なく
とも１０20／ｃｍ3 以上あることが望ましい。
を形成しているが、ＰＭＯＳになるようにすることもで
きる。その場合には、高濃度ソース領域２１、高濃度ド
レイン領域２５にＢをイオン注入し、その濃度は少なく
とも１０20／ｃｍ3 以上あることが望ましい。
【００５１】また、キャパシタの下部電極領域としてｐ
型半導体も用いることができる。この場合には、この領
域のＢ濃度は少なくとも１０20／ｃｍ3 以上あることが
望ましい。本実施例において、低濃度ソース領域２２お
よび低濃度ドレイン領域２４のドナーを与える不純物濃
度は１０17〜１０18／ｃｍ3 程度になるように設定され
ている。
型半導体も用いることができる。この場合には、この領
域のＢ濃度は少なくとも１０20／ｃｍ3 以上あることが
望ましい。本実施例において、低濃度ソース領域２２お
よび低濃度ドレイン領域２４のドナーを与える不純物濃
度は１０17〜１０18／ｃｍ3 程度になるように設定され
ている。
【００５２】ゲート電極やキャパシタの上部電極も、そ
のＰ濃度は、４×１０20／ｃｍ3 程度になるように設定
されている。
のＰ濃度は、４×１０20／ｃｍ3 程度になるように設定
されている。
【００５３】また、チャネル領域２３は、ｐ型半導体に
なるように、Ｂ濃度が１０17／ｃｍ3 程度になるように
設定されている。一般に、チャネル領域のＢ濃度は１０
16〜１０18／ｃｍ3 の範囲にあることが好ましい。
なるように、Ｂ濃度が１０17／ｃｍ3 程度になるように
設定されている。一般に、チャネル領域のＢ濃度は１０
16〜１０18／ｃｍ3 の範囲にあることが好ましい。
【００５４】図１、図２に示す半導体装置の製造方法を
図３ないし図８に示す。
図３ないし図８に示す。
【００５５】本実施例では、図３に示すように、サファ
イア基板１１の上にＳｉエピタキシャル層１２が形成さ
れた基礎基板を用いる。但し、絶縁基板上に、エピタキ
シャル成長によって、Ｓｉエピタキシャル層を形成して
もよいし、Ｓｉ基板上に絶縁膜を形成し、この絶縁膜上
に単結晶のＳｉエピタキシャル層を形成してもよい。本
実施例では、Ｓｉエピタキシャル層１２の膜厚は、１０
０ｎｍに設定したが、１０〜３００ｎｍの範囲が望まし
い。
イア基板１１の上にＳｉエピタキシャル層１２が形成さ
れた基礎基板を用いる。但し、絶縁基板上に、エピタキ
シャル成長によって、Ｓｉエピタキシャル層を形成して
もよいし、Ｓｉ基板上に絶縁膜を形成し、この絶縁膜上
に単結晶のＳｉエピタキシャル層を形成してもよい。本
実施例では、Ｓｉエピタキシャル層１２の膜厚は、１０
０ｎｍに設定したが、１０〜３００ｎｍの範囲が望まし
い。
【００５６】次いで、図４に示すように、Ｓｉエピタキ
シャル層１２の表面を８５０℃のウエット酸化（水素：
酸素＝１：２）して、酸化膜４０を形成する。本実施例
では、この酸化膜４０の膜厚は１１ｎｍに設定したが、
５〜１００ｎｍの範囲が望ましい。この時、酸化されず
に残ったＳｉエピタキシャル層を、図４に示すように、
２０とする。さらに、酸化膜４０の上から全面にＢＦ2+
のイオンを注入する。本実施例では、ＢＦ2+を６０ｋｅ
Ｖで、１０12／ｃｍ2 のドーズ量をイオン注入してい
る。
シャル層１２の表面を８５０℃のウエット酸化（水素：
酸素＝１：２）して、酸化膜４０を形成する。本実施例
では、この酸化膜４０の膜厚は１１ｎｍに設定したが、
５〜１００ｎｍの範囲が望ましい。この時、酸化されず
に残ったＳｉエピタキシャル層を、図４に示すように、
２０とする。さらに、酸化膜４０の上から全面にＢＦ2+
のイオンを注入する。本実施例では、ＢＦ2+を６０ｋｅ
Ｖで、１０12／ｃｍ2 のドーズ量をイオン注入してい
る。
【００５７】次に、図５に示すように、フォトリソ工程
を経て、９５０℃のウエット酸化（水素：酸素＝１：
２）で、膜厚２５００Åのフィールド酸化膜３０を形成
した後、フォトリソ工程を経てキャパシタ領域以外の領
域にレジストのマスク９１を残し、キャパシタ領域にＰ
をイオン注入する。Ｐの注入量は４×１０15／ｃｍ2 程
度である。Ｐの注入後、レジスト９１を取り除く。
を経て、９５０℃のウエット酸化（水素：酸素＝１：
２）で、膜厚２５００Åのフィールド酸化膜３０を形成
した後、フォトリソ工程を経てキャパシタ領域以外の領
域にレジストのマスク９１を残し、キャパシタ領域にＰ
をイオン注入する。Ｐの注入量は４×１０15／ｃｍ2 程
度である。Ｐの注入後、レジスト９１を取り除く。
【００５８】次に、図６に示すように、一旦酸化膜４０
を取り除いた後、再度８５０℃のウエット酸化（水素：
酸素＝１：２）で第二の絶縁膜を形成する。この第二の
絶縁膜の一部はキャパシタの誘電体膜４２を形成する。
第二の絶縁膜の膜厚はキャパシタ形成領域の膜厚で２５
ｎｍに設定した。第二の絶縁膜の他の一部はゲート酸化
膜４１を形成する。キャパシタの誘電体膜４２とゲート
酸化膜４１の膜厚は、不純物濃度の違いにより、異なっ
た値となっている。
を取り除いた後、再度８５０℃のウエット酸化（水素：
酸素＝１：２）で第二の絶縁膜を形成する。この第二の
絶縁膜の一部はキャパシタの誘電体膜４２を形成する。
第二の絶縁膜の膜厚はキャパシタ形成領域の膜厚で２５
ｎｍに設定した。第二の絶縁膜の他の一部はゲート酸化
膜４１を形成する。キャパシタの誘電体膜４２とゲート
酸化膜４１の膜厚は、不純物濃度の違いにより、異なっ
た値となっている。
【００５９】この後、ＳｉＨ4 ガスを用い、６４０℃
で、ＣＶＤにより、ポリＳｉを３７０ｎｍ堆積した後、
８７５℃でＰＯＣｌ3 を用いたＣＶＤで、燐ガラスをつ
けて、ポリＳｉ層に燐を拡散し、導電層５１、５２を形
成した。これら導電層をなすポリＳｉ層のＰの不純物濃
度は４×１０20／ｃｍ3 程度になるようにした。この
後、フォトリソ工程とドライエッチング工程を経て、ゲ
ート電極５１とキャパシタの上部電極５２を形成し、こ
の後５×１０12／ｃｍ2 のＰをイオン注入した。
で、ＣＶＤにより、ポリＳｉを３７０ｎｍ堆積した後、
８７５℃でＰＯＣｌ3 を用いたＣＶＤで、燐ガラスをつ
けて、ポリＳｉ層に燐を拡散し、導電層５１、５２を形
成した。これら導電層をなすポリＳｉ層のＰの不純物濃
度は４×１０20／ｃｍ3 程度になるようにした。この
後、フォトリソ工程とドライエッチング工程を経て、ゲ
ート電極５１とキャパシタの上部電極５２を形成し、こ
の後５×１０12／ｃｍ2 のＰをイオン注入した。
【００６０】次に、図７に示すように、プラズマＴＥＯ
Ｓを堆積した後、これをバックエッチして、ゲート電極
５１と上部電極５２のサイドウオール４５を形成し、５
×１０15／ｃｍ2 のＡｓをイオン注入して、３０分間、
９００℃のアニールを行った。
Ｓを堆積した後、これをバックエッチして、ゲート電極
５１と上部電極５２のサイドウオール４５を形成し、５
×１０15／ｃｍ2 のＡｓをイオン注入して、３０分間、
９００℃のアニールを行った。
【００６１】次に、図８に示すように、ＢＰＳＧ（ボロ
ン・燐シリコンガラス）膜を堆積し、９００℃、１０分
間のアニール後、フォトリソ工程を経て、エッチングに
よりコンタクトホール７０を形成した。
ン・燐シリコンガラス）膜を堆積し、９００℃、１０分
間のアニール後、フォトリソ工程を経て、エッチングに
よりコンタクトホール７０を形成した。
【００６２】さらに、Ａｌ合金をスパッターで堆積した
後、フォトリソ工程を経て、Ａｌ合金のエッチングによ
って、配線８１、８２、８３、８４形成のためのパター
ニングを行った。
後、フォトリソ工程を経て、Ａｌ合金のエッチングによ
って、配線８１、８２、８３、８４形成のためのパター
ニングを行った。
【００６３】このようにして得られたキャパシタの容量
の電圧依存性を、図９に示す。図９は、前記実施例構成
の上部電極をアースし、下部電極に電圧を加えた場合の
電圧に因る容量の変化量をΔＣ／Ｃで表し、電圧による
容量の変化量が電極間電圧がゼロの容量値に対する割合
で示している。なお、その単位はｐｐｍである。
の電圧依存性を、図９に示す。図９は、前記実施例構成
の上部電極をアースし、下部電極に電圧を加えた場合の
電圧に因る容量の変化量をΔＣ／Ｃで表し、電圧による
容量の変化量が電極間電圧がゼロの容量値に対する割合
で示している。なお、その単位はｐｐｍである。
【００６４】図９から本発明によるキャパシタが極めて
高精度な線型キャパシタであることがわかる。
高精度な線型キャパシタであることがわかる。
【００６５】
【発明の効果】本発明の請求項１に関わる半導体装置で
は、キャパシタの下部電極が上下両面および側面を絶縁
体で覆われた形状となっており、コンタクトホールの部
分でのみ下部電極配線と接続されている。このため、高
精度の線形キャパシタを形成することができる。また、
ポリ−ポリキャパシタに比べてデバイス表面の段差が小
さいため、高積層配線化することが可能となっている。
は、キャパシタの下部電極が上下両面および側面を絶縁
体で覆われた形状となっており、コンタクトホールの部
分でのみ下部電極配線と接続されている。このため、高
精度の線形キャパシタを形成することができる。また、
ポリ−ポリキャパシタに比べてデバイス表面の段差が小
さいため、高積層配線化することが可能となっている。
【００６６】また、請求項２に関わる半導体装置では、
キャパシタ形成領域の半導体層の不純物濃度を高濃度に
することにより、高品質の線形キャパシタを実現するこ
とができる。
キャパシタ形成領域の半導体層の不純物濃度を高濃度に
することにより、高品質の線形キャパシタを実現するこ
とができる。
【００６７】さらに、請求項３に関わる半導体装置で
は、キャパシタが形成される領域とは別の領域に、半導
体層にソース、ドレイン、チャネルが形成され、第二の
絶縁層にゲート絶縁膜が形成され、導電層にゲート電極
が形成されたＭＯＳ−ＦＥＴが形成されているために、
キャパシタの誘電体膜は、この基板上に同時に作り込ま
れるＭＯＳのゲート酸化膜と同一工程または一部工程を
追加して形成され、上部電極はゲート電極形成と同一の
工程で作られる。このため、従来のポリ−ポリキャパシ
タの複雑な形成工程を簡略化でき、従来のポリ−ポリキ
ャパシタ形成時に見られた熱工程のトランジスタに対す
る好ましくない影響も取り除くことができる。
は、キャパシタが形成される領域とは別の領域に、半導
体層にソース、ドレイン、チャネルが形成され、第二の
絶縁層にゲート絶縁膜が形成され、導電層にゲート電極
が形成されたＭＯＳ−ＦＥＴが形成されているために、
キャパシタの誘電体膜は、この基板上に同時に作り込ま
れるＭＯＳのゲート酸化膜と同一工程または一部工程を
追加して形成され、上部電極はゲート電極形成と同一の
工程で作られる。このため、従来のポリ−ポリキャパシ
タの複雑な形成工程を簡略化でき、従来のポリ−ポリキ
ャパシタ形成時に見られた熱工程のトランジスタに対す
る好ましくない影響も取り除くことができる。
【００６８】そして、請求項４に関わる半導体装置の製
造方法では、相互に絶縁された複数の島状の半導体層領
域に分離し、キャパシタ下部電極形成領域に選択的に不
純物を注入して高濃度の不純物を含有するキャパシタの
下部電極を形成するため、下部電極が上下両面および側
面を絶縁体で覆われたキャパシタを形成することができ
る。このため、寄生容量の影響の小さい、高精度の線形
キャパシタを形成することができる。
造方法では、相互に絶縁された複数の島状の半導体層領
域に分離し、キャパシタ下部電極形成領域に選択的に不
純物を注入して高濃度の不純物を含有するキャパシタの
下部電極を形成するため、下部電極が上下両面および側
面を絶縁体で覆われたキャパシタを形成することができ
る。このため、寄生容量の影響の小さい、高精度の線形
キャパシタを形成することができる。
【００６９】また、請求項５に関わる半導体装置の製造
方法では、キャパシタの上部電極とＭＯＳ−ＦＥＴのゲ
ート電極とを同時に形成することができる。
方法では、キャパシタの上部電極とＭＯＳ−ＦＥＴのゲ
ート電極とを同時に形成することができる。
【００７０】さらに、請求項６に関わる半導体装置の製
造方法では、ＭＯＳ−ＦＥＴのゲート酸化膜と前記キャ
パシタの誘電体膜である前記第二の絶縁層とが同一工程
で形成されるため、キャパシタの誘電体膜が、この基板
上に同時に作り込まれるＭＯＳのゲート酸化膜と同一工
程で形成され、上部電極はゲート電極形成と同一の工程
で作られる。このため、工程を簡略化でき、熱工程のト
ランジスタに対する好ましくない影響も取り除くことが
できる。
造方法では、ＭＯＳ−ＦＥＴのゲート酸化膜と前記キャ
パシタの誘電体膜である前記第二の絶縁層とが同一工程
で形成されるため、キャパシタの誘電体膜が、この基板
上に同時に作り込まれるＭＯＳのゲート酸化膜と同一工
程で形成され、上部電極はゲート電極形成と同一の工程
で作られる。このため、工程を簡略化でき、熱工程のト
ランジスタに対する好ましくない影響も取り除くことが
できる。
【００７１】さらに、請求項７に関わる半導体装置の製
造方法では、キャパシタの誘電体膜が、この基板上に同
時に作り込まれるＭＯＳのゲート酸化膜と一部工程を追
加して形成され、上部電極はゲート電極形成と同一の工
程で作られる。このため、ゲート酸化膜とキャパシタの
誘電体膜のそれぞれに適した酸化膜厚を形成することが
できる。
造方法では、キャパシタの誘電体膜が、この基板上に同
時に作り込まれるＭＯＳのゲート酸化膜と一部工程を追
加して形成され、上部電極はゲート電極形成と同一の工
程で作られる。このため、ゲート酸化膜とキャパシタの
誘電体膜のそれぞれに適した酸化膜厚を形成することが
できる。
【００７２】さらに、請求項８に関わる半導体装置の製
造方法では、キャパシタの下部電極が、絶縁膜によって
他の導電層と絶縁され、かつ第二の絶縁層に形成された
コンタクトホールの部分でのみ下部電極配線と接続する
ことができる。
造方法では、キャパシタの下部電極が、絶縁膜によって
他の導電層と絶縁され、かつ第二の絶縁層に形成された
コンタクトホールの部分でのみ下部電極配線と接続する
ことができる。
【００７３】さらに、請求項９に関わる半導体装置の製
造方法では、第二の絶縁層を半導体層上にＣＶＤ法を用
いて形成するため、キャパシタの誘電体膜を低い温度で
形成することができる。
造方法では、第二の絶縁層を半導体層上にＣＶＤ法を用
いて形成するため、キャパシタの誘電体膜を低い温度で
形成することができる。
【００７４】さらに、請求項１０に関わる半導体装置の
製造方法では、キャパシタの誘電体膜を単結晶の熱酸化
膜で形成することができ、良質の層間絶縁膜とすること
ができ、高い耐圧を得ることができる。
製造方法では、キャパシタの誘電体膜を単結晶の熱酸化
膜で形成することができ、良質の層間絶縁膜とすること
ができ、高い耐圧を得ることができる。
【図１】本発明の実施例のデバイス構造の断面図であ
る。
る。
【図２】本発明の実施例のデバイス構造の平面図であ
る。
る。
【図３】前記本発明の実施例装置の製造方法を示す工程
図である。
図である。
【図４】前記本発明の実施例装置の製造方法を示す工程
図である。
図である。
【図５】前記本発明の実施例装置の製造方法を示す工程
図である。
図である。
【図６】前記本発明の実施例装置の製造方法を示す工程
図である。
図である。
【図７】前記本発明の実施例装置の製造方法を示す工程
図である。
図である。
【図８】前記本発明の実施例装置の製造方法を示す工程
図である。
図である。
【図９】本発明によって得られたデバイスのキャパシタ
の容量の電圧依存性を示すグラフである。
の容量の電圧依存性を示すグラフである。
１１ 第一の絶縁層 １２ Ｓｉエピタキシャル層 ２０ 半導体層 ２１ 高濃度ソース領域 ２２ 低濃度ソース領域 ２３ チャネル領域 ２４ 低濃度ドレイン領域 ２５ 高濃度ドレイン領域 ２６ 下部電極 ３０ フィールド酸化膜 ４０ 酸化膜 ４１ ゲート酸化膜 ４２ 誘電体膜 ４５ サイドウオール ５１ ゲート電極 ５２ 上部電極 ６０ ＣＶＤ−Ｓｉ酸化膜 ７０ コンタクトホール ８１ ソース電極配線 ８２ ドレイン電極配線 ８３ 下部電極配線 ８４ 上部電極配線 ８５ ゲート電極配線
Claims (10)
- 【請求項１】 絶縁基板または絶縁膜からなる第一の絶
縁層と、該第一の絶縁層の上に形成された単結晶からな
る半導体層と、該半導体層の上に形成された酸化膜から
なる第二の絶縁層と、該第二の絶縁層の上に形成された
導電層とを有し、 前記半導体層を下部電極とし、前記第二の絶縁層を誘電
体層とし、前記導電層を上部電極とするキャパシタが形
成され、さらにキャパシタ下部電極配線とキャパシタ上
部電極配線が形成され、 前記下部電極は、絶縁膜によって他の導電層と絶縁さ
れ、かつ前記第二の絶縁層に形成されたコンタクトホー
ルの部分でのみ前記下部電極配線と接続されていること
を特徴とする半導体装置。 - 【請求項２】 前記下部電極の不純物濃度が１０20／ｃ
ｍ3 以上であることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 前記キャパシタが形成される領域とは別
の領域に、前記半導体層にソース、ドレイン、チャネル
が形成され、前記第二の絶縁層にゲート絶縁膜が形成さ
れ、前記導電層にゲート電極が形成されたＭＯＳ−ＦＥ
Ｔが形成されていることを特徴とする請求項１または２
に記載の半導体装置。 - 【請求項４】 絶縁基板または絶縁膜からなる第一の絶
縁層上に形成された単結晶の半導体層の一部を選択的に
酸化またはエッチングして、相互に絶縁された複数の島
状の半導体層領域に分離する工程と、 前記複数の島状の半導体層領域の一部をキャパシタ下部
電極形成領域として、前記キャパシタ下部電極形成領域
に選択的に不純物を注入して高濃度の不純物を含有する
キャパシタの下部電極を形成する工程と、 前記島状の半導体層の上部に第二の絶縁層を形成する工
程と、 前記第二の絶縁層上に導電層を形成し、該導電層にキャ
パシタの上部電極を形成する工程と、を有することを特
徴とする半導体装置の製造方法。 - 【請求項５】 前記複数の島状の半導体層領域の他の半
導体層領域をＭＯＳ−ＦＥＴ形成領域として、前記半導
体層上にＭＯＳ−ＦＥＴのゲート酸化膜を形成する工程
と、 前記導電層にゲート電極を作成する工程と、 前記半導体層のＭＯＳ−ＦＥＴ領域にソース、ドレイ
ン、チャネルを形成する工程と、を含むことを特徴とす
る請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記ＭＯＳ−ＦＥＴのゲート酸化膜と前
記キャパシタの誘電体膜である前記第二の絶縁層とが同
一工程で形成されることを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項７】 前記第二の絶縁層を前記半導体層の上部
全面に形成後、一度ＭＯＳ−ＦＥＴ形成領域の前記第二
の絶縁層を選択的に除去する工程と、 再度単結晶半導体層の上部全面に渡って酸化膜を形成す
る工程と、を有し、ゲート酸化膜とキャパシタの誘電体
膜のそれぞれに適した酸化膜厚を形成することを特徴と
する請求項５に記載の半導体装置の製造方法。 - 【請求項８】 キャパシタ形成後に、前記キャパシタの
下部電極上の第二の絶縁層にコンタクトホールを形成す
る工程と、 前記コンタクトホールを介して前記キャパシタの下部電
極に接続される下部電極配線および上部電極配線を形成
する工程と、を有することを特徴とする請求項４ないし
７のいずれかに記載の半導体装置の製造方法。 - 【請求項９】 前記第二の絶縁層は前記半導体層上にＣ
ＶＤ法を用いて形成することを特徴とする請求項４ない
し８のいずれかに記載の半導体装置の製造方法。 - 【請求項１０】 前記第二の絶縁層は前記半導体層を熱
酸化して形成することを特徴とする請求項４ないし８の
いずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2964395A JPH08222701A (ja) | 1995-02-17 | 1995-02-17 | キャパシタを有する半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2964395A JPH08222701A (ja) | 1995-02-17 | 1995-02-17 | キャパシタを有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222701A true JPH08222701A (ja) | 1996-08-30 |
Family
ID=12281780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2964395A Pending JPH08222701A (ja) | 1995-02-17 | 1995-02-17 | キャパシタを有する半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222701A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332127A (ja) * | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置とその製造方法 |
| KR100398838B1 (ko) * | 1999-12-13 | 2003-09-19 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7709313B2 (en) | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
| JP2019525476A (ja) * | 2016-08-18 | 2019-09-05 | クアルコム，インコーポレイテッド | デュアル側面接触キャパシタを形成するための裏面シリサイド化の利用 |
-
1995
- 1995-02-17 JP JP2964395A patent/JPH08222701A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332127A (ja) * | 1999-05-18 | 2000-11-30 | Sony Corp | 半導体装置とその製造方法 |
| JP4534269B2 (ja) * | 1999-05-18 | 2010-09-01 | ソニー株式会社 | 半導体装置とその製造方法 |
| KR100398838B1 (ko) * | 1999-12-13 | 2003-09-19 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7709313B2 (en) | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
| US8119474B2 (en) | 2005-07-19 | 2012-02-21 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
| JP2019525476A (ja) * | 2016-08-18 | 2019-09-05 | クアルコム，インコーポレイテッド | デュアル側面接触キャパシタを形成するための裏面シリサイド化の利用 |
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