JP2000323655A - 半導体装置 - Google Patents
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Abstract
ランジスタと、高耐圧型MOSトランジスタとを混載
し、た高精度なアナログICが形成された半導体装置
を、ESD破壊に強く、またダイシング工程での割れ欠
けなどを防止し、さらに、トリミングの位置決め精度を
高くすることにより、ヒューズ素子領域の小型化を図り
コストダウンを可能にする形で提供することである。 【解決手段】 レーザトリミング位置決め用パターン
は、高光反射率領域と低光反射率領域とから成り、高光
反射率領域は、平坦な下地の上に形成された高光反射率
膜により形成され、低光反射率領域は、レーザトリミン
グ用ヒューズ素子と同じ単結晶シリコンデバイス形成層
で構成されている光乱反射するための格子あるいはスト
ライプあるいはドット状のパターン上に形成された高光
反射率膜により形成した。
Description
形成された半導体集積回路を有する半導体装置に関す
る。
集積回路は広く知られている。特に高速MOSトランジ
スタは、完全空乏化モードを利用することにより、従来
のシリコン基板上に形成したMOSトランジスタに比べ
て優れた特性を有している。一方、アナログ半導体集積
回路の装置において、アナログ特性の調整のためのレー
ザトリミング方法が知られている。例えば、特開平5−
13670号公報に記載されている。半導体ウエハに集
積回路を2次元的にパターニングした後に、ウエハ状態
で各々の集積回路の電気特性を測定する。次に、アナロ
グ特性の調整のために、配線の一部に設けられたヒュー
ズ素子を選択して、レーザビーム照射により切断する。
このようなレーザトリミング方法により、ヒューズ素子
の切断選択により、集積回路のアナログ特性を希望の特
性に合わせ込むことができる。所定のヒューズ素子にレ
ーザビームを照射するために、半導体ウエハ素面に位置
決め用パターンが設けられている。図2(a)は、従来
の位置決めパターンの平面図、図2(b)は、従来の位置
決めパターンの断面図、図2(c)は、その位置決め用
パターンを光ビーム照射でB−B’線方向に沿って走査
した場合の光反射量変化を示す図である。従来の位置決
めパターンは、シリコン基板101上に設けられたシリ
コン酸化膜からなる第一の絶縁膜102およびPSG膜
などからなる第二の絶縁膜104を外周部とし、その内
側に、四角形のアルミニウム膜105が配置されてい
る。図2(a)のB方向に沿って光ビームを走査する
と、アルミニウム膜105の反射率が高いために、図2
(c)のような光反射パターンが得られる。位置決めパ
ターンと集積回路の多結晶シリコン膜から成るヒューズ
素子との間の位置関係は設計時に決められている。従っ
て、位置決めパターンを光ビーム照射により検出するこ
とにより、所望のヒューズ素子の座標を計算し、その場
所にレーザー照射することにより選択的にヒューズ素子
をトリミングすることができる。
基板上に形成した半導体集積回路では、特に完全空乏化
モードを用いようとすると、 SOI基板上に埋め込み
酸化膜を介して設けられた単結晶シリコンデバイス形成
層の厚さをおよそ1000オングストローム以下にしな
ければならず、高耐圧系の素子や、ESD破壊(静電破
壊)を防止するためのESD保護素子を薄い単結晶シリ
コンデバイス形成層に設けることは困難であった。
体集積回路では、スクライブに関して配慮がなされてお
らず、ICチップを切り出すダイシング工程において割
れ、欠けなどの不具合が生じる場合があった。一方、S
OI基板上に形成されたICに限らず一般に、多結晶シ
リコン膜でヒューズ素子を形成することが知られている
が、レーザトリミングにおいては、ヒューズ素子と位置
決めパターンとが異なる薄膜で形成されていたために、
正確な位置決めができなかった。即ち、アルミニウムの
パターンで位置決め用パターンを検出して、ヒューズ素
子である多結晶シリコン膜をレーザトリミングした場
合、図6のように、ヒューズ素子31に対してレーザ照
射領域32が位置ずれする。レーザ照射領域32はエネ
ルギー分布がガウシャン分布になっているために、レー
ザ照射端部のエネルギー強度は低い。従って、ウエハプ
ロセスにおいて、多結晶シリコン膜のパターニングとア
ルミニウム膜のパターニングとの間に大きな合わせずれ
があると、安定してヒューズ素子が切断できなくなって
しまうという問題点があった。なお、33は下地のコ
ゲ、34はヒューズカット残りになる部分である。
は、複数の多結晶シリコン抵抗体からなるブリーダー抵
抗を使用することが多いが、多結晶シリコン抵抗体はグ
レインの影響により同一の抵抗値を得ることが困難であ
り、高精度のアナログICを作製するためのネックとな
っていた。そこで、この発明の目的は、SOI基板上
に、完全空乏型の高速MOSトランジスタと、高耐圧型
MOSトランジスタとを混載した高精度なアナログIC
が形成された半導体装置をESD破壊に強く、またダイ
シング工程での割れ欠けなどを防止した形で提供するこ
とにある。
置決め精度を高くすることにより、ヒューズ素子領域の
小型化を図りコストダウンを可能にすることである。
めに、本発明は以下の手段をとった。 (1)SOI基板上に形成された半導体集積回路におい
て、半導体集積回路には、レーザトリミング用ヒューズ
素子と、レーザトリミング位置決め用パターンと、完全
空乏型の高速MOSトランジスタと、高耐圧型MOSト
ランジスタと、ESD保護素子と、複数の抵抗体によっ
て形成されたブリーダー抵抗とを形成した。
ンは、高光反射率領域と低光反射率領域とから成り、高
光反射率領域は、平坦な下地の上に形成された高光反射
率膜により形成され、低光反射率領域は、レーザトリミ
ング用ヒューズ素子と同じ薄膜で構成されている光乱反
射するための格子あるいはストライプあるいはドット状
のパターン上に形成された高光反射率膜により形成され
てなる(1)記載の半導体装置とした。
SOI基板上の単結晶シリコンデバイス形成層で形成さ
れている(1)記載の半導体装置とした。 (4)完全空乏型の高速MOSトランジスタは単結晶シ
リコンデバイス形成層に形成されており、高耐圧型MO
Sトランジスタと、ESD保護素子とは、SOI基板上
の単結晶シリコンデバイス形成層及び埋め込み酸化膜の
除去されたシリコン基板上に形成されている(1)記載
の半導体装置とした。
デバイス形成層で形成された(1)記載の半導体装置と
した。 (6)半導体集積回路のスクライブ領域では、単結晶シ
リコンデバイス形成層及び埋め込み酸化膜が除去されて
いる(1)記載の半導体装置とした。
集積回路において、半導体集積回路には、レーザトリミ
ング用ヒューズ素子と、レーザトリミング位置決め用パ
ターンと、完全空乏型の高速MOSトランジスタと、高
耐圧型MOSトランジスタと、ESD保護素子と、複数
の抵抗体によって形成されたブリーダー抵抗とを形成し
た。
高光反射率領域と低光反射率領域とから成り、高光反射
率領域は、平坦な下地の上に形成された高光反射率膜に
より形成され、低光反射率領域は、レーザトリミング用
ヒューズ素子と同じ薄膜で構成されている光乱反射する
ための格子あるいはストライプあるいはドット状のパタ
ーン上に形成された高光反射率膜により形成した。
ダー抵抗はSOI基板上の単結晶シリコンデバイス形成
層で形成した。また、完全空乏型の高速MOSトランジ
スタは単結晶シリコンデバイス形成層に形成し、高耐圧
型MOSトランジスタと、ESD保護素子とは、SOI
基板上の単結晶シリコンデバイス形成層及び埋め込み酸
化膜の除去されたシリコン基板上に形成した。
では、単結晶シリコンデバイス形成層及び埋め込み酸化
膜を除去した。これにより、SOI基板上に、完全空乏
型の高速MOSトランジスタと、高耐圧型MOSトラン
ジスタとを混載した高精度なアナログICが形成された
半導体装置をESD破壊に強く、またダイシング工程で
の割れ欠けなどを防止した形で提供することができる。
ンは高光反射率領域と低光反射率領域とから成り、高光
反射率領域は平坦な下地の上に形成された高光反射率膜
により形成され、低光反射率領域はレーザトリミング用
ヒューズ素子と同じ単結晶シリコンデバイス形成層で構
成されている光乱反射するための格子あるいはストライ
プあるいはドット状のパターン上に形成された高光反射
率膜により形成されるようにした。従って、高光反射率
領域と低光反射率領域との境界、すなわち光反射率が急
峻に変化する場所はレーザトリミング用ヒューズ素子と
同じ、単結晶シリコンデバイス形成層により形成された
パタンによって規定されることとなる。これにより、ウ
エハプロセスでの合わせずれに全く影響されずに正確に
レーザトリミングできる。
説明する。図1は、本発明による半導体装置の模式的断
面図である。図1を用いて、各領域に対して順に説明を
行なう。まず、完全空乏型の高速MOSトランジスタ領
域201について説明する。シリコン基板101上に埋
め込み酸化膜102を介して形成された単結晶シリコン
デバイス形成層103内に、ソース領域201、ドレイ
ン領域202及びチャネル領域203が形成されてい
る。さらにチャネル領域203の上部にはゲート酸化膜
206を介してゲート電極205が配置され、MOS型
のトランジスタを形成している。ここで単結晶シリコン
デバイス形成層103の膜厚は完全空乏化がなされるよ
うに、例えば500オングストロームに設定してある。
202にはBPSG膜などからなる中間絶縁膜104に
開口したコンタクトホール204を介してアルミニウム
膜105が接続している。そして高速MOSトランジス
タ領域201は最上層にシリコン窒化膜などからなる保
護膜106が形成されている。ここで、チャネル領域2
03の電位はフローティングにしても良いし、場合によ
っては固定しても良い。また、ソース領域201及びド
レイン領域202は、容量低減の目的で、埋め込み酸化
膜102にそれらの底辺が接する様に形成することが望
ましいが、電圧印加時に空乏層が埋め込み酸化膜102
に接する程度の深さに形成し、埋め込み酸化膜102か
ら離間していてもよい。
D保護回路領域310について説明する。シリコン基板
101上にソース領域301、ドレイン領域302及び
チャネル領域303が形成され、チャネル領域303の
上部にはゲート酸化膜306を介してゲート電極305
が配置され、MOS型のトランジスタを形成している。
302にはBPSG膜などからなる中間絶縁膜104に
開口したコンタクトホール304を介してアルミニウム
膜105が接続している。そして高耐圧MOSトランジ
スタ及びESD保護回路領域310にも最上層には、高
速MOSトランジスタ領域201と同様にシリコン窒化
膜などからなる保護膜106が形成されている。
SD保護回路領域310では、高速MOSトランジスタ
領域201と異なり、単結晶シリコンデバイス形成層1
03及び、埋め込み酸化膜102が除去され、シリコン
基板101上に直接素子が形成されているのが特徴であ
る。これにより特に図示しないがDDD構造や、ロコス
ドレイン構造などの高い動作電圧に適した、高耐圧MO
Sトランジスタを容易に形成できる。また、ゲート酸化
膜306は、高速MOSトランジスタ領域210のゲー
ト酸化膜206に比べて厚く形成しても良い。またES
D保護回路も特に図示しないが、シリコン基板101上
に形成することで、ESDに対して十分な耐性をもてる
ような、熱容量及び接合面積を持ったオフトランジスタ
やダイオードなどを形成することができる。
説明する。シリコン基板101上に埋め込み酸化膜10
2を介して形成された単結晶シリコンデバイス形成層1
03内に一対の高濃度不純物領域401に挟まれた低濃
度不純物領域402が形成されており、抵抗体を形成し
ている。ここでは簡単のため1本しか図示しないが、実
際は複数本の抵抗体によってブリーダー抵抗が形成され
ている。
SG膜などからなる中間絶縁膜104に開口したコンタ
クトホール404を介してアルミニウム膜105が接続
している。ここで、一つの高濃度不純物領域401に接
続したアルミニウム膜105は、抵抗体の抵抗値を決定
する低濃度不純物領域402を覆う様に配置され、抵抗
値の安定を図っている。
自身との電位差により、抵抗体の抵抗値が変化するのを
防止するためである。抵抗体上部のアルミニウム膜10
5の電位は、電源電位やグランド電位ではなく、当該の
ブリーダー抵抗の一端の電位になるようにして、ブリー
ダー抵抗を形成する複数の抵抗体全てを同様に作製する
と、各抵抗体の上部に位置するアルミニウム膜105と
抵抗体自身の電位差は、それぞれ殆ど無い状態となっ
て、同一の寸法形状に加工した各抵抗体は、同一の抵抗
値を示すようになる。これらの抵抗体を用いてブリーダ
ー抵抗回路を形成することにより高精度の電圧分圧が可
能になる。
リーダー抵抗に比べて、本発明では単結晶シリコンデバ
イス形成層103自身で抵抗体を形成しているため、多
結晶シリコン薄膜のグレインの影響をなくすことがで
き、より均一な抵抗体を得ることができる。このためよ
り高精度なブリーダー抵抗回路を形成することが可能に
なる。
401に挟まれた低濃度不純物領域402を設けた、高
い抵抗値を有する抵抗体を形成した場合について説明し
たが、高い抵抗値が必要無い用途においては、抵抗体全
体を高濃度不純物領域401で形成して良い。ブリーダ
ー抵抗領域410の最上層には、シリコン窒化膜などか
らなる保護膜106が形成される。
る。シリコン基板101上に埋め込み酸化膜102を介
して形成された単結晶シリコンデバイス形成層103内
に単結晶シリコンヒューズ501が形成されている。単
結晶シリコンヒューズ501は良好な導電性を持たせ、
抵抗値を極力下げるため、高い不純物濃度を有する物と
する。
は、BPSG膜などからなる中間絶縁膜104に開口し
たコンタクトホール504を介してアルミニウム膜10
5が接続している。ヒューズ領域510の最上層に形成
されたシリコン窒化膜などからなる保護膜106は、レ
ーザー照射領域505にあたる部分が除去されている。
これはレーザートリミング時に照射されたレーザービー
ムのエネルギーが、保護膜106に吸収されることで、
単結晶シリコンヒューズ501の切断に支障をきたすの
を防ぐためである。
ン領域610について説明する。ここでは、図1に加え
て、図3も参照しながら説明を進める。図3(a)は、
本発明の半導体装置の位置決め用パターンの平面図、図
3(b)は、本発明の半導体装置の位置決め用パターン
の断面図、図3(c)は、本発明の半導体装置の位置決め
用パターンに光ビームを走査した場合の光反射量の変化
を示す図である。光反射量は、図3(a)のA−A’線
方向に沿って走査した場合の値である。
(b)に示すように、高光反射率領域106と、その内側
の低光反射率領域107から構成されている。図3(a)
および図3(b)を用いて、本発明の位置決めパターンの
構造を説明する。シリコン基板101上に埋め込み酸化
膜102が形成されており、埋め込み酸化膜102上
に、部分的にドット形状の単結晶シリコンデバイス形成
層103が形成される。単結晶シリコンデバイス形成層
103が形成されない領域は、平坦な埋め込み酸化膜1
02が露出しており、この上に、BPSG膜等からなる
中間絶縁膜104が形成されており、中間絶縁膜104
上にアルミニウム膜105が形成されている。ドット形
状の単結晶シリコンデバイス形成層103の形成されて
いる領域の上方に位置するアルミニウム膜105の表面
は、単結晶シリコンデバイス形成層103のパタンの影
響によって、凸凹になっており、この部分に照射された
光は乱反射してしまう。従って、この領域を低光反射率
領域107とすることができる。一方、単結晶シリコン
デバイス形成層103の形成されていない領域上のアル
ミニウム膜105の表面は平坦であり、高光反射率領域
106とすることができる。
って走査した場合の光反射量は、図3(c)に示すよう
に、平坦な表面を有するアルミニウム膜105で形成さ
れる高光反射率領域106においては大きく、凸凹な表
面を有するアルミニウム膜105で形成される低光反射
率領域107においては小さくなる。図3(a)、(b)
および(c)の例においては、光の乱反射作用を利用して
低光反射率領域107を形成した。光の乱反射を起こす
ために、単結晶シリコンヒューズ501と同一薄膜であ
る単結晶シリコンデバイス形成層103によりドット状
のパターンを形成した。ドット状以外の、格子状やスト
ライプ状などのパターンでも光の乱反射を起こすことは
可能であり、図3(c)のような光反射パターンが得ら
れる。
しも必要ではないので、場合によっては削除してもよ
い。また、アルミニウム膜105に代えて、高光反射率
膜としてタングステン、クロム、金などの金属材料を用
いても良い。以上述べたように、高光反射率領域106
と低光反射率領域107との境界は、単結晶シリコンヒ
ューズ501と同一薄膜である単結晶シリコンデバイス
形成層103のパタンによって決められるため、従来の
位置決めパタンの課題であった、ヒューズ素子を形成す
る多結晶シリコンと、位置決めパタンを形成するアルミ
ニウム膜との合わせずれによる問題から解放することが
できる。
の実施例による位置決め用パターンの平面図、図4
(b)は、本発明の半導体装置の第二の実施例による位
置決め用パターンの断面図、図4(c)は、本発明の半導
体装置の第二の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図4(a)のC−C’線方向に沿って走査
した場合の値である。本発明の第二の実施例の位置決め
パターンは、図3(a)から(c)に示した第一の実施例と
同様に、高光反射率領域106と、その内側の低光反射
率領域107から構成されている。
域106が平坦な単結晶シリコンデバイス形成層103
の上方に位置するアルミニウム膜105により形成され
ている点である。高光反射率領域106は平坦な下地上
の高光反射率膜により形成されていれば、その役割を果
たすことができるのでこのような構成も可能となる。そ
の他の説明については、図3(a)から(c)と同一の符号
を附記することで説明に代える。
の実施例による位置決め用パターンの平面図、図5
(b)は、本発明の半導体装置の第三の実施例による位
置決め用パターンの断面図、図5(c)は、本発明の半導
体装置の第三の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図5(a)のD−D’線方向に沿って走査
した場合の値である。本発明の第三の実施例の位置決め
パターンは、外側に低光反射率領域107を配置し、そ
の内側に高光反射率領域106を配置した構成をとる。
位置決め用パターンとしては、高光反射率領域106と
低光反射率領域107のどちらかが、もう一方の領域に
挟まれた形をとっていれば良く、図5(a)から(c)に示
した第三の実施例は、図3(a)から(c)に示した第一の
実施例の反対の配置をした場合を示すものであってこの
ような構成をとっても良いことを示すものである。その
他の説明については、図3(a)から(c)と同一の符号を
附記することで説明に代える。
の実施例による位置決め用パターンの平面図、図6
(b)は、本発明の半導体装置の第四の実施例による位
置決め用パターンの断面図、図6(c)は、本発明の半導
体装置の第四の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図6(a)のE−E’線方向に沿って走査
した場合の値である。本発明の第四の実施例の位置決め
パターンは、外側に低光反射率領域107を配置し、そ
の内側に高光反射率領域106を配置した構成をとる。
決め用パターンとしては、高光反射率領域106と低光
反射率領域107のどちらかが、もう一方の領域に挟ま
れた形をとっていれば良く、図6(a)から(c)に示した
第四の実施例は、図4(a)から(c)に示した第二の実施
例の反対の配置をした場合を示すものである。その他の
説明については、図3(a)から(c)と同一の符号を附記
することで説明に代える。
の実施例による位置決め用パターンの平面図、図7
(b)は、本発明の半導体装置の第五の実施例による位
置決め用パターンの断面図、図7(c)は、本発明の半導
体装置の第五の実施例による位置決め用パターンに光ビ
ームを走査した場合の光反射量の変化を示す図である。
光反射量は、図7(a)のF−F’線方向に沿って走査
した場合の値である。
膜102と、ドット状の単結晶シリコンデバイス形成層
103とは、整合する形で形成されている。単結晶シリ
コンデバイス形成層103と埋め込み酸化膜102との
複合膜によりドットを形成しているので、第一の実施例
と比べて、ドットの高さが高くなっており、単結晶シリ
コンデバイス形成層103の形成されている領域の上方
に位置するアルミニウム膜105の表面の凸凹も、より
大きくなっている。このため、この部分に照射された光
は、第一の実施例に比べて、より乱反射の度合いが大き
くなって光反射率はさらに低下する。
って走査した場合の光反射量は、図7(c)に示すよう
に、平坦な表面を有するアルミニウム膜105で形成さ
れる高光反射率領域106においては大きく、凸凹な表
面を有するアルミニウム膜105で形成される低光反射
率領域107においては小さくなる。ここで、単結晶シ
リコンデバイス形成層103と埋め込み酸化膜102と
の複合膜によりドットを形成しているため、ドットの高
さが高く、低光反射率領域107の光反射率をより下げ
ることができるため、高光反射率領域106との光反射
率の差(コントラスト)を大きく取れる。これによりレ
ーザースキャンでの位置決め時に、外因に乱されにくく
なり、より正確な位置決めができる。
づいてドットを高くした例を示したが、第二から第四の
実施例に対しても同様にしてドット高さを高くすること
は可能であり、有効である。また、ドット形状に限ら
ず、ストライプ形状や、格子形状でも同様の効果が得ら
れる。その他の説明については、図3(a)から(c)と同
一の符号を附記することで説明に代える。
パターンを用いてレーザトリングしたヒューズ素子の平
面図である。ヒューズ素子31の中心にレーザスポット
32が照射することが可能になる。本発明の半導体装置
は、バラツキの大きな半導体素子から成る半導体集積集
積回路に非常に適している。例えば、図10は、高耐圧
のMOSトランジスタを含む電圧検出用ICのブロック
図である。MOSICは、バイポーラICに比べアナロ
グ特性のバラツキが大きい。特に、高耐圧特性の場合、
ゲート絶縁膜を厚くするために、ますます、アナログ特
性のバラツキが大きくなる。従って、アナログMOSI
Cの場合、図10のように大きなヒューズ素子領域を必
要とする。10個以上のヒューズ素子を設けることによ
りバラツキの小さいアナログ特性を得ることができる。
により、ヒューズ素子を小さくすることができる。さら
に、ヒューズ素子平面的に方向を異ならせて、2ヶ所以
上に配置することも可能になる。本発明の位置決め用パ
ターンは、スクライブライン内、半導体チップ内あるい
は、TEGチップ内のいずれに設けても実施できる。ス
クラブラインあるいはTEGチップの中に配置した場合
には、半導体チップの面積を小さくする効果がある。
しているが、ディジタルICに用いることも可能であ
る。また、非常にバラツキの小さな、高密度のアナログ
バイポーラICの実現にも適している。レーザートリミ
ング位置決め用パターン領域610を説明するために用
いた図3から図7において、中間絶縁膜104は必ずし
も必要ではないので、場合によっては削除してもよい。
また、アルミニウム膜105に代えて、高光反射率膜と
してタングステン、クロム、金などの金属材料を用いて
も良い。
する。図1において、後のダイシング工程(ICチップ
を切り出す工程)における切りしろになる部分がスクラ
イブ領域801である。半導体集積回路内部領域701
の端から、スクライブ領域801が始まる形になる。こ
こで、スクライブ領域801においては単結晶シリコン
デバイス形成層103や、埋め込み酸化膜102が除去
されている。望ましくは図1に示すように、中間絶縁膜
104や、アルミニウム膜105、保護膜106などの
膜も除去されている形が良い。
る部分であるスクライブ領域801と、半導体集積回路
内部領域701とが連続した単結晶シリコンデバイス形
成層103で繋がっていると、ダイシング工程のばらつ
きにより、割れ、欠けなどの損傷を与えるような力が働
いた場合に、半導体集積回路内部領域701にも割れ、
欠けなどが伝播してしまい、重要なICチップを壊して
しまう又は、動作不良を起してしまうのを防止するため
である。
は、シリコン基板101上に薄い埋め込み酸化膜102
及び単結晶シリコンデバイス形成層103を有する形状
であるため、上層にあたる埋め込み酸化膜102及び単
結晶シリコンデバイス形成層103の割れ、欠けが起き
易く注意が必要である。ダイシング工程での切りしろで
あるスクライブ領域801とICチップとなる半導体集
積回路 内部領域701との間に、連続した同一の膜を
残さないようにすることがICチップの割れ、欠け防止
に重要な点であり、特にSOI基板上に形成したICに
関しては、図1に示すように、スクライブ領域801に
おいては単結晶シリコンデバイス形成層103や、埋め
込み酸化膜102を除去しておく事が必要である。さら
に望ましくは図1に示すように、中間絶縁膜104や、
アルミニウム膜105、保護膜106などの膜も除去さ
れていると良い。また、各種マーク類や、テストパタン
などをスクライブ領域801に形成する必要がある場合
には、スクライブ領域801から半導体集積回路内部領
域701に至る間に、一旦該当する膜を除去した領域を
設けておき、同一の膜が連続してスクライブ領域801
と半導体集積回路内部領域701とを橋渡ししないよう
にすると良い。
た半導体集積回路には、レーザトリミング用ヒューズ素
子と、レーザトリミング位置決め用パターンと、完全空
乏型の高速MOSトランジスタと、高耐圧型MOSトラ
ンジスタと、ESD保護素子と、複数の抵抗体によって
形成されたブリーダー抵抗とを形成した。
高光反射率領域と低光反射率領域とから成り、高光反射
率領域は、平坦な下地の上に形成された高光反射率膜に
より形成し、低光反射率領域は、レーザトリミング用ヒ
ューズ素子と同じ薄膜で構成されている光乱反射するた
めの格子あるいはストライプあるいはドット状のパター
ン上に形成された高光反射率膜により形成した。
ブリーダー抵抗はSOI基板上の単結晶シリコンデバイ
ス形成層で形成した。さらに、完全空乏型の高速MOS
トランジスタは単結晶シリコンデバイス形成層に形成
し、高耐圧型MOSトランジスタと、ESD保護素子と
は、SOI基板上の単結晶シリコンデバイス形成層及び
埋め込み酸化膜の除去されたシリコン基板上に形成し
た。
は、単結晶シリコンデバイス形成層及び埋め込み酸化膜
を除去した構造とした。これにより、SOI基板上に、
完全空乏型の高速MOSトランジスタと、高耐圧型MO
Sトランジスタとを混載した高精度なアナログICが形
成された半導体装置をESD破壊に強く、またダイシン
グ工程での割れ欠けなどを防止した形で提供することが
できる。
ンは高光反射率領域と低光反射率領域とから成り、高光
反射率領域は平坦な下地の上に形成された高光反射率膜
により形成され、低光反射率領域はレーザトリミング用
ヒューズ素子と同じ薄膜で構成されている光乱反射する
ための格子あるいはストライプあるいはドット状のパタ
ーン上に形成された高光反射率膜により形成されるよう
にした。従って、高光反射率領域と低光反射率領域との
境界、すなわち光反射率が急峻に変化する場所はレーザ
トリミング用ヒューズ素子と同じ単結晶シリコンデバイ
ス形成層により形成されたパタンによって規定されるこ
ととなる。これにより、ウエハプロセスでの合わせずれ
に全く影響されずに正確にレーザトリミングできる。
ある。
パターンの平面図であり、ず2(b)は、従来の半導体
装置の位置決め用パターンの断面図であり、図2(c)
は、図2(a)のB−B’線に沿った光反射量を示す図
である。
施例の位置決め用パターンの平面図であり、図3(b)
は、本発明の半導体装置の第一の実施例の位置決め用パ
ターンの断面図であり、図3(c)は図3(a)のA−
A’線に沿った光反射量を示す図である。
施例の位置決め用パターンの平面図であり、図4(b)
は、本発明の半導体装置の第二の実施例の位置決め用パ
ターンの断面図であり、図4(c)は図4(a)のC−
C’線に沿った光反射量を示す図である。
施例の位置決め用パターンの平面図であり、図5(b)
は、本発明の半導体装置の第三の実施例の位置決め用パ
ターンの断面図であり、図5(c)は図5(a)のD−
D’線に沿った光反射量を示す図である。
施例の位置決め用パターンの平面図であり、図6(b)
は、本発明の半導体装置の第四の実施例の位置決め用パ
ターンの断面図であり、図6(c)は図6(a)のE−
E’線に沿った光反射量を示す図である。
施例の位置決め用パターンの平面図であり、図7(b)
は、本発明の半導体装置の第五の実施例の位置決め用パ
ターンの断面図であり、図7(c)は図7(a)のF−
F’線に沿った光反射量を示す図である。
面図である。
平面図である。
である。
路領域 401 高濃度不純物領域 402 低濃度不純物領域 404 コンタクトホール 410 ブリーダー抵抗領域 501 単結晶シリコンヒューズ 504 コンタクトホール 505 レーザー照射領域 510 ヒューズ領域 601 レーザートリミング位置決め用パターン領域 701 半導体集積回路内部領域 801 スクライブ領域
Claims (6)
- 【請求項1】 SOI基板上に形成された半導体集積回
路において、前記半導体集積回路には、レーザトリミン
グ用ヒューズ素子と、レーザトリミング位置決め用パタ
ーンと、完全空乏型の高速MOSトランジスタと、高耐
圧型MOSトランジスタと、ESD保護素子と、複数の
抵抗体によって形成されたブリーダー抵抗とが形成され
ていることを特徴とする半導体装置。 - 【請求項2】 前記レーザトリミング位置決め用パター
ンは、高光反射率領域と低光反射率領域とから成り、前
記高光反射率領域は、平坦な下地の上に形成された高光
反射率膜により形成され、前記低光反射率領域は、前記
レーザトリミング用ヒューズ素子と同じ薄膜で構成され
ている光乱反射するための格子あるいはストライプある
いはドット状のパターン上に形成された前記高光反射率
膜により形成されてなることを特徴とする請求項1記載
の半導体装置。 - 【請求項3】 前記レーザトリミング用ヒューズ素子は
前記SOI基板上の単結晶シリコンデバイス形成層で形
成されていることを特徴とする請求項1記載の半導体装
置。 - 【請求項4】 前記完全空乏型の高速MOSトランジス
タは、前記単結晶シリコンデバイス形成層に形成されて
おり、前記高耐圧型MOSトランジスタと、ESD保護
素子とは、前記SOI基板上の前記単結晶シリコンデバ
イス形成層及び埋め込み酸化膜の除去された、シリコン
基板上に形成されていることを特徴とする請求項1記載
の半導体装置。 - 【請求項5】 前記ブリーダー抵抗は、前記単結晶シリ
コンデバイス形成層で形成されていることを特徴とする
請求項1記載の半導体装置。 - 【請求項6】 前記半導体集積回路のスクライブ領域
は、前記単結晶シリコンデバイス形成層及び埋め込み酸
化膜が除去されていることを特徴とする請求項1記載の
半導体装置。
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