JP3650281B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ基板上に形成された半導体集積回路を有する半導体装置に関する。
【０００２】
【従来の技術】
現在、ＳＯＩ基板上に形成された半導体集積回路は広く知られている。特に高速ＭＯＳトランジスタは、完全空乏化モードを利用することにより、従来のシリコン基板上に形成したＭＯＳトランジスタに比べて優れた特性を有している。
一方、アナログ半導体集積回路の装置において、アナログ特性の調整のためのレーザトリミング方法が知られている。例えば、特開平５−１３６７０号公報に記載されている。半導体ウエハに集積回路を２次元的にパターニングした後に、ウエハ状態で各々の集積回路の電気特性を測定する。次に、アナログ特性の調整のために、配線の一部に設けられたヒューズ素子を選択して、レーザビーム照射により切断する。このようなレーザトリミング方法により、ヒューズ素子の切断選択により、集積回路のアナログ特性を希望の特性に合わせ込むことができる。所定のヒューズ素子にレーザビームを照射するために、半導体ウエハ素面に位置決め用パターンが設けられている。図２（ａ）は、従来の位置決めパターンの平面図、図２(ｂ)は、従来の位置決めパターンの断面図、図２（ｃ）は、その位置決め用パターンを光ビーム照射でＢ−Ｂ’線方向に沿って走査した場合の光反射量変化を示す図である。従来の位置決めパターンは、シリコン基板１０１上に設けられたシリコン酸化膜からなる第一の絶縁膜１０２およびＰＳＧ膜などからなる第二の絶縁膜１０４を外周部とし、その内側に、四角形のアルミニウム膜１０５が配置されている。図２（ａ）のＢ方向に沿って光ビームを走査すると、アルミニウム膜１０５の反射率が高いために、図２（ｃ）のような光反射パターンが得られる。位置決めパターンと集積回路の多結晶シリコン膜から成るヒューズ素子との間の位置関係は設計時に決められている。従って、位置決めパターンを光ビーム照射により検出することにより、所望のヒューズ素子の座標を計算し、その場所にレーザー照射することにより選択的にヒューズ素子をトリミングすることができる。
【０００３】
【発明が解決しようとする課題】
しかし、従来のＳＯＩ基板上に形成した半導体集積回路では、特に完全空乏化モードを用いようとすると、 ＳＯＩ基板上に埋め込み酸化膜を介して設けられた単結晶シリコンデバイス形成層の厚さをおよそ１０００オングストローム以下にしなければならず、高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護素子を薄い単結晶シリコンデバイス形成層に設けることは困難であった。
【０００４】
また、従来のＳＯＩ基板上に形成した半導体集積回路では、スクライブに関して配慮がなされておらず、ＩＣチップを切り出すダイシング工程において割れ、欠けなどの不具合が生じる場合があった。
一方、ＳＯＩ基板上に形成されたＩＣに限らず一般に、多結晶シリコン膜でヒューズ素子を形成することが知られているが、レーザトリミングにおいては、ヒューズ素子と位置決めパターンとが異なる薄膜で形成されていたために、正確な位置決めができなかった。即ち、アルミニウムのパターンで位置決め用パターンを検出して、ヒューズ素子である多結晶シリコン膜をレーザトリミングした場合、図６のように、ヒューズ素子３１に対してレーザ照射領域３２が位置ずれする。レーザ照射領域３２はエネルギー分布がガウシャン分布になっているために、レーザ照射端部のエネルギー強度は低い。従って、ウエハプロセスにおいて、多結晶シリコン膜のパターニングとアルミニウム膜のパターニングとの間に大きな合わせずれがあると、安定してヒューズ素子が切断できなくなってしまうという問題点があった。なお、３３は下地のコゲ、３４はヒューズカット残りになる部分である。
【０００５】
また、電圧検出器などのアナログＩＣでは、複数の多結晶シリコン抵抗体からなるブリーダー抵抗を使用することが多いが、多結晶シリコン抵抗体はグレインの影響により同一の抵抗値を得ることが困難であり、高精度のアナログＩＣを作製するためのネックとなっていた。
そこで、この発明の目的は、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置をＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止した形で提供することにある。
【０００６】
さらに、本発明の目的は、トリミングの位置決め精度を高くすることにより、ヒューズ素子領域の小型化を図りコストダウンを可能にすることである。
【０００７】
【課題を解決するための手段】
上記問題点を解決するために、本発明は以下の手段をとった。
（１）ＳＯＩ基板上に形成された半導体集積回路において、半導体集積回路には、レーザトリミング用ヒューズ素子と、レーザトリミング位置決め用パターンと、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の抵抗体によって形成されたブリーダー抵抗とを形成した。
【０００８】
（２）レーザトリミング位置決め用パターンは、高光反射率領域と低光反射率領域とから成り、高光反射率領域は、平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域は、レーザトリミング用ヒューズ素子と同じ薄膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成されてなる（１）記載の半導体装置とした。
【０００９】
（３）レーザトリミング用ヒューズ素子はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成されている（１）記載の半導体装置とした。
（４）完全空乏型の高速ＭＯＳトランジスタは単結晶シリコンデバイス形成層に形成されており、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の除去されたシリコン基板上に形成されている（１）記載の半導体装置とした。
【００１０】
（５）ブリーダー抵抗は、単結晶シリコンデバイス形成層で形成された（１）記載の半導体装置とした。
（６）半導体集積回路のスクライブ領域では、単結晶シリコンデバイス形成層及び埋め込み酸化膜が除去されている（１）記載の半導体装置とした。
【００１１】
【発明の実施の形態】
ＳＯＩ基板上に形成された半導体集積回路において、半導体集積回路には、レーザトリミング用ヒューズ素子と、レーザトリミング位置決め用パターンと、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の抵抗体によって形成されたブリーダー抵抗とを形成した。
【００１２】
レーザトリミング位置決め用パターンは、高光反射率領域と低光反射率領域とから成り、高光反射率領域は、平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域は、レーザトリミング用ヒューズ素子と同じ薄膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成した。
【００１３】
レーザトリミング用ヒューズ素子とブリーダー抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成した。
また、完全空乏型の高速ＭＯＳトランジスタは単結晶シリコンデバイス形成層に形成し、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の除去されたシリコン基板上に形成した。
【００１４】
さらに、半導体集積回路のスクライブ領域では、単結晶シリコンデバイス形成層及び埋め込み酸化膜を除去した。
これにより、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置をＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止した形で提供することができる。
【００１５】
特に、レーザトリミング位置決め用パターンは高光反射率領域と低光反射率領域とから成り、高光反射率領域は平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域はレーザトリミング用ヒューズ素子と同じ単結晶シリコンデバイス形成層で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成されるようにした。従って、高光反射率領域と低光反射率領域との境界、すなわち光反射率が急峻に変化する場所はレーザトリミング用ヒューズ素子と同じ、単結晶シリコンデバイス形成層により形成されたパタンによって規定されることとなる。これにより、ウエハプロセスでの合わせずれに全く影響されずに正確にレーザトリミングできる。
【００１６】
【実施例】
以下に、この発明の実施例を図面に基づいて説明する。図１は、本発明による半導体装置の模式的断面図である。図1を用いて、各領域に対して順に説明を行なう。
まず、完全空乏型の高速ＭＯＳトランジスタ領域２０１について説明する。シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に、ソース領域２０１、ドレイン領域２０２及びチャネル領域２０３が形成されている。さらにチャネル領域２０３の上部にはゲート酸化膜２０６を介してゲート電極２０５が配置され、ＭＯＳ型のトランジスタを形成している。ここで単結晶シリコンデバイス形成層１０３の膜厚は完全空乏化がなされるように、例えば５００オングストロームに設定してある。
【００１７】
さらに、ソース領域２０１、ドレイン領域２０２にはＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール２０４を介してアルミニウム膜１０５が接続している。そして高速ＭＯＳトランジスタ領域２０１は最上層にシリコン窒化膜などからなる保護膜１０６が形成されている。
ここで、チャネル領域２０３の電位はフローティングにしても良いし、場合によっては固定しても良い。また、ソース領域２０１及びドレイン領域２０２は、容量低減の目的で、埋め込み酸化膜１０２にそれらの底辺が接する様に形成することが望ましいが、電圧印加時に空乏層が埋め込み酸化膜１０２に接する程度の深さに形成し、埋め込み酸化膜１０２から離間していてもよい。
【００１８】
次に、高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０について説明する。シリコン基板１０１上にソース領域３０１、ドレイン領域３０２及びチャネル領域３０３が形成され、チャネル領域３０３の上部にはゲート酸化膜３０６を介してゲート電極３０５が配置され、ＭＯＳ型のトランジスタを形成している。
【００１９】
さらに、ソース領域３０１、ドレイン領域３０２にはＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール３０４を介してアルミニウム膜１０５が接続している。そして高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０にも最上層には、高速ＭＯＳトランジスタ領域２０１と同様にシリコン窒化膜などからなる保護膜１０６が形成されている。
【００２０】
ここで、高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０では、高速ＭＯＳトランジスタ領域２０１と異なり、単結晶シリコンデバイス形成層１０３及び、埋め込み酸化膜１０２が除去され、シリコン基板１０１上に直接素子が形成されているのが特徴である。これにより特に図示しないがＤＤＤ構造や、ロコスドレイン構造などの高い動作電圧に適した、高耐圧ＭＯＳトランジスタを容易に形成できる。また、ゲート酸化膜３０６は、高速ＭＯＳトランジスタ領域２１０のゲート酸化膜２０６に比べて厚く形成しても良い。またＥＳＤ保護回路も特に図示しないが、シリコン基板１０１上に形成することで、ＥＳＤに対して十分な耐性をもてるような、熱容量及び接合面積を持ったオフトランジスタやダイオードなどを形成することができる。
【００２１】
次に、ブリーダー抵抗領域４１０について説明する。シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に一対の高濃度不純物領域４０１に挟まれた低濃度不純物領域４０２が形成されており、抵抗体を形成している。ここでは簡単のため１本しか図示しないが、実際は複数本の抵抗体によってブリーダー抵抗が形成されている。
【００２２】
さらに、高濃度不純物領域４０１にはＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール４０４を介してアルミニウム膜１０５が接続している。ここで、一つの高濃度不純物領域４０１に接続したアルミニウム膜１０５は、抵抗体の抵抗値を決定する低濃度不純物領域４０２を覆う様に配置され、抵抗値の安定を図っている。
【００２３】
これは、抵抗体に近接した導電体と抵抗体自身との電位差により、抵抗体の抵抗値が変化するのを防止するためである。抵抗体上部のアルミニウム膜１０５の電位は、電源電位やグランド電位ではなく、当該のブリーダー抵抗の一端の電位になるようにして、ブリーダー抵抗を形成する複数の抵抗体全てを同様に作製すると、各抵抗体の上部に位置するアルミニウム膜１０５と抵抗体自身の電位差は、それぞれ殆ど無い状態となって、同一の寸法形状に加工した各抵抗体は、同一の抵抗値を示すようになる。これらの抵抗体を用いてブリーダー抵抗回路を形成することにより高精度の電圧分圧が可能になる。
【００２４】
また、従来の多結晶シリコン薄膜によるブリーダー抵抗に比べて、本発明では単結晶シリコンデバイス形成層１０３自身で抵抗体を形成しているため、多結晶シリコン薄膜のグレインの影響をなくすことができ、より均一な抵抗体を得ることができる。このためより高精度なブリーダー抵抗回路を形成することが可能になる。
【００２５】
また、ここでは、一対の高濃度不純物領域４０１に挟まれた低濃度不純物領域４０２を設けた、高い抵抗値を有する抵抗体を形成した場合について説明したが、高い抵抗値が必要無い用途においては、抵抗体全体を高濃度不純物領域４０１で形成して良い。ブリーダー抵抗領域４１０の最上層には、シリコン窒化膜などからなる保護膜１０６が形成される。
【００２６】
次に、ヒューズ領域５１０について説明する。シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に単結晶シリコンヒューズ５０１が形成されている。単結晶シリコンヒューズ５０１は良好な導電性を持たせ、抵抗値を極力下げるため、高い不純物濃度を有する物とする。
【００２７】
単結晶シリコンヒューズ５０１の両端には、ＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール５０４を介してアルミニウム膜１０５が接続している。ヒューズ領域５１０の最上層に形成されたシリコン窒化膜などからなる保護膜１０６は、レーザー照射領域５０５にあたる部分が除去されている。これはレーザートリミング時に照射されたレーザービームのエネルギーが、保護膜１０６に吸収されることで、単結晶シリコンヒューズ５０１の切断に支障をきたすのを防ぐためである。
【００２８】
次にレーザートリミング位置決め用パターン領域６１０について説明する。ここでは、図１に加えて、図３も参照しながら説明を進める。図３（ａ）は、本発明の半導体装置の位置決め用パターンの平面図、図３（ｂ）は、本発明の半導体装置の位置決め用パターンの断面図、図３(ｃ)は、本発明の半導体装置の位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図３（ａ）のＡ−Ａ’線方向に沿って走査した場合の値である。
【００２９】
本発明による位置決めパターンは、図３(ｂ)に示すように、高光反射率領域１０６と、その内側の低光反射率領域１０７から構成されている。
図３(ａ)および図３(ｂ)を用いて、本発明の位置決めパターンの構造を説明する。シリコン基板１０１上に埋め込み酸化膜１０２が形成されており、埋め込み酸化膜１０２上に、部分的にドット形状の単結晶シリコンデバイス形成層１０３が形成される。単結晶シリコンデバイス形成層１０３が形成されない領域は、平坦な埋め込み酸化膜１０２が露出しており、この上に、ＢＰＳＧ膜等からなる中間絶縁膜１０４が形成されており、中間絶縁膜１０４上にアルミニウム膜１０５が形成されている。ドット形状の単結晶シリコンデバイス形成層１０３の形成されている領域の上方に位置するアルミニウム膜１０５の表面は、単結晶シリコンデバイス形成層１０３のパタンの影響によって、凸凹になっており、この部分に照射された光は乱反射してしまう。従って、この領域を低光反射率領域１０７とすることができる。一方、単結晶シリコンデバイス形成層１０３の形成されていない領域上のアルミニウム膜１０５の表面は平坦であり、高光反射率領域１０６とすることができる。
【００３０】
光ビームを図３(ａ)のＡ−Ａ’線方向に沿って走査した場合の光反射量は、図３(ｃ)に示すように、平坦な表面を有するアルミニウム膜１０５で形成される高光反射率領域１０６においては大きく、凸凹な表面を有するアルミニウム膜１０５で形成される低光反射率領域１０７においては小さくなる。
図３（ａ）、(ｂ)および(ｃ)の例においては、光の乱反射作用を利用して低光反射率領域１０７を形成した。光の乱反射を起こすために、単結晶シリコンヒューズ５０１と同一薄膜である単結晶シリコンデバイス形成層１０３によりドット状のパターンを形成した。ドット状以外の、格子状やストライプ状などのパターンでも光の乱反射を起こすことは可能であり、図３（ｃ）のような光反射パターンが得られる。
【００３１】
図３(ｂ)における中間絶縁膜１０４は必ずしも必要ではないので、場合によっては削除してもよい。また、アルミニウム膜１０５に代えて、高光反射率膜としてタングステン、クロム、金などの金属材料を用いても良い。
以上述べたように、高光反射率領域１０６と低光反射率領域１０７との境界は、単結晶シリコンヒューズ５０１と同一薄膜である単結晶シリコンデバイス形成層１０３のパタンによって決められるため、従来の位置決めパタンの課題であった、ヒューズ素子を形成する多結晶シリコンと、位置決めパタンを形成するアルミニウム膜との合わせずれによる問題から解放することができる。
【００３２】
図４（ａ）は、本発明の半導体装置の第二の実施例による位置決め用パターンの平面図、図４（ｂ）は、本発明の半導体装置の第二の実施例による位置決め用パターンの断面図、図４(ｃ)は、本発明の半導体装置の第二の実施例による位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図４（ａ）のＣ−Ｃ’線方向に沿って走査した場合の値である。本発明の第二の実施例の位置決めパターンは、図３(ａ)から(ｃ)に示した第一の実施例と同様に、高光反射率領域１０６と、その内側の低光反射率領域１０７から構成されている。
【００３３】
第一の実施例と異なる点は、高光反射率領域１０６が平坦な単結晶シリコンデバイス形成層１０３の上方に位置するアルミニウム膜１０５により形成されている点である。高光反射率領域１０６は平坦な下地上の高光反射率膜により形成されていれば、その役割を果たすことができるのでこのような構成も可能となる。その他の説明については、図３(ａ)から(ｃ)と同一の符号を附記することで説明に代える。
【００３４】
図５（ａ）は、本発明の半導体装置の第三の実施例による位置決め用パターンの平面図、図５（ｂ）は、本発明の半導体装置の第三の実施例による位置決め用パターンの断面図、図５(ｃ)は、本発明の半導体装置の第三の実施例による位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図５（ａ）のＤ−Ｄ’線方向に沿って走査した場合の値である。本発明の第三の実施例の位置決めパターンは、外側に低光反射率領域１０７を配置し、その内側に高光反射率領域１０６を配置した構成をとる。位置決め用パターンとしては、高光反射率領域１０６と低光反射率領域１０７のどちらかが、もう一方の領域に挟まれた形をとっていれば良く、図５(ａ)から(ｃ)に示した第三の実施例は、図３(ａ)から(ｃ)に示した第一の実施例の反対の配置をした場合を示すものであってこのような構成をとっても良いことを示すものである。その他の説明については、図３(ａ)から(ｃ)と同一の符号を附記することで説明に代える。
【００３５】
図６（ａ）は、本発明の半導体装置の第四の実施例による位置決め用パターンの平面図、図６（ｂ）は、本発明の半導体装置の第四の実施例による位置決め用パターンの断面図、図６(ｃ)は、本発明の半導体装置の第四の実施例による位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図６（ａ）のＥ−Ｅ’線方向に沿って走査した場合の値である。本発明の第四の実施例の位置決めパターンは、外側に低光反射率領域１０７を配置し、その内側に高光反射率領域１０６を配置した構成をとる。
【００３６】
第三の実施例における説明と同様に、位置決め用パターンとしては、高光反射率領域１０６と低光反射率領域１０７のどちらかが、もう一方の領域に挟まれた形をとっていれば良く、図６(ａ)から(ｃ)に示した第四の実施例は、図４(ａ)から(ｃ)に示した第二の実施例の反対の配置をした場合を示すものである。その他の説明については、図３(ａ)から(ｃ)と同一の符号を附記することで説明に代える。
【００３７】
図７（ａ）は、本発明の半導体装置の第五の実施例による位置決め用パターンの平面図、図７（ｂ）は、本発明の半導体装置の第五の実施例による位置決め用パターンの断面図、図７(ｃ)は、本発明の半導体装置の第五の実施例による位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図７（ａ）のＦ−Ｆ’線方向に沿って走査した場合の値である。
【００３８】
本発明の第五の実施例では、埋め込み酸化膜１０２と、ドット状の単結晶シリコンデバイス形成層１０３とは、整合する形で形成されている。単結晶シリコンデバイス形成層１０３と埋め込み酸化膜１０２との複合膜によりドットを形成しているので、第一の実施例と比べて、ドットの高さが高くなっており、単結晶シリコンデバイス形成層１０３の形成されている領域の上方に位置するアルミニウム膜１０５の表面の凸凹も、より大きくなっている。このため、この部分に照射された光は、第一の実施例に比べて、より乱反射の度合いが大きくなって光反射率はさらに低下する。
【００３９】
光ビームを図７(ａ)のＦ−Ｆ’線方向に沿って走査した場合の光反射量は、図７(ｃ)に示すように、平坦な表面を有するアルミニウム膜１０５で形成される高光反射率領域１０６においては大きく、凸凹な表面を有するアルミニウム膜１０５で形成される低光反射率領域１０７においては小さくなる。
ここで、単結晶シリコンデバイス形成層１０３と埋め込み酸化膜１０２との複合膜によりドットを形成しているため、ドットの高さが高く、低光反射率領域１０７の光反射率をより下げることができるため、高光反射率領域１０６との光反射率の差（コントラスト）を大きく取れる。これによりレーザースキャンでの位置決め時に、外因に乱されにくくなり、より正確な位置決めができる。
【００４０】
なお、第五の実施例は、第一の実施例に基づいてドットを高くした例を示したが、第二から第四の実施例に対しても同様にしてドット高さを高くすることは可能であり、有効である。また、ドット形状に限らず、ストライプ形状や、格子形状でも同様の効果が得られる。
その他の説明については、図３(ａ)から(ｃ)と同一の符号を附記することで説明に代える。
【００４１】
図９は、本発明の半導体装置の位置決め用パターンを用いてレーザトリングしたヒューズ素子の平面図である。ヒューズ素子３１の中心にレーザスポット３２が照射することが可能になる。
本発明の半導体装置は、バラツキの大きな半導体素子から成る半導体集積集積回路に非常に適している。例えば、図１０は、高耐圧のＭＯＳトランジスタを含む電圧検出用ＩＣのブロック図である。ＭＯＳＩＣは、バイポーラＩＣに比べアナログ特性のバラツキが大きい。特に、高耐圧特性の場合、ゲート絶縁膜を厚くするために、ますます、アナログ特性のバラツキが大きくなる。従って、アナログＭＯＳＩＣの場合、図１０のように大きなヒューズ素子領域を必要とする。１０個以上のヒューズ素子を設けることによりバラツキの小さいアナログ特性を得ることができる。
【００４２】
本発明の位置決め用パターンを用いることにより、ヒューズ素子を小さくすることができる。さらに、ヒューズ素子平面的に方向を異ならせて、２ヶ所以上に配置することも可能になる。
本発明の位置決め用パターンは、スクライブライン内、半導体チップ内あるいは、ＴＥＧチップ内のいずれに設けても実施できる。スクラブラインあるいはＴＥＧチップの中に配置した場合には、半導体チップの面積を小さくする効果がある。
【００４３】
また、本発明は、アナログＭＯＳＩＣに適しているが、ディジタルＩＣに用いることも可能である。また、非常にバラツキの小さな、高密度のアナログバイポーラＩＣの実現にも適している。
レーザートリミング位置決め用パターン領域６１０を説明するために用いた図３から図７において、中間絶縁膜１０４は必ずしも必要ではないので、場合によっては削除してもよい。また、アルミニウム膜１０５に代えて、高光反射率膜としてタングステン、クロム、金などの金属材料を用いても良い。
【００４４】
次に、スクライブ領域８０１について説明する。図１において、後のダイシング工程（ＩＣチップを切り出す工程）における切りしろになる部分がスクライブ領域８０１である。半導体集積回路内部領域７０１の端から、スクライブ領域８０１が始まる形になる。ここで、スクライブ領域８０１においては単結晶シリコンデバイス形成層１０３や、埋め込み酸化膜１０２が除去されている。望ましくは図1に示すように、中間絶縁膜１０４や、アルミニウム膜１０５、保護膜１０６などの膜も除去されている形が良い。
【００４５】
これは、ダイシング工程での切りしろになる部分であるスクライブ領域８０１と、半導体集積回路内部領域７０１とが連続した単結晶シリコンデバイス形成層１０３で繋がっていると、ダイシング工程のばらつきにより、割れ、欠けなどの損傷を与えるような力が働いた場合に、半導体集積回路内部領域７０１にも割れ、欠けなどが伝播してしまい、重要なＩＣチップを壊してしまう又は、動作不良を起してしまうのを防止するためである。
【００４６】
特にＳＯＩ基板上に作製したＩＣにおいては、シリコン基板１０１上に薄い埋め込み酸化膜１０２及び単結晶シリコンデバイス形成層１０３を有する形状であるため、上層にあたる埋め込み酸化膜１０２及び単結晶シリコンデバイス形成層１０３の割れ、欠けが起き易く注意が必要である。
ダイシング工程での切りしろであるスクライブ領域８０１とＩＣチップとなる半導体集積回路 内部領域７０１との間に、連続した同一の膜を残さないようにすることがＩＣチップの割れ、欠け防止に重要な点であり、特にＳＯＩ基板上に形成したＩＣに関しては、図１に示すように、スクライブ領域８０１においては単結晶シリコンデバイス形成層１０３や、埋め込み酸化膜１０２を除去しておく事が必要である。さらに望ましくは図1に示すように、中間絶縁膜１０４や、アルミニウム膜１０５、保護膜１０６などの膜も除去されていると良い。また、各種マーク類や、テストパタンなどをスクライブ領域８０１に形成する必要がある場合には、スクライブ領域８０１から半導体集積回路内部領域７０１に至る間に、一旦該当する膜を除去した領域を設けておき、同一の膜が連続してスクライブ領域８０１と半導体集積回路内部領域７０１とを橋渡ししないようにすると良い。
【００４７】
【発明の効果】
本発明におけるＳＯＩ基板上に形成された半導体集積回路には、レーザトリミング用ヒューズ素子と、レーザトリミング位置決め用パターンと、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の抵抗体によって形成されたブリーダー抵抗とを形成した。
【００４８】
レーザトリミング位置決め用パターンは、高光反射率領域と低光反射率領域とから成り、高光反射率領域は、平坦な下地の上に形成された高光反射率膜により形成し、低光反射率領域は、レーザトリミング用ヒューズ素子と同じ薄膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成した。
【００４９】
また、レーザトリミング用ヒューズ素子とブリーダー抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成した。
さらに、完全空乏型の高速ＭＯＳトランジスタは単結晶シリコンデバイス形成層に形成し、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の除去されたシリコン基板上に形成した。
【００５０】
一方、半導体集積回路のスクライブ領域では、単結晶シリコンデバイス形成層及び埋め込み酸化膜を除去した構造とした。
これにより、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置をＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止した形で提供することができる。
【００５１】
特に、レーザトリミング位置決め用パターンは高光反射率領域と低光反射率領域とから成り、高光反射率領域は平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域はレーザトリミング用ヒューズ素子と同じ薄膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成されるようにした。従って、高光反射率領域と低光反射率領域との境界、すなわち光反射率が急峻に変化する場所はレーザトリミング用ヒューズ素子と同じ単結晶シリコンデバイス形成層により形成されたパタンによって規定されることとなる。これにより、ウエハプロセスでの合わせずれに全く影響されずに正確にレーザトリミングできる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の模式的断面図である。
【図２】図２（ａ）は、従来の半導体装置の位置決め用パターンの平面図であり、ず２（ｂ）は、従来の半導体装置の位置決め用パターンの断面図であり、図２(ｃ)は、図２（ａ）のＢ−Ｂ’線に沿った光反射量を示す図である。
【図３】図３（ａ）は、本発明の半導体装置の第一の実施例の位置決め用パターンの平面図であり、図３（ｂ）は、本発明の半導体装置の第一の実施例の位置決め用パターンの断面図であり、図３(ｃ)は図３（ａ）のＡ−Ａ’線に沿った光反射量を示す図である。
【図４】図４（ａ）は、本発明の半導体装置の第二の実施例の位置決め用パターンの平面図であり、図４（ｂ）は、本発明の半導体装置の第二の実施例の位置決め用パターンの断面図であり、図４(ｃ)は図４（ａ）のＣ−Ｃ’線に沿った光反射量を示す図である。
【図５】図５（ａ）は、本発明の半導体装置の第三の実施例の位置決め用パターンの平面図であり、図５（ｂ）は、本発明の半導体装置の第三の実施例の位置決め用パターンの断面図であり、図５(ｃ)は図５（ａ）のＤ−Ｄ’線に沿った光反射量を示す図である。
【図６】図６（ａ）は、本発明の半導体装置の第四の実施例の位置決め用パターンの平面図であり、図６（ｂ）は、本発明の半導体装置の第四の実施例の位置決め用パターンの断面図であり、図６(ｃ)は図６（ａ）のＥ−Ｅ’線に沿った光反射量を示す図である。
【図７】図７（ａ）は、本発明の半導体装置の第五の実施例の位置決め用パターンの平面図であり、図７（ｂ）は、本発明の半導体装置の第五の実施例の位置決め用パターンの断面図であり、図７(ｃ)は図７（ａ）のＦ−Ｆ’線に沿った光反射量を示す図である。
【図８】図８は、従来の半導体装置のヒューズ素子の平面図である。
【図９】図９は、本発明の半導体装置のヒューズ素子の平面図である。
【図１０】図１０は、本発明の半導体装置のブロック図である。
【符号の説明】
３１ ヒューズ素子
３２ レーザ照射スポット領域
３３ 下地の焦げを起こす領域
３４ ヒューズカット残りになる部分
１０１ シリコン基板
１０２ 埋め込み酸化膜
１０３ 単結晶シリコンデバイス形成層
１０４ 中間絶縁膜
１０５ アルミニウム膜
１０６ 高光反射率領域
１０７ 低光反射率領域
２０１ ソース領域
２０２ ドレイン領域
２０３ チャネル領域
２０４ コンタクトホール
２０５ ゲート電極
２０６ ゲート酸化膜
２１０ 高速ＭＯＳトランジスタ領域
３０１ ソース領域
３０２ ドレイン領域
３０３ チャネル領域
３０４ コンタクトホール
３０５ ゲート電極
３０６ ゲート酸化膜
３１０ 高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域
４０１ 高濃度不純物領域
４０２ 低濃度不純物領域
４０４ コンタクトホール
４１０ ブリーダー抵抗領域
５０１ 単結晶シリコンヒューズ
５０４ コンタクトホール
５０５ レーザー照射領域
５１０ ヒューズ領域
６０１ レーザートリミング位置決め用パターン領域
７０１ 半導体集積回路内部領域
８０１ スクライブ領域
【発明の属する技術分野】
この発明は、ＳＯＩ基板上に形成された半導体集積回路を有する半導体装置に関する。
【０００２】
【従来の技術】
現在、ＳＯＩ基板上に形成された半導体集積回路は広く知られている。特に高速ＭＯＳトランジスタは、完全空乏化モードを利用することにより、従来のシリコン基板上に形成したＭＯＳトランジスタに比べて優れた特性を有している。
一方、アナログ半導体集積回路の装置において、アナログ特性の調整のためのレーザトリミング方法が知られている。例えば、特開平５−１３６７０号公報に記載されている。半導体ウエハに集積回路を２次元的にパターニングした後に、ウエハ状態で各々の集積回路の電気特性を測定する。次に、アナログ特性の調整のために、配線の一部に設けられたヒューズ素子を選択して、レーザビーム照射により切断する。このようなレーザトリミング方法により、ヒューズ素子の切断選択により、集積回路のアナログ特性を希望の特性に合わせ込むことができる。所定のヒューズ素子にレーザビームを照射するために、半導体ウエハ素面に位置決め用パターンが設けられている。図２（ａ）は、従来の位置決めパターンの平面図、図２(ｂ)は、従来の位置決めパターンの断面図、図２（ｃ）は、その位置決め用パターンを光ビーム照射でＢ−Ｂ’線方向に沿って走査した場合の光反射量変化を示す図である。従来の位置決めパターンは、シリコン基板１０１上に設けられたシリコン酸化膜からなる第一の絶縁膜１０２およびＰＳＧ膜などからなる第二の絶縁膜１０４を外周部とし、その内側に、四角形のアルミニウム膜１０５が配置されている。図２（ａ）のＢ方向に沿って光ビームを走査すると、アルミニウム膜１０５の反射率が高いために、図２（ｃ）のような光反射パターンが得られる。位置決めパターンと集積回路の多結晶シリコン膜から成るヒューズ素子との間の位置関係は設計時に決められている。従って、位置決めパターンを光ビーム照射により検出することにより、所望のヒューズ素子の座標を計算し、その場所にレーザー照射することにより選択的にヒューズ素子をトリミングすることができる。
【０００３】
【発明が解決しようとする課題】
しかし、従来のＳＯＩ基板上に形成した半導体集積回路では、特に完全空乏化モードを用いようとすると、 ＳＯＩ基板上に埋め込み酸化膜を介して設けられた単結晶シリコンデバイス形成層の厚さをおよそ１０００オングストローム以下にしなければならず、高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護素子を薄い単結晶シリコンデバイス形成層に設けることは困難であった。
【０００４】
また、従来のＳＯＩ基板上に形成した半導体集積回路では、スクライブに関して配慮がなされておらず、ＩＣチップを切り出すダイシング工程において割れ、欠けなどの不具合が生じる場合があった。
一方、ＳＯＩ基板上に形成されたＩＣに限らず一般に、多結晶シリコン膜でヒューズ素子を形成することが知られているが、レーザトリミングにおいては、ヒューズ素子と位置決めパターンとが異なる薄膜で形成されていたために、正確な位置決めができなかった。即ち、アルミニウムのパターンで位置決め用パターンを検出して、ヒューズ素子である多結晶シリコン膜をレーザトリミングした場合、図６のように、ヒューズ素子３１に対してレーザ照射領域３２が位置ずれする。レーザ照射領域３２はエネルギー分布がガウシャン分布になっているために、レーザ照射端部のエネルギー強度は低い。従って、ウエハプロセスにおいて、多結晶シリコン膜のパターニングとアルミニウム膜のパターニングとの間に大きな合わせずれがあると、安定してヒューズ素子が切断できなくなってしまうという問題点があった。なお、３３は下地のコゲ、３４はヒューズカット残りになる部分である。
【０００５】
また、電圧検出器などのアナログＩＣでは、複数の多結晶シリコン抵抗体からなるブリーダー抵抗を使用することが多いが、多結晶シリコン抵抗体はグレインの影響により同一の抵抗値を得ることが困難であり、高精度のアナログＩＣを作製するためのネックとなっていた。
そこで、この発明の目的は、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置をＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止した形で提供することにある。
【０００６】
さらに、本発明の目的は、トリミングの位置決め精度を高くすることにより、ヒューズ素子領域の小型化を図りコストダウンを可能にすることである。
【０００７】
【課題を解決するための手段】
上記問題点を解決するために、本発明は以下の手段をとった。
（１）ＳＯＩ基板上に形成された半導体集積回路において、半導体集積回路には、レーザトリミング用ヒューズ素子と、レーザトリミング位置決め用パターンと、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の抵抗体によって形成されたブリーダー抵抗とを形成した。
【０００８】
（２）レーザトリミング位置決め用パターンは、高光反射率領域と低光反射率領域とから成り、高光反射率領域は、平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域は、レーザトリミング用ヒューズ素子と同じ薄膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成されてなる（１）記載の半導体装置とした。
【０００９】
（３）レーザトリミング用ヒューズ素子はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成されている（１）記載の半導体装置とした。
（４）完全空乏型の高速ＭＯＳトランジスタは単結晶シリコンデバイス形成層に形成されており、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の除去されたシリコン基板上に形成されている（１）記載の半導体装置とした。
【００１０】
（５）ブリーダー抵抗は、単結晶シリコンデバイス形成層で形成された（１）記載の半導体装置とした。
（６）半導体集積回路のスクライブ領域では、単結晶シリコンデバイス形成層及び埋め込み酸化膜が除去されている（１）記載の半導体装置とした。
【００１１】
【発明の実施の形態】
ＳＯＩ基板上に形成された半導体集積回路において、半導体集積回路には、レーザトリミング用ヒューズ素子と、レーザトリミング位置決め用パターンと、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の抵抗体によって形成されたブリーダー抵抗とを形成した。
【００１２】
レーザトリミング位置決め用パターンは、高光反射率領域と低光反射率領域とから成り、高光反射率領域は、平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域は、レーザトリミング用ヒューズ素子と同じ薄膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成した。
【００１３】
レーザトリミング用ヒューズ素子とブリーダー抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成した。
また、完全空乏型の高速ＭＯＳトランジスタは単結晶シリコンデバイス形成層に形成し、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の除去されたシリコン基板上に形成した。
【００１４】
さらに、半導体集積回路のスクライブ領域では、単結晶シリコンデバイス形成層及び埋め込み酸化膜を除去した。
これにより、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置をＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止した形で提供することができる。
【００１５】
特に、レーザトリミング位置決め用パターンは高光反射率領域と低光反射率領域とから成り、高光反射率領域は平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域はレーザトリミング用ヒューズ素子と同じ単結晶シリコンデバイス形成層で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成されるようにした。従って、高光反射率領域と低光反射率領域との境界、すなわち光反射率が急峻に変化する場所はレーザトリミング用ヒューズ素子と同じ、単結晶シリコンデバイス形成層により形成されたパタンによって規定されることとなる。これにより、ウエハプロセスでの合わせずれに全く影響されずに正確にレーザトリミングできる。
【００１６】
【実施例】
以下に、この発明の実施例を図面に基づいて説明する。図１は、本発明による半導体装置の模式的断面図である。図1を用いて、各領域に対して順に説明を行なう。
まず、完全空乏型の高速ＭＯＳトランジスタ領域２０１について説明する。シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に、ソース領域２０１、ドレイン領域２０２及びチャネル領域２０３が形成されている。さらにチャネル領域２０３の上部にはゲート酸化膜２０６を介してゲート電極２０５が配置され、ＭＯＳ型のトランジスタを形成している。ここで単結晶シリコンデバイス形成層１０３の膜厚は完全空乏化がなされるように、例えば５００オングストロームに設定してある。
【００１７】
さらに、ソース領域２０１、ドレイン領域２０２にはＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール２０４を介してアルミニウム膜１０５が接続している。そして高速ＭＯＳトランジスタ領域２０１は最上層にシリコン窒化膜などからなる保護膜１０６が形成されている。
ここで、チャネル領域２０３の電位はフローティングにしても良いし、場合によっては固定しても良い。また、ソース領域２０１及びドレイン領域２０２は、容量低減の目的で、埋め込み酸化膜１０２にそれらの底辺が接する様に形成することが望ましいが、電圧印加時に空乏層が埋め込み酸化膜１０２に接する程度の深さに形成し、埋め込み酸化膜１０２から離間していてもよい。
【００１８】
次に、高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０について説明する。シリコン基板１０１上にソース領域３０１、ドレイン領域３０２及びチャネル領域３０３が形成され、チャネル領域３０３の上部にはゲート酸化膜３０６を介してゲート電極３０５が配置され、ＭＯＳ型のトランジスタを形成している。
【００１９】
さらに、ソース領域３０１、ドレイン領域３０２にはＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール３０４を介してアルミニウム膜１０５が接続している。そして高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０にも最上層には、高速ＭＯＳトランジスタ領域２０１と同様にシリコン窒化膜などからなる保護膜１０６が形成されている。
【００２０】
ここで、高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域３１０では、高速ＭＯＳトランジスタ領域２０１と異なり、単結晶シリコンデバイス形成層１０３及び、埋め込み酸化膜１０２が除去され、シリコン基板１０１上に直接素子が形成されているのが特徴である。これにより特に図示しないがＤＤＤ構造や、ロコスドレイン構造などの高い動作電圧に適した、高耐圧ＭＯＳトランジスタを容易に形成できる。また、ゲート酸化膜３０６は、高速ＭＯＳトランジスタ領域２１０のゲート酸化膜２０６に比べて厚く形成しても良い。またＥＳＤ保護回路も特に図示しないが、シリコン基板１０１上に形成することで、ＥＳＤに対して十分な耐性をもてるような、熱容量及び接合面積を持ったオフトランジスタやダイオードなどを形成することができる。
【００２１】
次に、ブリーダー抵抗領域４１０について説明する。シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に一対の高濃度不純物領域４０１に挟まれた低濃度不純物領域４０２が形成されており、抵抗体を形成している。ここでは簡単のため１本しか図示しないが、実際は複数本の抵抗体によってブリーダー抵抗が形成されている。
【００２２】
さらに、高濃度不純物領域４０１にはＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール４０４を介してアルミニウム膜１０５が接続している。ここで、一つの高濃度不純物領域４０１に接続したアルミニウム膜１０５は、抵抗体の抵抗値を決定する低濃度不純物領域４０２を覆う様に配置され、抵抗値の安定を図っている。
【００２３】
これは、抵抗体に近接した導電体と抵抗体自身との電位差により、抵抗体の抵抗値が変化するのを防止するためである。抵抗体上部のアルミニウム膜１０５の電位は、電源電位やグランド電位ではなく、当該のブリーダー抵抗の一端の電位になるようにして、ブリーダー抵抗を形成する複数の抵抗体全てを同様に作製すると、各抵抗体の上部に位置するアルミニウム膜１０５と抵抗体自身の電位差は、それぞれ殆ど無い状態となって、同一の寸法形状に加工した各抵抗体は、同一の抵抗値を示すようになる。これらの抵抗体を用いてブリーダー抵抗回路を形成することにより高精度の電圧分圧が可能になる。
【００２４】
また、従来の多結晶シリコン薄膜によるブリーダー抵抗に比べて、本発明では単結晶シリコンデバイス形成層１０３自身で抵抗体を形成しているため、多結晶シリコン薄膜のグレインの影響をなくすことができ、より均一な抵抗体を得ることができる。このためより高精度なブリーダー抵抗回路を形成することが可能になる。
【００２５】
また、ここでは、一対の高濃度不純物領域４０１に挟まれた低濃度不純物領域４０２を設けた、高い抵抗値を有する抵抗体を形成した場合について説明したが、高い抵抗値が必要無い用途においては、抵抗体全体を高濃度不純物領域４０１で形成して良い。ブリーダー抵抗領域４１０の最上層には、シリコン窒化膜などからなる保護膜１０６が形成される。
【００２６】
次に、ヒューズ領域５１０について説明する。シリコン基板１０１上に埋め込み酸化膜１０２を介して形成された単結晶シリコンデバイス形成層１０３内に単結晶シリコンヒューズ５０１が形成されている。単結晶シリコンヒューズ５０１は良好な導電性を持たせ、抵抗値を極力下げるため、高い不純物濃度を有する物とする。
【００２７】
単結晶シリコンヒューズ５０１の両端には、ＢＰＳＧ膜などからなる中間絶縁膜１０４に開口したコンタクトホール５０４を介してアルミニウム膜１０５が接続している。ヒューズ領域５１０の最上層に形成されたシリコン窒化膜などからなる保護膜１０６は、レーザー照射領域５０５にあたる部分が除去されている。これはレーザートリミング時に照射されたレーザービームのエネルギーが、保護膜１０６に吸収されることで、単結晶シリコンヒューズ５０１の切断に支障をきたすのを防ぐためである。
【００２８】
次にレーザートリミング位置決め用パターン領域６１０について説明する。ここでは、図１に加えて、図３も参照しながら説明を進める。図３（ａ）は、本発明の半導体装置の位置決め用パターンの平面図、図３（ｂ）は、本発明の半導体装置の位置決め用パターンの断面図、図３(ｃ)は、本発明の半導体装置の位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図３（ａ）のＡ−Ａ’線方向に沿って走査した場合の値である。
【００２９】
本発明による位置決めパターンは、図３(ｂ)に示すように、高光反射率領域１０６と、その内側の低光反射率領域１０７から構成されている。
図３(ａ)および図３(ｂ)を用いて、本発明の位置決めパターンの構造を説明する。シリコン基板１０１上に埋め込み酸化膜１０２が形成されており、埋め込み酸化膜１０２上に、部分的にドット形状の単結晶シリコンデバイス形成層１０３が形成される。単結晶シリコンデバイス形成層１０３が形成されない領域は、平坦な埋め込み酸化膜１０２が露出しており、この上に、ＢＰＳＧ膜等からなる中間絶縁膜１０４が形成されており、中間絶縁膜１０４上にアルミニウム膜１０５が形成されている。ドット形状の単結晶シリコンデバイス形成層１０３の形成されている領域の上方に位置するアルミニウム膜１０５の表面は、単結晶シリコンデバイス形成層１０３のパタンの影響によって、凸凹になっており、この部分に照射された光は乱反射してしまう。従って、この領域を低光反射率領域１０７とすることができる。一方、単結晶シリコンデバイス形成層１０３の形成されていない領域上のアルミニウム膜１０５の表面は平坦であり、高光反射率領域１０６とすることができる。
【００３０】
光ビームを図３(ａ)のＡ−Ａ’線方向に沿って走査した場合の光反射量は、図３(ｃ)に示すように、平坦な表面を有するアルミニウム膜１０５で形成される高光反射率領域１０６においては大きく、凸凹な表面を有するアルミニウム膜１０５で形成される低光反射率領域１０７においては小さくなる。
図３（ａ）、(ｂ)および(ｃ)の例においては、光の乱反射作用を利用して低光反射率領域１０７を形成した。光の乱反射を起こすために、単結晶シリコンヒューズ５０１と同一薄膜である単結晶シリコンデバイス形成層１０３によりドット状のパターンを形成した。ドット状以外の、格子状やストライプ状などのパターンでも光の乱反射を起こすことは可能であり、図３（ｃ）のような光反射パターンが得られる。
【００３１】
図３(ｂ)における中間絶縁膜１０４は必ずしも必要ではないので、場合によっては削除してもよい。また、アルミニウム膜１０５に代えて、高光反射率膜としてタングステン、クロム、金などの金属材料を用いても良い。
以上述べたように、高光反射率領域１０６と低光反射率領域１０７との境界は、単結晶シリコンヒューズ５０１と同一薄膜である単結晶シリコンデバイス形成層１０３のパタンによって決められるため、従来の位置決めパタンの課題であった、ヒューズ素子を形成する多結晶シリコンと、位置決めパタンを形成するアルミニウム膜との合わせずれによる問題から解放することができる。
【００３２】
図４（ａ）は、本発明の半導体装置の第二の実施例による位置決め用パターンの平面図、図４（ｂ）は、本発明の半導体装置の第二の実施例による位置決め用パターンの断面図、図４(ｃ)は、本発明の半導体装置の第二の実施例による位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図４（ａ）のＣ−Ｃ’線方向に沿って走査した場合の値である。本発明の第二の実施例の位置決めパターンは、図３(ａ)から(ｃ)に示した第一の実施例と同様に、高光反射率領域１０６と、その内側の低光反射率領域１０７から構成されている。
【００３３】
第一の実施例と異なる点は、高光反射率領域１０６が平坦な単結晶シリコンデバイス形成層１０３の上方に位置するアルミニウム膜１０５により形成されている点である。高光反射率領域１０６は平坦な下地上の高光反射率膜により形成されていれば、その役割を果たすことができるのでこのような構成も可能となる。その他の説明については、図３(ａ)から(ｃ)と同一の符号を附記することで説明に代える。
【００３４】
図５（ａ）は、本発明の半導体装置の第三の実施例による位置決め用パターンの平面図、図５（ｂ）は、本発明の半導体装置の第三の実施例による位置決め用パターンの断面図、図５(ｃ)は、本発明の半導体装置の第三の実施例による位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図５（ａ）のＤ−Ｄ’線方向に沿って走査した場合の値である。本発明の第三の実施例の位置決めパターンは、外側に低光反射率領域１０７を配置し、その内側に高光反射率領域１０６を配置した構成をとる。位置決め用パターンとしては、高光反射率領域１０６と低光反射率領域１０７のどちらかが、もう一方の領域に挟まれた形をとっていれば良く、図５(ａ)から(ｃ)に示した第三の実施例は、図３(ａ)から(ｃ)に示した第一の実施例の反対の配置をした場合を示すものであってこのような構成をとっても良いことを示すものである。その他の説明については、図３(ａ)から(ｃ)と同一の符号を附記することで説明に代える。
【００３５】
図６（ａ）は、本発明の半導体装置の第四の実施例による位置決め用パターンの平面図、図６（ｂ）は、本発明の半導体装置の第四の実施例による位置決め用パターンの断面図、図６(ｃ)は、本発明の半導体装置の第四の実施例による位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図６（ａ）のＥ−Ｅ’線方向に沿って走査した場合の値である。本発明の第四の実施例の位置決めパターンは、外側に低光反射率領域１０７を配置し、その内側に高光反射率領域１０６を配置した構成をとる。
【００３６】
第三の実施例における説明と同様に、位置決め用パターンとしては、高光反射率領域１０６と低光反射率領域１０７のどちらかが、もう一方の領域に挟まれた形をとっていれば良く、図６(ａ)から(ｃ)に示した第四の実施例は、図４(ａ)から(ｃ)に示した第二の実施例の反対の配置をした場合を示すものである。その他の説明については、図３(ａ)から(ｃ)と同一の符号を附記することで説明に代える。
【００３７】
図７（ａ）は、本発明の半導体装置の第五の実施例による位置決め用パターンの平面図、図７（ｂ）は、本発明の半導体装置の第五の実施例による位置決め用パターンの断面図、図７(ｃ)は、本発明の半導体装置の第五の実施例による位置決め用パターンに光ビームを走査した場合の光反射量の変化を示す図である。光反射量は、図７（ａ）のＦ−Ｆ’線方向に沿って走査した場合の値である。
【００３８】
本発明の第五の実施例では、埋め込み酸化膜１０２と、ドット状の単結晶シリコンデバイス形成層１０３とは、整合する形で形成されている。単結晶シリコンデバイス形成層１０３と埋め込み酸化膜１０２との複合膜によりドットを形成しているので、第一の実施例と比べて、ドットの高さが高くなっており、単結晶シリコンデバイス形成層１０３の形成されている領域の上方に位置するアルミニウム膜１０５の表面の凸凹も、より大きくなっている。このため、この部分に照射された光は、第一の実施例に比べて、より乱反射の度合いが大きくなって光反射率はさらに低下する。
【００３９】
光ビームを図７(ａ)のＦ−Ｆ’線方向に沿って走査した場合の光反射量は、図７(ｃ)に示すように、平坦な表面を有するアルミニウム膜１０５で形成される高光反射率領域１０６においては大きく、凸凹な表面を有するアルミニウム膜１０５で形成される低光反射率領域１０７においては小さくなる。
ここで、単結晶シリコンデバイス形成層１０３と埋め込み酸化膜１０２との複合膜によりドットを形成しているため、ドットの高さが高く、低光反射率領域１０７の光反射率をより下げることができるため、高光反射率領域１０６との光反射率の差（コントラスト）を大きく取れる。これによりレーザースキャンでの位置決め時に、外因に乱されにくくなり、より正確な位置決めができる。
【００４０】
なお、第五の実施例は、第一の実施例に基づいてドットを高くした例を示したが、第二から第四の実施例に対しても同様にしてドット高さを高くすることは可能であり、有効である。また、ドット形状に限らず、ストライプ形状や、格子形状でも同様の効果が得られる。
その他の説明については、図３(ａ)から(ｃ)と同一の符号を附記することで説明に代える。
【００４１】
図９は、本発明の半導体装置の位置決め用パターンを用いてレーザトリングしたヒューズ素子の平面図である。ヒューズ素子３１の中心にレーザスポット３２が照射することが可能になる。
本発明の半導体装置は、バラツキの大きな半導体素子から成る半導体集積集積回路に非常に適している。例えば、図１０は、高耐圧のＭＯＳトランジスタを含む電圧検出用ＩＣのブロック図である。ＭＯＳＩＣは、バイポーラＩＣに比べアナログ特性のバラツキが大きい。特に、高耐圧特性の場合、ゲート絶縁膜を厚くするために、ますます、アナログ特性のバラツキが大きくなる。従って、アナログＭＯＳＩＣの場合、図１０のように大きなヒューズ素子領域を必要とする。１０個以上のヒューズ素子を設けることによりバラツキの小さいアナログ特性を得ることができる。
【００４２】
本発明の位置決め用パターンを用いることにより、ヒューズ素子を小さくすることができる。さらに、ヒューズ素子平面的に方向を異ならせて、２ヶ所以上に配置することも可能になる。
本発明の位置決め用パターンは、スクライブライン内、半導体チップ内あるいは、ＴＥＧチップ内のいずれに設けても実施できる。スクラブラインあるいはＴＥＧチップの中に配置した場合には、半導体チップの面積を小さくする効果がある。
【００４３】
また、本発明は、アナログＭＯＳＩＣに適しているが、ディジタルＩＣに用いることも可能である。また、非常にバラツキの小さな、高密度のアナログバイポーラＩＣの実現にも適している。
レーザートリミング位置決め用パターン領域６１０を説明するために用いた図３から図７において、中間絶縁膜１０４は必ずしも必要ではないので、場合によっては削除してもよい。また、アルミニウム膜１０５に代えて、高光反射率膜としてタングステン、クロム、金などの金属材料を用いても良い。
【００４４】
次に、スクライブ領域８０１について説明する。図１において、後のダイシング工程（ＩＣチップを切り出す工程）における切りしろになる部分がスクライブ領域８０１である。半導体集積回路内部領域７０１の端から、スクライブ領域８０１が始まる形になる。ここで、スクライブ領域８０１においては単結晶シリコンデバイス形成層１０３や、埋め込み酸化膜１０２が除去されている。望ましくは図1に示すように、中間絶縁膜１０４や、アルミニウム膜１０５、保護膜１０６などの膜も除去されている形が良い。
【００４５】
これは、ダイシング工程での切りしろになる部分であるスクライブ領域８０１と、半導体集積回路内部領域７０１とが連続した単結晶シリコンデバイス形成層１０３で繋がっていると、ダイシング工程のばらつきにより、割れ、欠けなどの損傷を与えるような力が働いた場合に、半導体集積回路内部領域７０１にも割れ、欠けなどが伝播してしまい、重要なＩＣチップを壊してしまう又は、動作不良を起してしまうのを防止するためである。
【００４６】
特にＳＯＩ基板上に作製したＩＣにおいては、シリコン基板１０１上に薄い埋め込み酸化膜１０２及び単結晶シリコンデバイス形成層１０３を有する形状であるため、上層にあたる埋め込み酸化膜１０２及び単結晶シリコンデバイス形成層１０３の割れ、欠けが起き易く注意が必要である。
ダイシング工程での切りしろであるスクライブ領域８０１とＩＣチップとなる半導体集積回路 内部領域７０１との間に、連続した同一の膜を残さないようにすることがＩＣチップの割れ、欠け防止に重要な点であり、特にＳＯＩ基板上に形成したＩＣに関しては、図１に示すように、スクライブ領域８０１においては単結晶シリコンデバイス形成層１０３や、埋め込み酸化膜１０２を除去しておく事が必要である。さらに望ましくは図1に示すように、中間絶縁膜１０４や、アルミニウム膜１０５、保護膜１０６などの膜も除去されていると良い。また、各種マーク類や、テストパタンなどをスクライブ領域８０１に形成する必要がある場合には、スクライブ領域８０１から半導体集積回路内部領域７０１に至る間に、一旦該当する膜を除去した領域を設けておき、同一の膜が連続してスクライブ領域８０１と半導体集積回路内部領域７０１とを橋渡ししないようにすると良い。
【００４７】
【発明の効果】
本発明におけるＳＯＩ基板上に形成された半導体集積回路には、レーザトリミング用ヒューズ素子と、レーザトリミング位置決め用パターンと、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子と、複数の抵抗体によって形成されたブリーダー抵抗とを形成した。
【００４８】
レーザトリミング位置決め用パターンは、高光反射率領域と低光反射率領域とから成り、高光反射率領域は、平坦な下地の上に形成された高光反射率膜により形成し、低光反射率領域は、レーザトリミング用ヒューズ素子と同じ薄膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成した。
【００４９】
また、レーザトリミング用ヒューズ素子とブリーダー抵抗はＳＯＩ基板上の単結晶シリコンデバイス形成層で形成した。
さらに、完全空乏型の高速ＭＯＳトランジスタは単結晶シリコンデバイス形成層に形成し、高耐圧型ＭＯＳトランジスタと、ＥＳＤ保護素子とは、ＳＯＩ基板上の単結晶シリコンデバイス形成層及び埋め込み酸化膜の除去されたシリコン基板上に形成した。
【００５０】
一方、半導体集積回路のスクライブ領域では、単結晶シリコンデバイス形成層及び埋め込み酸化膜を除去した構造とした。
これにより、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載した高精度なアナログＩＣが形成された半導体装置をＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止した形で提供することができる。
【００５１】
特に、レーザトリミング位置決め用パターンは高光反射率領域と低光反射率領域とから成り、高光反射率領域は平坦な下地の上に形成された高光反射率膜により形成され、低光反射率領域はレーザトリミング用ヒューズ素子と同じ薄膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された高光反射率膜により形成されるようにした。従って、高光反射率領域と低光反射率領域との境界、すなわち光反射率が急峻に変化する場所はレーザトリミング用ヒューズ素子と同じ単結晶シリコンデバイス形成層により形成されたパタンによって規定されることとなる。これにより、ウエハプロセスでの合わせずれに全く影響されずに正確にレーザトリミングできる。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の模式的断面図である。
【図２】図２（ａ）は、従来の半導体装置の位置決め用パターンの平面図であり、ず２（ｂ）は、従来の半導体装置の位置決め用パターンの断面図であり、図２(ｃ)は、図２（ａ）のＢ−Ｂ’線に沿った光反射量を示す図である。
【図３】図３（ａ）は、本発明の半導体装置の第一の実施例の位置決め用パターンの平面図であり、図３（ｂ）は、本発明の半導体装置の第一の実施例の位置決め用パターンの断面図であり、図３(ｃ)は図３（ａ）のＡ−Ａ’線に沿った光反射量を示す図である。
【図４】図４（ａ）は、本発明の半導体装置の第二の実施例の位置決め用パターンの平面図であり、図４（ｂ）は、本発明の半導体装置の第二の実施例の位置決め用パターンの断面図であり、図４(ｃ)は図４（ａ）のＣ−Ｃ’線に沿った光反射量を示す図である。
【図５】図５（ａ）は、本発明の半導体装置の第三の実施例の位置決め用パターンの平面図であり、図５（ｂ）は、本発明の半導体装置の第三の実施例の位置決め用パターンの断面図であり、図５(ｃ)は図５（ａ）のＤ−Ｄ’線に沿った光反射量を示す図である。
【図６】図６（ａ）は、本発明の半導体装置の第四の実施例の位置決め用パターンの平面図であり、図６（ｂ）は、本発明の半導体装置の第四の実施例の位置決め用パターンの断面図であり、図６(ｃ)は図６（ａ）のＥ−Ｅ’線に沿った光反射量を示す図である。
【図７】図７（ａ）は、本発明の半導体装置の第五の実施例の位置決め用パターンの平面図であり、図７（ｂ）は、本発明の半導体装置の第五の実施例の位置決め用パターンの断面図であり、図７(ｃ)は図７（ａ）のＦ−Ｆ’線に沿った光反射量を示す図である。
【図８】図８は、従来の半導体装置のヒューズ素子の平面図である。
【図９】図９は、本発明の半導体装置のヒューズ素子の平面図である。
【図１０】図１０は、本発明の半導体装置のブロック図である。
【符号の説明】
３１ ヒューズ素子
３２ レーザ照射スポット領域
３３ 下地の焦げを起こす領域
３４ ヒューズカット残りになる部分
１０１ シリコン基板
１０２ 埋め込み酸化膜
１０３ 単結晶シリコンデバイス形成層
１０４ 中間絶縁膜
１０５ アルミニウム膜
１０６ 高光反射率領域
１０７ 低光反射率領域
２０１ ソース領域
２０２ ドレイン領域
２０３ チャネル領域
２０４ コンタクトホール
２０５ ゲート電極
２０６ ゲート酸化膜
２１０ 高速ＭＯＳトランジスタ領域
３０１ ソース領域
３０２ ドレイン領域
３０３ チャネル領域
３０４ コンタクトホール
３０５ ゲート電極
３０６ ゲート酸化膜
３１０ 高耐圧ＭＯＳトランジスタ及びＥＳＤ保護回路領域
４０１ 高濃度不純物領域
４０２ 低濃度不純物領域
４０４ コンタクトホール
４１０ ブリーダー抵抗領域
５０１ 単結晶シリコンヒューズ
５０４ コンタクトホール
５０５ レーザー照射領域
５１０ ヒューズ領域
６０１ レーザートリミング位置決め用パターン領域
７０１ 半導体集積回路内部領域
８０１ スクライブ領域
Claims (4)
- シリコン基板と前記シリコン基板上に形成された埋め込み酸化膜と前記埋め込み酸化膜上に形成された単結晶のシリコンデバイス形成層よりなるＳＯＩ基板と、前記シリコンデバイス形成層にて形成されたレーザトリミング用ヒューズ素子と、前記シリコンデバイス形成層を格子あるいはストライプあるいはドット状にパターニングし、その上に光ビームに対して高光反射率膜である金属膜を形成したレーザトリミング位置決め用パターンと、前記ＳＯＩ基板に形成された完全空乏型の高速ＭＯＳトランジスタと、前記埋め込み酸化膜と前記シリコンデバイス層とが除去された前記シリコン基板に形成された高耐圧型ＭＯＳトランジスタと、複数の抵抗体によって形成されたブリーダー抵抗と、が形成されていることを特徴とする半導体装置。
- 前記レーザトリミング位置決め用パターンは、高光反射率領域と低光反射率領域とから成り、前記高光反射率領域は、平坦な下地の上に形成された高光反射率膜により形成され、前記低光反射率領域は、前記レーザトリミング用ヒューズ素子と同じ薄膜で構成されている光乱反射するための格子あるいはストライプあるいはドット状のパターン上に形成された前記高光反射率膜により形成されてなることを特徴とする請求項１記載の半導体装置。
- 前記シリコンデバイス形成層にて、前記ブリーダー抵抗が形成されている請求項１記載の半導体装置。
- 前記レーザトリミング位置決め用パターンは、パターニングされた前記シリコンデバイス形成層の上に層間絶縁膜を介して前記金属膜を形成した請求項１記載の半導体装置。
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