JPH0719842B2 - 半導体装置の冗長回路 - Google Patents
半導体装置の冗長回路Info
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- JPH0719842B2 JPH0719842B2 JP60110943A JP11094385A JPH0719842B2 JP H0719842 B2 JPH0719842 B2 JP H0719842B2 JP 60110943 A JP60110943 A JP 60110943A JP 11094385 A JP11094385 A JP 11094385A JP H0719842 B2 JPH0719842 B2 JP H0719842B2
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- film
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の冗長回路、特にレーザートリ
ミング方式用のヒューズを含む半導体装置の冗長回路に
関するものである。
ミング方式用のヒューズを含む半導体装置の冗長回路に
関するものである。
従来例によるこの種の半導体装置における冗長回路用ヒ
ューズの形成を含む製造方法を第４図（ａ），及びその
断面図である第４図（ｂ）を用いて述べる。第４図
（ｂ）において、まずシリコン基板１上にフィールド酸
化膜２を形成した後、多結晶シリコンゲートと同一材料
で冗長回路用ヒューズ３を形成し、次いでCVD法によりP
SG膜４を成長させ、続いてフォトレジストマスクを用い
て該PSG膜４を選択的に除去し、前記冗長回路用ヒュー
ズ３を一部露出させて、所期のコンタクト孔5A,5Bを形
成する。そして、前記PSG膜４上にアルミ配線６を形成
して、前記冗長回路用ヒューズ３を含んだ半導体装置の
冗長回路を形成する。
ューズの形成を含む製造方法を第４図（ａ），及びその
断面図である第４図（ｂ）を用いて述べる。第４図
（ｂ）において、まずシリコン基板１上にフィールド酸
化膜２を形成した後、多結晶シリコンゲートと同一材料
で冗長回路用ヒューズ３を形成し、次いでCVD法によりP
SG膜４を成長させ、続いてフォトレジストマスクを用い
て該PSG膜４を選択的に除去し、前記冗長回路用ヒュー
ズ３を一部露出させて、所期のコンタクト孔5A,5Bを形
成する。そして、前記PSG膜４上にアルミ配線６を形成
して、前記冗長回路用ヒューズ３を含んだ半導体装置の
冗長回路を形成する。
次にこのようにして形成された半導体装置の冗長回路に
おいて、該冗長回路のヒューズの切断について述べる。
第４図（ａ）は該冗長回路用ヒューズ３の正面図で、レ
ーザービーム照射によって切断できる領域を切断領域長
さl0で示し、また、第５図はレーザービームの照射位
置，ビーム半径及び切断領域長さl0の寸法の関係につい
て示す。第５図（ａ）は前記冗長回路用ヒューズ３にビ
ーム半径r0のレーザービーム7Aが、前記冗長回路用ヒュ
ーズ３の中心C1に照射した状態を示し、第５図（ｂ）は
照射後、前記冗長回路用ヒューズ３が消失長さL1に渡っ
て切断された状態を示す。
おいて、該冗長回路のヒューズの切断について述べる。
第４図（ａ）は該冗長回路用ヒューズ３の正面図で、レ
ーザービーム照射によって切断できる領域を切断領域長
さl0で示し、また、第５図はレーザービームの照射位
置，ビーム半径及び切断領域長さl0の寸法の関係につい
て示す。第５図（ａ）は前記冗長回路用ヒューズ３にビ
ーム半径r0のレーザービーム7Aが、前記冗長回路用ヒュ
ーズ３の中心C1に照射した状態を示し、第５図（ｂ）は
照射後、前記冗長回路用ヒューズ３が消失長さL1に渡っ
て切断された状態を示す。
ここで、次式が成立する。
2r0＝L1 …（1-1） 次に、第５図（ｃ）において前記レーザービーム7Aの位
置精度を±d0として、その照射中心がC2からC3の範囲で
ばらつくことにより、レーザービーム照射がレーザービ
ーム7Bからレーザービーム7Cの範囲でばらつくとき、ば
らつきを含めた消失長さL1は次式で表わされる。
置精度を±d0として、その照射中心がC2からC3の範囲で
ばらつくことにより、レーザービーム照射がレーザービ
ーム7Bからレーザービーム7Cの範囲でばらつくとき、ば
らつきを含めた消失長さL1は次式で表わされる。
L1＝2r0＋2d0 …（1-2） 又、L1≦l0 …（1-3） 故に、切断領域長さl0は次式で表わされる。
l0≧２（r0＋d0） …（1-4） 〔発明が解決しようとする問題点〕 現在、最も高精度のレーザーシステムでは、r0＝２μm,
d0＝1.5μｍが保証されているが、従来の半導体装置で
は、上述したように切断領域長が決定されるので、切断
領域長さl0の最小寸法は、 l0＝２（r0＋d0）＝７μｍ …（1-5） となり、これ以上の寸法縮小は不可能となる。又、該切
断領域長さl0はレーザーシステムの精度で決定してしま
うという欠点があった。
d0＝1.5μｍが保証されているが、従来の半導体装置で
は、上述したように切断領域長が決定されるので、切断
領域長さl0の最小寸法は、 l0＝２（r0＋d0）＝７μｍ …（1-5） となり、これ以上の寸法縮小は不可能となる。又、該切
断領域長さl0はレーザーシステムの精度で決定してしま
うという欠点があった。
この発明はこのような欠点を解消するためになされたも
ので、レーザービームの半径及び位置精度のばらつきに
依存せず、ヒューズの切断領域長さを決定でき、かつ従
来より寸法が小さく、より高集積化を可能とする半導体
装置の冗長回路を得ることを目的とするものである。
ので、レーザービームの半径及び位置精度のばらつきに
依存せず、ヒューズの切断領域長さを決定でき、かつ従
来より寸法が小さく、より高集積化を可能とする半導体
装置の冗長回路を得ることを目的とするものである。
本願の第１の発明に係る半導体装置の冗長回路は、基板
上に形成された第１の配線層と、該第１の配線層上に設
けられた第１の絶縁膜と、上記第１の配線層及び第１の
絶縁膜上に形成され、レーザー光線の照射により溶融切
断される冗長回路用ヒューズと、上記第１の絶縁膜及び
該ヒューズ上に設けられ、上記ヒューズの両側部上にコ
ンタクトホールを有し、表面が平坦な第２の絶縁膜と、
上記第２の絶縁膜上に形成され、それぞれ上記各コンタ
クトホールを介して上記ヒューズの一端側及び他端側に
接続された第２の配線層とを備え、上記冗長回路用ヒュ
ーズを、該第１の配線層の厚みにより生じた隆起部を中
央部に有し、該ヒューズ隆起部上での第２の絶縁膜の膜
厚がそれ以外の部分の膜厚より薄くかつ均一となる構造
とし、上記隆起部上での上記第２の絶縁膜の光の反射率
が小さく、上記隆起部上以外の部分の上記第２の絶縁膜
の光の反射率が大きくなるようにしたものである。
上に形成された第１の配線層と、該第１の配線層上に設
けられた第１の絶縁膜と、上記第１の配線層及び第１の
絶縁膜上に形成され、レーザー光線の照射により溶融切
断される冗長回路用ヒューズと、上記第１の絶縁膜及び
該ヒューズ上に設けられ、上記ヒューズの両側部上にコ
ンタクトホールを有し、表面が平坦な第２の絶縁膜と、
上記第２の絶縁膜上に形成され、それぞれ上記各コンタ
クトホールを介して上記ヒューズの一端側及び他端側に
接続された第２の配線層とを備え、上記冗長回路用ヒュ
ーズを、該第１の配線層の厚みにより生じた隆起部を中
央部に有し、該ヒューズ隆起部上での第２の絶縁膜の膜
厚がそれ以外の部分の膜厚より薄くかつ均一となる構造
とし、上記隆起部上での上記第２の絶縁膜の光の反射率
が小さく、上記隆起部上以外の部分の上記第２の絶縁膜
の光の反射率が大きくなるようにしたものである。
また、本願の第２の発明に係る半導体装置の冗長回路
は、基板上に設けられ、所定位置に段部を有する第１の
絶縁膜と、該第１の絶縁膜上に形成され、レーザー光線
の照射により溶融切断される冗長回路用ヒューズと、上
記第１の絶縁膜及び該ヒューズ上に設けられ、上記ヒュ
ーズの両側部上にコンタクトホールを有し、表面が平坦
な第２の絶縁膜と、上記第２の絶縁膜上に形成され、そ
れぞれ該各コンタクトホールを介して上記ヒューズの一
端側及び他端側に接続された第２の配線層とを備え、上
記冗長回路用ヒューズを、上記第１の絶縁膜の段部によ
り生じた隆起部を中央部に有し、該ヒューズの隆起部上
での第２の絶縁膜の膜厚がそれ以外の部分の膜厚より薄
くかつ均一となる構造とし、上記隆起部上での上記第２
の絶縁膜の光の反射率が小さく、上記隆起部上以外の部
分の上記第２の絶縁膜の光の反射率が大きくなるように
したものである。
は、基板上に設けられ、所定位置に段部を有する第１の
絶縁膜と、該第１の絶縁膜上に形成され、レーザー光線
の照射により溶融切断される冗長回路用ヒューズと、上
記第１の絶縁膜及び該ヒューズ上に設けられ、上記ヒュ
ーズの両側部上にコンタクトホールを有し、表面が平坦
な第２の絶縁膜と、上記第２の絶縁膜上に形成され、そ
れぞれ該各コンタクトホールを介して上記ヒューズの一
端側及び他端側に接続された第２の配線層とを備え、上
記冗長回路用ヒューズを、上記第１の絶縁膜の段部によ
り生じた隆起部を中央部に有し、該ヒューズの隆起部上
での第２の絶縁膜の膜厚がそれ以外の部分の膜厚より薄
くかつ均一となる構造とし、上記隆起部上での上記第２
の絶縁膜の光の反射率が小さく、上記隆起部上以外の部
分の上記第２の絶縁膜の光の反射率が大きくなるように
したものである。
本願の第1,第２の発明においては、その両端部上にコン
タクトホールが形成された冗長回路用ヒューズを、その
下側の第１の配線層の厚みあるいは第１の絶縁膜の段部
により生じた隆起部をヒューズ中央部に有し、該ヒュー
ズを覆う第２の絶縁膜の、上記隆起部表面での膜厚がそ
の隆起部以外の部分での膜厚より薄くかつ均一となる構
造としたから、上記ヒューズ上に所定パワーのレーザビ
ームを照射した時、その照射位置精度の如何によらず、
該ヒューズ上の絶縁膜の厚みによるヒューズ表面での反
射率の違いによりヒューズ隆起部のみが全体にわたって
一様に溶融することとなり、ヒューズ隆起部に溶融の不
完全な部分ができたり溶融部分が隆起部以外の部分に及
んだりすることがない。これによりコンタクトホール間
の離間寸法における、レーザビームの半径及び照射位置
のばらつきに起因するマージンを削減することができ、
しかもこの際レーザトリミング処理における確実性や安
定性が損なわれることもない。
タクトホールが形成された冗長回路用ヒューズを、その
下側の第１の配線層の厚みあるいは第１の絶縁膜の段部
により生じた隆起部をヒューズ中央部に有し、該ヒュー
ズを覆う第２の絶縁膜の、上記隆起部表面での膜厚がそ
の隆起部以外の部分での膜厚より薄くかつ均一となる構
造としたから、上記ヒューズ上に所定パワーのレーザビ
ームを照射した時、その照射位置精度の如何によらず、
該ヒューズ上の絶縁膜の厚みによるヒューズ表面での反
射率の違いによりヒューズ隆起部のみが全体にわたって
一様に溶融することとなり、ヒューズ隆起部に溶融の不
完全な部分ができたり溶融部分が隆起部以外の部分に及
んだりすることがない。これによりコンタクトホール間
の離間寸法における、レーザビームの半径及び照射位置
のばらつきに起因するマージンを削減することができ、
しかもこの際レーザトリミング処理における確実性や安
定性が損なわれることもない。
以下、この発明の一実施例を第１図（ａ）ないし（ｈ）
について詳細に説明する。
について詳細に説明する。
図において、１はシリコン基板、２はシリコン基板１上
に設けられたフィールド酸化膜、８は該フィールド酸化
膜２上に設けられた段差形成用第１層多結晶シリコンゲ
ート、９は段差形成用第１層多結晶シリコンゲート８上
に設けられた熱酸化膜、３は熱酸化膜９上に形成された
冗長回路用ヒューズで、その一部に、上記第１層多結晶
シリコンゲート８の厚みにより生じた隆起部を有してい
る。また、４は冗長回路用ヒューズ３上に設けられたPS
G膜である。
に設けられたフィールド酸化膜、８は該フィールド酸化
膜２上に設けられた段差形成用第１層多結晶シリコンゲ
ート、９は段差形成用第１層多結晶シリコンゲート８上
に設けられた熱酸化膜、３は熱酸化膜９上に形成された
冗長回路用ヒューズで、その一部に、上記第１層多結晶
シリコンゲート８の厚みにより生じた隆起部を有してい
る。また、４は冗長回路用ヒューズ３上に設けられたPS
G膜である。
第１図（ａ）ないし（ｆ）を用いてこの実施例における
半導体装置の冗長回路の製造方法を行程順に示して説明
する。
半導体装置の冗長回路の製造方法を行程順に示して説明
する。
図において、まずシリコン基板１上にフィールド酸化膜
２を形成したのち、第１層多結晶シリコンゲート形成と
同時にその幅がl2の段差形成用多結晶シリコンゲート８
を形成する。続いて、シリコン基板１を熱酸化し、同時
に段差形成用第１層多結晶シリコンゲート８の表面に熱
酸化膜９を形成する（第１図（ａ））。次に前記フィー
ルド酸化膜２及び第１層多結晶シリコンゲート表面の熱
酸化膜９上に、第２層多結晶シリコンゲートを形成する
と同時に、冗長回路用ヒューズを、前記段差形成用第１
層多結晶シリコンゲート８の厚みにより隆起部が生ずる
よう形成する（第１図（ｂ））。続いて該冗長回路用ヒ
ューズ３上に、CVD法によりPSG膜４を成長させる（第１
図（ｃ））。その後、前記PSG膜４上全面にフォトレジ
スト10を塗布し（第１図（ｄ））、続いて、前記PSG膜
４とフォトレジスト10をほぼ１対１の速度でエッチング
し、前記PSG膜４の表面を平坦化する。その時、前記冗
長回路用ヒューズ３上の前記PSG膜４の厚さは、t0及びt
1となる（第１図（ｅ））。続いて、前記PSG膜４上に所
定のフォトレジストマスクを用いて前記シリコン基板１
上、第１層シリコンゲート上、及び第２層シリコンゲー
ト上と同時に前記冗長回路用ヒューズ３上に所定のコン
タクト孔5A,5Bを形成する（第１図（ｆ））。そして前
記フォトレジスト除去後、所定のアルミ配線６を形成し
前記冗長回路用ヒューズ３を含んだ半導体装置の冗長回
路を形成する。その完成図を第１図（ｈ）に示す。
２を形成したのち、第１層多結晶シリコンゲート形成と
同時にその幅がl2の段差形成用多結晶シリコンゲート８
を形成する。続いて、シリコン基板１を熱酸化し、同時
に段差形成用第１層多結晶シリコンゲート８の表面に熱
酸化膜９を形成する（第１図（ａ））。次に前記フィー
ルド酸化膜２及び第１層多結晶シリコンゲート表面の熱
酸化膜９上に、第２層多結晶シリコンゲートを形成する
と同時に、冗長回路用ヒューズを、前記段差形成用第１
層多結晶シリコンゲート８の厚みにより隆起部が生ずる
よう形成する（第１図（ｂ））。続いて該冗長回路用ヒ
ューズ３上に、CVD法によりPSG膜４を成長させる（第１
図（ｃ））。その後、前記PSG膜４上全面にフォトレジ
スト10を塗布し（第１図（ｄ））、続いて、前記PSG膜
４とフォトレジスト10をほぼ１対１の速度でエッチング
し、前記PSG膜４の表面を平坦化する。その時、前記冗
長回路用ヒューズ３上の前記PSG膜４の厚さは、t0及びt
1となる（第１図（ｅ））。続いて、前記PSG膜４上に所
定のフォトレジストマスクを用いて前記シリコン基板１
上、第１層シリコンゲート上、及び第２層シリコンゲー
ト上と同時に前記冗長回路用ヒューズ３上に所定のコン
タクト孔5A,5Bを形成する（第１図（ｆ））。そして前
記フォトレジスト除去後、所定のアルミ配線６を形成し
前記冗長回路用ヒューズ３を含んだ半導体装置の冗長回
路を形成する。その完成図を第１図（ｈ）に示す。
次に作用効果について説明する。
ここで、一般に酸化膜を被覆した多結晶シリコン表面の
光の反射状態は第２図に示すように多結晶シリコン上の
酸化膜厚に依存して変化する。今、仮りに第１図（ｈ）
に示す前記冗長回路用ヒューズ３上の前記PSG膜４の膜
厚t0及びt1が第２図のt0とt1に対応するとすれば、前記
PSG膜４の膜厚がt0の部分では前記冗長回路用ヒューズ
３表面での光の反射率は入射光の30％となり、残り70％
は前記冗長回路用ヒューズ３に吸収される。一方、前記
PSG膜４の膜厚がt1の部分では前記冗長回路用ヒューズ
３表面での光の反射率は入射光の60％となり、残り40％
が前記冗長回路用ヒューズ３に吸収される。この現象は
入射光がレーザー光線の場合でも同様に起こり得る。
光の反射状態は第２図に示すように多結晶シリコン上の
酸化膜厚に依存して変化する。今、仮りに第１図（ｈ）
に示す前記冗長回路用ヒューズ３上の前記PSG膜４の膜
厚t0及びt1が第２図のt0とt1に対応するとすれば、前記
PSG膜４の膜厚がt0の部分では前記冗長回路用ヒューズ
３表面での光の反射率は入射光の30％となり、残り70％
は前記冗長回路用ヒューズ３に吸収される。一方、前記
PSG膜４の膜厚がt1の部分では前記冗長回路用ヒューズ
３表面での光の反射率は入射光の60％となり、残り40％
が前記冗長回路用ヒューズ３に吸収される。この現象は
入射光がレーザー光線の場合でも同様に起こり得る。
次に、第１図（ｇ）に示す前記冗長回路用ヒューズ３の
中心C1に半径r0のレーザービーム7Aが照射された状態を
第３図（ａ）に示す。この時、前記冗長回路用ヒューズ
３上の前記PSG膜４の膜厚t0を光の反射率が30％前後に
なるように、そして膜厚t1を反射率が60％前後になるよ
うに設定し、かつ前記レーザービーム7Aのエネルギを適
切な値に設定すれば、第３図（ｂ）に示すように前記レ
ーザービーム7Aの半径r0に関係なく前記PSG膜４の膜厚
がt0の領域のみ前記冗長回路用ヒューズ３が溶融し、幅
L2に渡って切断される。この幅L2はほぼ前記段差形成用
第１層多結晶シリコンゲート８の幅l2に等しく、前記レ
ーザービーム7Aの半径r0に全く依存しない。
中心C1に半径r0のレーザービーム7Aが照射された状態を
第３図（ａ）に示す。この時、前記冗長回路用ヒューズ
３上の前記PSG膜４の膜厚t0を光の反射率が30％前後に
なるように、そして膜厚t1を反射率が60％前後になるよ
うに設定し、かつ前記レーザービーム7Aのエネルギを適
切な値に設定すれば、第３図（ｂ）に示すように前記レ
ーザービーム7Aの半径r0に関係なく前記PSG膜４の膜厚
がt0の領域のみ前記冗長回路用ヒューズ３が溶融し、幅
L2に渡って切断される。この幅L2はほぼ前記段差形成用
第１層多結晶シリコンゲート８の幅l2に等しく、前記レ
ーザービーム7Aの半径r0に全く依存しない。
又、第３図（ｃ）で示すように上記冗長回路用ヒューズ
３の中心C1から距離d0だけ離れた位置C2にレーザービー
ム7Bが照射された場合でも溶融切断されるのは前記PSG
膜４の膜厚がt0の領域に限られる。つまり、レーザービ
ーム７の位置精度にも依存しない（第３図（ｄ））。
３の中心C1から距離d0だけ離れた位置C2にレーザービー
ム7Bが照射された場合でも溶融切断されるのは前記PSG
膜４の膜厚がt0の領域に限られる。つまり、レーザービ
ーム７の位置精度にも依存しない（第３図（ｄ））。
故に前記冗長回路用ヒューズ３の切断領域長さl1は、段
差形成用第１層多結晶シリコンゲート８の幅l2と第１層
多結晶シリコンゲートと第２層多結晶シリコンゲートと
のマスク合わせ余裕Δｌで表わすと次式となる（第３図
（ｄ））。
差形成用第１層多結晶シリコンゲート８の幅l2と第１層
多結晶シリコンゲートと第２層多結晶シリコンゲートと
のマスク合わせ余裕Δｌで表わすと次式となる（第３図
（ｄ））。
l1＝l2＋２Δｌ …（1-6） 現在の写真製版技術ではl2＝1.5μm,Δｌ＝0.5μｍは保
証されており、 l1≧l2＋２Δｌ＝2.5μｍ …（1-7） となる。この値は式（1-5）で示した従来の冗長回路用
ヒューズの寸法７μｍと比較して4.5μｍも縮小され
る。このように冗長回路用ヒューズの切断領域長さが縮
小されることにより、LSIの微細化に役立つ。このよう
に本実施例では、その両端部上にコンタクトホールが形
成された冗長回路用ヒューズを、その下側の第１の配線
層の厚みにより生じた隆起部をヒューズ中央部に有し、
該ヒューズを覆う第２の絶縁膜の、上記隆起部表面での
膜厚がその隆起部以外の部分での膜厚より薄くかつ均一
となる構造としたので、上記ヒューズ上に所定パワーの
レーザビームを照射した時、その照射位置精度の如何に
よらず、該ヒューズ上の絶縁膜の厚みによるヒューズ表
面での反射率の違いによりヒューズ隆起部のみが全体に
わたって一様に溶融することとなり、ヒューズ隆起部に
溶融の不完全な部分ができたり溶融部分が隆起部以外の
部分に及んだりすることもない。これによりコンタクト
ホール間の離間寸法における、レーザビームの半径及び
照射位置のばらつきに起因するマージンを削減すること
ができ、しかもこの際レーザトリミング処理における確
実性や安定性を損なうこともない。
証されており、 l1≧l2＋２Δｌ＝2.5μｍ …（1-7） となる。この値は式（1-5）で示した従来の冗長回路用
ヒューズの寸法７μｍと比較して4.5μｍも縮小され
る。このように冗長回路用ヒューズの切断領域長さが縮
小されることにより、LSIの微細化に役立つ。このよう
に本実施例では、その両端部上にコンタクトホールが形
成された冗長回路用ヒューズを、その下側の第１の配線
層の厚みにより生じた隆起部をヒューズ中央部に有し、
該ヒューズを覆う第２の絶縁膜の、上記隆起部表面での
膜厚がその隆起部以外の部分での膜厚より薄くかつ均一
となる構造としたので、上記ヒューズ上に所定パワーの
レーザビームを照射した時、その照射位置精度の如何に
よらず、該ヒューズ上の絶縁膜の厚みによるヒューズ表
面での反射率の違いによりヒューズ隆起部のみが全体に
わたって一様に溶融することとなり、ヒューズ隆起部に
溶融の不完全な部分ができたり溶融部分が隆起部以外の
部分に及んだりすることもない。これによりコンタクト
ホール間の離間寸法における、レーザビームの半径及び
照射位置のばらつきに起因するマージンを削減すること
ができ、しかもこの際レーザトリミング処理における確
実性や安定性を損なうこともない。
なお、上記実施例では、表面が平坦な絶縁膜として、PS
G膜を用い、その平坦化をフォトレジストを利用したエ
ッチバック処理により行ったが、上記絶縁膜には酸化シ
リコン膜を用いてもよく、またその平坦化に際して、そ
の上に酸化シリコン粒子を含む絶縁膜を塗布するように
してもよい。
G膜を用い、その平坦化をフォトレジストを利用したエ
ッチバック処理により行ったが、上記絶縁膜には酸化シ
リコン膜を用いてもよく、またその平坦化に際して、そ
の上に酸化シリコン粒子を含む絶縁膜を塗布するように
してもよい。
また、上記実施例では、第１層配線及び第２層配線とし
て、多結晶シリコン膜を用いたが、これは高融点金属あ
るいは高融点金属シリサイド膜でもよい。
て、多結晶シリコン膜を用いたが、これは高融点金属あ
るいは高融点金属シリサイド膜でもよい。
さらに上記実施例では、冗長回路用ヒューズを、基板上
に形成した第１層配線の厚みを利用して、その一部が隆
起部した構造としたが、これは、基板上のフィールド酸
化膜を所定部分に段部を有する構造とし、その上に冗長
回路用ヒューズを、上記段部により隆起部が生ずるよう
形成してもよい。
に形成した第１層配線の厚みを利用して、その一部が隆
起部した構造としたが、これは、基板上のフィールド酸
化膜を所定部分に段部を有する構造とし、その上に冗長
回路用ヒューズを、上記段部により隆起部が生ずるよう
形成してもよい。
以上のように、本願の第１の発明に係る半導体装置の冗
長回路によれば、基板上に形成された第１の配線層と、
該第１の配線層上に設けられた第１の絶縁膜と、上記第
１の配線層及び第１の絶縁膜上に形成され、レーザー光
線の照射により溶融切断される冗長回路用ヒューズと、
上記第１の絶縁膜及び該ヒューズ上に設けられ、上記ヒ
ューズの両側部上にコンタクトホールを有し、表面が平
坦な第２の絶縁膜と、上記第２の絶縁膜上に形成され、
それぞれ上記各コンタクトホールを介して上記ヒューズ
の一端側及び他端側に接続された第２の配線層とを備
え、上記冗長回路用ヒューズを、該第１の配線層の厚み
により生じた隆起部を中央部に有し、該ヒューズ隆起部
上での第２の絶縁膜の膜厚がそれ以外の部分の膜厚より
薄くかつ均一となる構造とし、上記隆起部上での上記第
２の絶縁膜の光の反射率が小さく、上記隆起部上以外の
部分の上記第２の絶縁膜の光の反射率が大きくなるよう
にしたので、また、本願の第２の発明に係る半導体装置
の冗長回路によれば、基板上に設けられ、所定位置に段
部を有する第１の絶縁膜と、該第１の絶縁膜上に形成さ
れ、レーザー光線の照射により溶融切断される冗長回路
用ヒューズと、上記第１の絶縁膜及び該ヒューズ上に設
けられ、上記ヒューズの両側部上にコンタクトホールを
有し、表面が平坦な第２の絶縁膜と、上記第２の絶縁膜
上に形成され、それぞれ該各コンタクトホールを介して
上記ヒューズの一端側及び他端側に接続された第２の配
線層とを備え、上記冗長回路用ヒューズを、上記第１の
絶縁膜の段部により生じた隆起部を中央部に有し、該ヒ
ューズの隆起部上での第２の絶縁膜の膜厚がそれ以外の
部分の膜厚より薄くかつ均一となる構造とし、上記隆起
部上での上記第２の絶縁膜の光の反射率が小さく、上記
隆起部上以外の部分の上記第２の絶縁膜の光の反射率が
大きくなるようにしたので、上記ヒューズ上に所定パワ
ーのレーザビームを照射した時、その照射位置精度の如
何によらず、該ヒューズ上の絶縁膜の厚みによるヒュー
ズ表面での反射率の違いによりヒューズ隆起部のみが全
体にわたって一様に溶融することとなり、ヒューズ隆起
部に溶融の不完全な部分ができたり溶融部分が隆起部以
外の部分に及んだりすることもない。これによりコンタ
クトホールの離間寸法における、レーザビームの半径及
び照射位置のばらつきに起因するマージンを削減でき、
しかもこの際レーザトリミング処理における確実性や安
定性を損なうこともなく、半導体装置の信頼性を保持し
つつその微細化を図ることができる効果がある。
長回路によれば、基板上に形成された第１の配線層と、
該第１の配線層上に設けられた第１の絶縁膜と、上記第
１の配線層及び第１の絶縁膜上に形成され、レーザー光
線の照射により溶融切断される冗長回路用ヒューズと、
上記第１の絶縁膜及び該ヒューズ上に設けられ、上記ヒ
ューズの両側部上にコンタクトホールを有し、表面が平
坦な第２の絶縁膜と、上記第２の絶縁膜上に形成され、
それぞれ上記各コンタクトホールを介して上記ヒューズ
の一端側及び他端側に接続された第２の配線層とを備
え、上記冗長回路用ヒューズを、該第１の配線層の厚み
により生じた隆起部を中央部に有し、該ヒューズ隆起部
上での第２の絶縁膜の膜厚がそれ以外の部分の膜厚より
薄くかつ均一となる構造とし、上記隆起部上での上記第
２の絶縁膜の光の反射率が小さく、上記隆起部上以外の
部分の上記第２の絶縁膜の光の反射率が大きくなるよう
にしたので、また、本願の第２の発明に係る半導体装置
の冗長回路によれば、基板上に設けられ、所定位置に段
部を有する第１の絶縁膜と、該第１の絶縁膜上に形成さ
れ、レーザー光線の照射により溶融切断される冗長回路
用ヒューズと、上記第１の絶縁膜及び該ヒューズ上に設
けられ、上記ヒューズの両側部上にコンタクトホールを
有し、表面が平坦な第２の絶縁膜と、上記第２の絶縁膜
上に形成され、それぞれ該各コンタクトホールを介して
上記ヒューズの一端側及び他端側に接続された第２の配
線層とを備え、上記冗長回路用ヒューズを、上記第１の
絶縁膜の段部により生じた隆起部を中央部に有し、該ヒ
ューズの隆起部上での第２の絶縁膜の膜厚がそれ以外の
部分の膜厚より薄くかつ均一となる構造とし、上記隆起
部上での上記第２の絶縁膜の光の反射率が小さく、上記
隆起部上以外の部分の上記第２の絶縁膜の光の反射率が
大きくなるようにしたので、上記ヒューズ上に所定パワ
ーのレーザビームを照射した時、その照射位置精度の如
何によらず、該ヒューズ上の絶縁膜の厚みによるヒュー
ズ表面での反射率の違いによりヒューズ隆起部のみが全
体にわたって一様に溶融することとなり、ヒューズ隆起
部に溶融の不完全な部分ができたり溶融部分が隆起部以
外の部分に及んだりすることもない。これによりコンタ
クトホールの離間寸法における、レーザビームの半径及
び照射位置のばらつきに起因するマージンを削減でき、
しかもこの際レーザトリミング処理における確実性や安
定性を損なうこともなく、半導体装置の信頼性を保持し
つつその微細化を図ることができる効果がある。
第１図（ａ）ないし（ｆ）はこの発明に係る冗長回路用
ヒューズの構成をその製造行程順に示す断面図、第１図
（ｇ）はこの発明の一実施例を示す平面図、第１図
（ｈ）はそのB-B線断面図、第２図は多結晶シリコン表
面での反射率と酸化膜厚の相関図、第３図（ａ）ないし
（ｄ）はこの発明に係る冗長回路用ヒューズにレーザー
ビームを照射した状態を示す図、第４図（ａ）は従来例
での冗長回路用ヒューズ形成方法を示す正面図、第４図
（ｂ）はそのA-A線断面図、第５図（ａ）ないし（ｃ）
は従来例での冗長回路用ヒューズにレーザービームを照
射した状態を示す図である。 １……シリコン基板、２……フィールド酸化膜、３……
冗長回路用ヒューズ、４……PSG膜（第２絶縁膜）、８
……段差形成用第１層多結晶シリコンゲート、９……熱
酸化膜（第１絶縁膜）。 なお図中同一符号は同一又は相当部分を示す。
ヒューズの構成をその製造行程順に示す断面図、第１図
（ｇ）はこの発明の一実施例を示す平面図、第１図
（ｈ）はそのB-B線断面図、第２図は多結晶シリコン表
面での反射率と酸化膜厚の相関図、第３図（ａ）ないし
（ｄ）はこの発明に係る冗長回路用ヒューズにレーザー
ビームを照射した状態を示す図、第４図（ａ）は従来例
での冗長回路用ヒューズ形成方法を示す正面図、第４図
（ｂ）はそのA-A線断面図、第５図（ａ）ないし（ｃ）
は従来例での冗長回路用ヒューズにレーザービームを照
射した状態を示す図である。 １……シリコン基板、２……フィールド酸化膜、３……
冗長回路用ヒューズ、４……PSG膜（第２絶縁膜）、８
……段差形成用第１層多結晶シリコンゲート、９……熱
酸化膜（第１絶縁膜）。 なお図中同一符号は同一又は相当部分を示す。
Claims (7)
- 【請求項１】基板上に形成された第１の配線層と、 該第１の配線層上に設けられた第１の絶縁膜と、 上記第１の配線層及び第１の絶縁膜上に形成され、レー
ザー光線の照射により溶融切断される冗長回路用ヒュー
ズと、 上記第１の絶縁膜及び該ヒューズ上に設けられ、上記ヒ
ューズの両側部上にコンタクトホールを有し、表面が平
坦な第２の絶縁膜と、 上記第２の絶縁膜上に形成され、それぞれ上記各コンタ
クトホールを介して上記ヒューズの一端側及び他端側に
接続された第２の配線層とを備え、 上記冗長回路用ヒューズを、該第１の配線層の厚みによ
り生じた隆起部を中央部に有し、該ヒューズ隆起部上で
の第２の絶縁膜の膜厚がそれ以外の部分の膜厚より薄く
かつ均一となる構造とし、 上記隆起部上での上記第２の絶縁膜の光の反射率が小さ
く、上記隆起部上以外の部分の上記第２の絶縁膜の光の
反射率が大きいことを特徴とする半導体装置の冗長回
路。 - 【請求項２】上記第１の絶縁膜は、酸化シリコン膜であ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の冗長回路。 - 【請求項３】上記第２の絶縁膜は、PSG膜あるいは酸化
シリコン膜であることを特徴とする特許請求の範囲第１
項記載の半導体装置の冗長回路。 - 【請求項４】上記第２の絶縁膜は、フォトレジストを使
用したエッチバック処理によりその表面を平坦化したも
のであることを特徴とする特許請求の範囲第１項記載の
半導体装置の冗長回路。 - 【請求項５】上記第２の絶縁膜は、その平坦化に際して
酸化シリコン粒子を含む絶縁膜を塗布されるものである
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の冗長回路。 - 【請求項６】第１及び第２の配線層は多結晶シリコン，
高融点金属あるいは高融点金属シリサイドであることを
特徴とする特許請求の範囲第１項記載の半導体装置の冗
長回路。 - 【請求項７】基板上に設けられ、所定位置に段部を有す
る第１の絶縁膜と、 該第１の絶縁膜上に形成され、レーザー光線の照射によ
り溶融切断される冗長回路用ヒューズと、 上記第１の絶縁膜及び該ヒューズ上に設けられ、上記ヒ
ューズの両側部上にコンタクトホールを有し、表面が平
坦な第２の絶縁膜と、 上記第２の絶縁膜上に形成され、それぞれ該各コンタク
トホールを介して上記ヒューズの一端側及び他端側に接
続された第２の配線層とを備え、 上記冗長回路用ヒューズを、上記第１の絶縁膜の段部に
より生じた隆起部を中央部に有し、該ヒューズの隆起部
上での第２の絶縁膜の膜厚がそれ以外の部分の膜厚より
薄くかつ均一となる構造とし、 上記隆起部上での上記第２の絶縁膜の光の反射率が小さ
く、上記隆起部上以外の部分の上記第２の絶縁膜の光の
反射率が大きいことを特徴とする半導体装置の冗長回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110943A JPH0719842B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の冗長回路 |
| KR1019860000751A KR920000227B1 (ko) | 1985-05-23 | 1986-02-04 | 반도체장치의 용장회로 |
| DE19863617141 DE3617141A1 (de) | 1985-05-23 | 1986-05-22 | Halbleiterbaueinheit mit integrierter schaltung und schmelzsicherungsstrecke |
| US06/866,356 US4774561A (en) | 1985-05-23 | 1986-05-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110943A JPH0719842B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の冗長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61268042A JPS61268042A (ja) | 1986-11-27 |
| JPH0719842B2 true JPH0719842B2 (ja) | 1995-03-06 |
Family
ID=14548486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110943A Expired - Lifetime JPH0719842B2 (ja) | 1985-05-23 | 1985-05-23 | 半導体装置の冗長回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4774561A (ja) |
| JP (1) | JPH0719842B2 (ja) |
| KR (1) | KR920000227B1 (ja) |
| DE (1) | DE3617141A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140550A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 冗長回路用電気ヒユ−ズ |
| DE3731621A1 (de) * | 1987-09-19 | 1989-03-30 | Texas Instruments Deutschland | Verfahren zum herstellen einer elektrisch programmierbaren integrierten schaltung |
| US5025300A (en) * | 1989-06-30 | 1991-06-18 | At&T Bell Laboratories | Integrated circuits having improved fusible links |
| JPH04212426A (ja) * | 1990-06-21 | 1992-08-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5335361A (en) * | 1991-12-11 | 1994-08-02 | Motorola, Inc. | Integrated circuit module with devices interconnected by electromagnetic waves |
| DE69421738T2 (de) * | 1993-04-01 | 2000-06-29 | Advanced Micro Devices Inc | Halbleiter-Schmelzsicherungstrukturen |
| JP2797929B2 (ja) * | 1993-10-22 | 1998-09-17 | 日本電気株式会社 | 半導体装置 |
| US5444287A (en) * | 1994-08-10 | 1995-08-22 | International Business Machines Corporation | Thermally activated noise immune fuse |
| US5650355A (en) * | 1995-03-30 | 1997-07-22 | Texas Instruments Incorporated | Process of making and process of trimming a fuse in a top level metal and in a step |
| US5521116A (en) * | 1995-04-24 | 1996-05-28 | Texas Instruments Incorporated | Sidewall formation process for a top lead fuse |
| US5760674A (en) * | 1995-11-28 | 1998-06-02 | International Business Machines Corporation | Fusible links with improved interconnect structure |
| US5886320A (en) * | 1996-09-03 | 1999-03-23 | International Business Machines Corporation | Laser ablation with transmission matching for promoting energy coupling to a film stack |
| DE19707312C2 (de) * | 1997-02-11 | 2002-10-24 | X Fab Semiconductor Foundries | Schaltungsanordnung zur Verbesserung der Zuverlässigkeit beim Prüfen integrierter Schaltkreise |
| JP3081994B2 (ja) * | 1997-10-22 | 2000-08-28 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| US6259146B1 (en) | 1998-07-17 | 2001-07-10 | Lsi Logic Corporation | Self-aligned fuse structure and method with heat sink |
| US6413848B1 (en) * | 1998-07-17 | 2002-07-02 | Lsi Logic Corporation | Self-aligned fuse structure and method with dual-thickness dielectric |
| US6633055B2 (en) | 1999-04-30 | 2003-10-14 | International Business Machines Corporation | Electronic fuse structure and method of manufacturing |
| JP3650281B2 (ja) * | 1999-05-07 | 2005-05-18 | セイコーインスツル株式会社 | 半導体装置 |
| US6210995B1 (en) | 1999-09-09 | 2001-04-03 | International Business Machines Corporation | Method for manufacturing fusible links in a semiconductor device |
| US7651893B2 (en) * | 2005-12-27 | 2010-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal electrical fuse structure |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584819B2 (ja) * | 1975-08-28 | 1983-01-27 | 株式会社東芝 | ハンドウタイソウチ |
| JPS5856355A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| US4814853A (en) * | 1981-10-28 | 1989-03-21 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device with programmable fuse |
| JPS6059678B2 (ja) * | 1981-10-28 | 1985-12-26 | 株式会社東芝 | プログラマブル・リ−ド・オンリ・メモリ素子 |
| JPS58115692A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | プログラマブル・リードオンリメモリのヒューズ切断方法 |
| GB2145243B (en) * | 1983-08-18 | 1987-08-26 | Gen Electric | Optical lithographic processes |
| JPS60132344A (ja) * | 1983-12-20 | 1985-07-15 | Nec Corp | 半導体装置 |
-
1985
- 1985-05-23 JP JP60110943A patent/JPH0719842B2/ja not_active Expired - Lifetime
-
1986
- 1986-02-04 KR KR1019860000751A patent/KR920000227B1/ko not_active IP Right Cessation
- 1986-05-22 DE DE19863617141 patent/DE3617141A1/de active Granted
- 1986-05-23 US US06/866,356 patent/US4774561A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61268042A (ja) | 1986-11-27 |
| US4774561A (en) | 1988-09-27 |
| KR920000227B1 (ko) | 1992-01-10 |
| DE3617141C2 (ja) | 1993-08-05 |
| DE3617141A1 (de) | 1986-11-27 |
| KR860009487A (ko) | 1986-12-23 |
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