JPS63140550A - 冗長回路用電気ヒユ−ズ - Google Patents
冗長回路用電気ヒユ−ズInfo
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- JPS63140550A JPS63140550A JP61287331A JP28733186A JPS63140550A JP S63140550 A JPS63140550 A JP S63140550A JP 61287331 A JP61287331 A JP 61287331A JP 28733186 A JP28733186 A JP 28733186A JP S63140550 A JPS63140550 A JP S63140550A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体メモリにおいて冗長回路に用いられる
冗長回路用電気ヒユーズに関し、特に低電圧で容易にか
つ確実に溶断てきる冗長回路用電気ヒユーズの構造に関
するものである。
冗長回路用電気ヒユーズに関し、特に低電圧で容易にか
つ確実に溶断てきる冗長回路用電気ヒユーズの構造に関
するものである。
［従来の技術］
ＭＯＳダイナミックＲＡＭの大容量化に伴いチップサイ
ズの増大が製造プロセスの微細化とともに避けられない
ものになっている。このチップサイズの増大と微細化プ
ロセスとは、結晶欠陥が１個のチップに存在する確率を
増大させ、また製造プロセス中に生じるパターン欠陥や
ごみの不良メモリセル発生に対する影響を大きなものに
している。このため、近年、ＭＯＳダイナミックＲＡＭ
のメモリチップ内にスペアの冗長メモリセルを設け、結
晶欠陥やパターン欠陥やごみによって発生した不良メモ
リセルを冗長メモリセルと置換して、メモリチップを救
済する、いわゆる冗長回路を用いることが広く行なわれ
つつある。
ズの増大が製造プロセスの微細化とともに避けられない
ものになっている。このチップサイズの増大と微細化プ
ロセスとは、結晶欠陥が１個のチップに存在する確率を
増大させ、また製造プロセス中に生じるパターン欠陥や
ごみの不良メモリセル発生に対する影響を大きなものに
している。このため、近年、ＭＯＳダイナミックＲＡＭ
のメモリチップ内にスペアの冗長メモリセルを設け、結
晶欠陥やパターン欠陥やごみによって発生した不良メモ
リセルを冗長メモリセルと置換して、メモリチップを救
済する、いわゆる冗長回路を用いることが広く行なわれ
つつある。
この冗長回路においては、不良メモリセルと冗長メモリ
セルを置換するために冗長回路用ヒユーズが必要であり
、このヒユーズとして、■レーザ光源によりヒユーズを
溶断するものと、■電気によりヒユーズを溶断するもの
（冗長回路用電気ヒユーズ）との２種類がある。
セルを置換するために冗長回路用ヒユーズが必要であり
、このヒユーズとして、■レーザ光源によりヒユーズを
溶断するものと、■電気によりヒユーズを溶断するもの
（冗長回路用電気ヒユーズ）との２種類がある。
第５Ａ図は、従来のＭＯＳダイナミックＲＡＭにおいて
冗長回路に用いられる冗長回路用電気ヒユーズの構造を
示す平面図であり、第５Ｂ図は第５Ａ図のＸ−Ｘ ＝線
断面図である。
冗長回路に用いられる冗長回路用電気ヒユーズの構造を
示す平面図であり、第５Ｂ図は第５Ａ図のＸ−Ｘ ＝線
断面図である。
図において、シリコン基板１表面にフィールド酸化膜２
が形成されており、このフィールド酸化膜２は通常０．
５〜１．０μｍの膜厚を有する。
が形成されており、このフィールド酸化膜２は通常０．
５〜１．０μｍの膜厚を有する。
フィールド酸化膜２表面に多結晶シリコン膜からなるヒ
ユーズ部３０が形成されており、このヒユーズ部３０は
、幅Ｗの溶断部３０ｃと、この両端に連なる端子部３０
ａ、３０ｂとから構成される。
ユーズ部３０が形成されており、このヒユーズ部３０は
、幅Ｗの溶断部３０ｃと、この両端に連なる端子部３０
ａ、３０ｂとから構成される。
溶断部３０ｃは、これに成る一定電流以上の電流を流す
ことによって電気的に溶断される。端子部３０ａはアル
ミ配線４ａとコンタクト５ａにより電気的に接続されて
おり、端子部３０ｂはアルミ配線４ｂとコンタク゛ト５
ｂにより電気的に接続されている。
ことによって電気的に溶断される。端子部３０ａはアル
ミ配線４ａとコンタクト５ａにより電気的に接続されて
おり、端子部３０ｂはアルミ配線４ｂとコンタク゛ト５
ｂにより電気的に接続されている。
第６図は、冗長回路用電気ヒユーズを溶断するためのヒ
ユーズ回路を示す図である。
ユーズ回路を示す図である。
図において、ヒユーズ部３０の一端はアルミ配置１４ａ
を介して電流供給用の電源Ｖｐｐに接続され、その他端
はＭＯＳトランジスタＴのドレインに接続されている。
を介して電流供給用の電源Ｖｐｐに接続され、その他端
はＭＯＳトランジスタＴのドレインに接続されている。
ＭＯＳトランジスタＴのソースは接地レベル（０■）に
接続され、そのゲート電極に制御クロック信号φが与え
られる。ヒユーズ部３０の溶断部を溶断するには、電源
ＶＦＰのレベルを１０〜１５Ｖ程度に上げ、さらに制御
クロック信号φのレベルを１０〜１５Ｖ程度に上げてＭ
ＯＳ）ランジスタをオン状態にする。これによって、電
源ＶＰＦから電流がヒユーズ部３０に流れてその溶断部
が電気的に溶断される。このとき、溶断部３０ｃに流れ
る電流密度を上げることが重要で、溶断部３０ｃの幅Ｗ
をできるだけ細くすることが必要になる。
接続され、そのゲート電極に制御クロック信号φが与え
られる。ヒユーズ部３０の溶断部を溶断するには、電源
ＶＦＰのレベルを１０〜１５Ｖ程度に上げ、さらに制御
クロック信号φのレベルを１０〜１５Ｖ程度に上げてＭ
ＯＳ）ランジスタをオン状態にする。これによって、電
源ＶＰＦから電流がヒユーズ部３０に流れてその溶断部
が電気的に溶断される。このとき、溶断部３０ｃに流れ
る電流密度を上げることが重要で、溶断部３０ｃの幅Ｗ
をできるだけ細くすることが必要になる。
［発明が解決しようとする問題点］
ところで、従来の冗長回路用電気ヒユーズにおいては、
溶断部３０ｃの幅Ｗは写真製版技術によって律則されて
おり、この幅Ｗが１μｍ前後であるのが通常である。こ
のため、溶断部３０ｃに流れる電流密度を上げるには、
印加される電源ＶｐＰのレベルおよび制御クロック信号
φのレベルを上げることが必要で、これらがＩＯＶ以上
になることが多い。ＩＯＶ以上もの過電圧を印加するこ
とは、メモリチップに信頓性上好ましくない影響を与え
ることがあり、さらに、製造プロセスの微細化に伴うｐ
ｎ接合耐圧の低下やＭＯＳトランジスタのソース・ドレ
イン間耐圧の低下のために、実質的にＩＯＶ以上の過電
圧を印加することができないという問題点があった。
溶断部３０ｃの幅Ｗは写真製版技術によって律則されて
おり、この幅Ｗが１μｍ前後であるのが通常である。こ
のため、溶断部３０ｃに流れる電流密度を上げるには、
印加される電源ＶｐＰのレベルおよび制御クロック信号
φのレベルを上げることが必要で、これらがＩＯＶ以上
になることが多い。ＩＯＶ以上もの過電圧を印加するこ
とは、メモリチップに信頓性上好ましくない影響を与え
ることがあり、さらに、製造プロセスの微細化に伴うｐ
ｎ接合耐圧の低下やＭＯＳトランジスタのソース・ドレ
イン間耐圧の低下のために、実質的にＩＯＶ以上の過電
圧を印加することができないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、低電圧で容易にかつ確実に溶断てきる冗長回
路用電気ヒユーズを得ることを目的とする。
たもので、低電圧で容易にかつ確実に溶断てきる冗長回
路用電気ヒユーズを得ることを目的とする。
ｃ問題点を解決するための手段］
この発明に係る冗長回路用電気ヒユーズは、シリコン基
板表面に第１絶縁膜を形成し、第１絶縁膜表面に下敷膜
を形成し、第１絶縁膜表面および下敷膜表面に第２絶縁
膜を形成し、第１絶縁膜と下敷膜との段差部に対応して
第２絶縁膜に形成される表面段差部に下敷膜の辺に沿っ
てヒユーズ材料を形成したものである。
板表面に第１絶縁膜を形成し、第１絶縁膜表面に下敷膜
を形成し、第１絶縁膜表面および下敷膜表面に第２絶縁
膜を形成し、第１絶縁膜と下敷膜との段差部に対応して
第２絶縁膜に形成される表面段差部に下敷膜の辺に沿っ
てヒユーズ材料を形成したものである。
［作用］
この発明においては、第１絶縁膜表面および下敷膜表面
に第２絶縁膜を形成すると、この第２絶縁膜に第１絶縁
膜と下敷膜との段差部に対応して下敷膜の辺に沿って表
面段差部が形成される。そして、ヒユーズ材料からなる
膜パターンを第２絶縁膜表面の上記表面段差部を含む所
定領域に形成し、この膜パターンをＲＩＥの技術によっ
てエツチングすると、上記段差部に下敷膜の辺に沿って
この膜バクーンの一部がサイドウオールとして残り、こ
れによって幅の狭いヒユーズ部の溶断部が得られる。
に第２絶縁膜を形成すると、この第２絶縁膜に第１絶縁
膜と下敷膜との段差部に対応して下敷膜の辺に沿って表
面段差部が形成される。そして、ヒユーズ材料からなる
膜パターンを第２絶縁膜表面の上記表面段差部を含む所
定領域に形成し、この膜パターンをＲＩＥの技術によっ
てエツチングすると、上記段差部に下敷膜の辺に沿って
この膜バクーンの一部がサイドウオールとして残り、こ
れによって幅の狭いヒユーズ部の溶断部が得られる。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１Ａ図は、この発明の実施例である、ＭＯＳダイナミ
ックＲＡＭにおいて冗長回路に用いられる冗長回路用電
気ヒユーズの構造を示す平面図であり、第１Ｂ図は第１
Ａ図のＸ−Ｘ−線断面図である。
ックＲＡＭにおいて冗長回路に用いられる冗長回路用電
気ヒユーズの構造を示す平面図であり、第１Ｂ図は第１
Ａ図のＸ−Ｘ−線断面図である。
この実施例の構成が第５Ａ図、第５Ｂ図の冗長回路用電
気ヒユーズの構成と異なる点は以下の点である。すなわ
ち、フィールド酸化膜２表面に多結晶シリコン膜からな
る下敷膜６が形成されており、フィールド酸化膜２表面
および下敷膜６表面に絶縁膜７が形成されている。絶縁
膜７表面に、ポリシリコン膜からなる溶断部３２ｃと、
この両端に連なる端子部３１ａ、３１ｂとから構成され
るヒユーズ部３２が形成されている。そして、この溶断
部３２ｃは、現在の１μｍ前後の写真製版技術によって
フィールド酸化膜２と下敷膜６との段差部に対応して絶
縁膜７に形成された表面段差部７０に下敷膜６の一辺に
沿って形成されており、溶断部３２ｃの幅Ｗ゛は０．１
〜０．２μｍと従来の場合の溶断部３０ｃの幅Ｗと比べ
て細くなっている。
気ヒユーズの構成と異なる点は以下の点である。すなわ
ち、フィールド酸化膜２表面に多結晶シリコン膜からな
る下敷膜６が形成されており、フィールド酸化膜２表面
および下敷膜６表面に絶縁膜７が形成されている。絶縁
膜７表面に、ポリシリコン膜からなる溶断部３２ｃと、
この両端に連なる端子部３１ａ、３１ｂとから構成され
るヒユーズ部３２が形成されている。そして、この溶断
部３２ｃは、現在の１μｍ前後の写真製版技術によって
フィールド酸化膜２と下敷膜６との段差部に対応して絶
縁膜７に形成された表面段差部７０に下敷膜６の一辺に
沿って形成されており、溶断部３２ｃの幅Ｗ゛は０．１
〜０．２μｍと従来の場合の溶断部３０ｃの幅Ｗと比べ
て細くなっている。
第２Ａ図および第２Ｂ図〜第４Ａ図および第４Ｂ図は、
ＭＯＳダイナミックＲＡＭにおいて冗長回路に用いられ
る冗長回路用電気ヒユーズの製造方法を示す工程平面図
および断面図であり、第２Ｂ図は第２Ａ図のＸ−Ｘ−線
断面図、第３Ｂ図は第３Ａ図のＸ−Ｘ−線断面図、第４
Ｂ図は第４Ａ図のＸ−Ｘ−線断面図である。
ＭＯＳダイナミックＲＡＭにおいて冗長回路に用いられ
る冗長回路用電気ヒユーズの製造方法を示す工程平面図
および断面図であり、第２Ｂ図は第２Ａ図のＸ−Ｘ−線
断面図、第３Ｂ図は第３Ａ図のＸ−Ｘ−線断面図、第４
Ｂ図は第４Ａ図のＸ−Ｘ−線断面図である。
この製造方法について説明すると、まず、シリコン基板
１表面にフィールド酸化膜２を形成する。
１表面にフィールド酸化膜２を形成する。
次に、フィールド酸化膜２表面に第１多結晶シリコン膜
を形成し、この第１多結晶シリコン膜をパターニングし
て下敷膜６を形成する。次に、フィールド酸化膜２表面
および下敷膜６表面に絶縁膜７を形成する。このとき、
フィールド酸化膜２と下敷膜６との段差部に対応して絶
縁膜７に下敷膜６の一辺に沿って表面段差部７０が形成
される。
を形成し、この第１多結晶シリコン膜をパターニングし
て下敷膜６を形成する。次に、フィールド酸化膜２表面
および下敷膜６表面に絶縁膜７を形成する。このとき、
フィールド酸化膜２と下敷膜６との段差部に対応して絶
縁膜７に下敷膜６の一辺に沿って表面段差部７０が形成
される。
次に、絶縁膜７表面にヒユーズ材料である第２多結晶シ
リコン膜を形成し、この第２多結晶シリコン膜をバター
ニングして、溶断部を形成するための領域３１ｃと端子
部３１ａ、３１ｂから構成される膜パターン３１を形成
する。このとき、領域３１ｃを表面段差部７０を覆うよ
うに形成し、領域３１ｃの約半分が下敷膜６上に形成さ
れるようにする。ここで、下敷膜６と領域３１ｃとは絶
縁膜７によって電気的に絶縁されている（第２Ａ図。
リコン膜を形成し、この第２多結晶シリコン膜をバター
ニングして、溶断部を形成するための領域３１ｃと端子
部３１ａ、３１ｂから構成される膜パターン３１を形成
する。このとき、領域３１ｃを表面段差部７０を覆うよ
うに形成し、領域３１ｃの約半分が下敷膜６上に形成さ
れるようにする。ここで、下敷膜６と領域３１ｃとは絶
縁膜７によって電気的に絶縁されている（第２Ａ図。
第２Ｂ図）。次に、全表面に写真製版用のレジスト８を
塗布する。次に、領域３１ｃとその側部の領域を露出す
るようにレジスト８を選択的に除去して開口部８０を形
成する（第３Ａ図、第３Ｂ図）。次に、レジスト８をマ
クとして領域３１ｃをＲＩ Ｅ （Ｒｅａｃｔｌｖｅ
Ｊｏｎ Ｅｔｃｈｉｎｇ ：反応性イオンエツチング）
の技術によってエツチングすると、表面段差部７０に下
敷膜６の一辺に沿って領域３１ｃの一部がいわゆるサイ
ドウオール（ｓｉｄｅ ｗａｌｌ ）として残り溶断部
３２ｃが形成される。このようにして、絶縁膜７表面に
サイドウオールからなる溶断部３２ｃと、端子部３ｉａ
、３１ｂから構成されるヒユーズ部３２が形成される。
塗布する。次に、領域３１ｃとその側部の領域を露出す
るようにレジスト８を選択的に除去して開口部８０を形
成する（第３Ａ図、第３Ｂ図）。次に、レジスト８をマ
クとして領域３１ｃをＲＩ Ｅ （Ｒｅａｃｔｌｖｅ
Ｊｏｎ Ｅｔｃｈｉｎｇ ：反応性イオンエツチング）
の技術によってエツチングすると、表面段差部７０に下
敷膜６の一辺に沿って領域３１ｃの一部がいわゆるサイ
ドウオール（ｓｉｄｅ ｗａｌｌ ）として残り溶断部
３２ｃが形成される。このようにして、絶縁膜７表面に
サイドウオールからなる溶断部３２ｃと、端子部３ｉａ
、３１ｂから構成されるヒユーズ部３２が形成される。
このサイドウオールからなる溶断部３２ｃの幅Ｗ゛は第
１および第２多結晶シリコン膜の膜厚ならびに絶縁膜７
の膜厚などで制御され、この幅Ｗ′を現在の１μｍ前後
の写真製版技術によって容易に０． １〜０、 ２μｍ
とすることができる（場合によっては２μｍ前後の写真
製版技術でもこれが可能である）（第４Ａ図、第４Ｂ図
）。このため、ヒユーズ溶断時に印加する電源ＶＰＰの
レベルおよび制御りロック信号φのレベルを５ｖ程度に
抑えることができ、低電圧で容易にかつ確実に溶断てき
る冗長回路用電気ヒユーズを得ることができる。
１および第２多結晶シリコン膜の膜厚ならびに絶縁膜７
の膜厚などで制御され、この幅Ｗ′を現在の１μｍ前後
の写真製版技術によって容易に０． １〜０、 ２μｍ
とすることができる（場合によっては２μｍ前後の写真
製版技術でもこれが可能である）（第４Ａ図、第４Ｂ図
）。このため、ヒユーズ溶断時に印加する電源ＶＰＰの
レベルおよび制御りロック信号φのレベルを５ｖ程度に
抑えることができ、低電圧で容易にかつ確実に溶断てき
る冗長回路用電気ヒユーズを得ることができる。
なお、上記実施例では、下敷膜が多結晶シリコン膜から
なる場合について示したが、この下敷膜を絶縁膜で形成
するようにしてもよい。
なる場合について示したが、この下敷膜を絶縁膜で形成
するようにしてもよい。
また、上記実施例では、ヒユーズ材料が多結晶シリコン
膜である場合について示したが、ヒユーズ材料としてア
ルミなどの金属膜を用いるようにしてもよい。
膜である場合について示したが、ヒユーズ材料としてア
ルミなどの金属膜を用いるようにしてもよい。
また、上記実施例では、ＭＯＳダイナミックＲＡＭの冗
長回路用電気ヒユーズについて示したが、この発明は、
ＭＯＳスタティックＲＡＭやＲＯＭなどの他の半導体メ
モリの冗長回路用電気ヒユーズに適用することができる
。
長回路用電気ヒユーズについて示したが、この発明は、
ＭＯＳスタティックＲＡＭやＲＯＭなどの他の半導体メ
モリの冗長回路用電気ヒユーズに適用することができる
。
［発明の効果］
以上のようにこの発明によれば、ＲＩＥの技術によって
ヒユーズ材料のサイドウオールを形成し、これをヒユー
ズ部の溶断部とするので、溶断部の幅を０．１〜０．２
μｍ程度と細くすることができ、低電圧で容易にかつ確
実に溶断できる冗長回路用電気ヒユーズを得ることがで
きる。
ヒユーズ材料のサイドウオールを形成し、これをヒユー
ズ部の溶断部とするので、溶断部の幅を０．１〜０．２
μｍ程度と細くすることができ、低電圧で容易にかつ確
実に溶断できる冗長回路用電気ヒユーズを得ることがで
きる。
第１Ａ図および第１Ｂ図は、この発明の実施例である冗
長回路用電気ヒユーズの構造を示す平面図および断面図
である。 第２Ａ図および第２Ｂ図〜第４Ａ図および第４Ｂ図は、
第１Ａ図および第１Ｂ図の冗長回路用電気ヒユーズの製
造方法を示す工程平面図および断面図である。 第５Ａ図および第５Ｂ図は、従来の冗長回路用電気ヒユ
ーズの構造を示す平面図および断面図である。 第６図は、冗長回路用電気ヒユーズを溶断するためのヒ
ユーズ回路を示す図である。 図において、１はシリコン基板、２はフィールド酸化膜
、４ａ、４ｂはアルミ配線、５ａ、５ｂはコンタクト、
３２はヒユーズ部、３１ａ、３１ｂは端子部、３２ｃは
溶断部、６は下敷膜、７は絶縁膜、７０は表面段差部で
ある。 なお、各図中同一符号は同一または相当部分を示す。
長回路用電気ヒユーズの構造を示す平面図および断面図
である。 第２Ａ図および第２Ｂ図〜第４Ａ図および第４Ｂ図は、
第１Ａ図および第１Ｂ図の冗長回路用電気ヒユーズの製
造方法を示す工程平面図および断面図である。 第５Ａ図および第５Ｂ図は、従来の冗長回路用電気ヒユ
ーズの構造を示す平面図および断面図である。 第６図は、冗長回路用電気ヒユーズを溶断するためのヒ
ユーズ回路を示す図である。 図において、１はシリコン基板、２はフィールド酸化膜
、４ａ、４ｂはアルミ配線、５ａ、５ｂはコンタクト、
３２はヒユーズ部、３１ａ、３１ｂは端子部、３２ｃは
溶断部、６は下敷膜、７は絶縁膜、７０は表面段差部で
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- （１）半導体メモリにおいて不良メモリセルと冗長メモ
リセルとを置換するための冗長回路に用いられる冗長回
路用電気ヒューズに関するものであって、 シリコン基板と、 前記シリコン基板表面に形成される第１絶縁膜と、 前記第１絶縁膜表面に形成される下敷膜と、前記第１絶
縁膜表面および前記下敷膜表面に形成される第２絶縁膜
と、 前記第１絶縁膜と前記下敷膜との段差部に対応して前記
第２絶縁膜に形成される表面段差部に前記下敷膜の辺に
沿って形成されるヒューズ材料とを備えた冗長回路用電
気ヒューズ。 - （２）前記下敷膜は多結晶シリコン膜である特許請求の
範囲第１項記載の冗長回路用電気ヒューズ。 - （３）前記下敷膜は絶縁膜である特許請求範囲第１項記
載の冗長回路用電気ヒューズ。 - （４）前記ヒューズ材料は多結晶シリコン膜である特許
請求の範囲第１項ないし第３項のいずれかに記載の冗長
回路用電気ヒューズ。 - （５）前記ヒューズ材料は金属膜である特許請求の範囲
第１項ないし第３項のいずれかに記載の冗長回路用電気
ヒューズ。
Priority Applications (2)
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|---|---|---|---|
| JP61287331A JPS63140550A (ja) | 1986-12-01 | 1986-12-01 | 冗長回路用電気ヒユ−ズ |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61287331A JPS63140550A (ja) | 1986-12-01 | 1986-12-01 | 冗長回路用電気ヒユ−ズ |
Publications (1)
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| JPS63140550A true JPS63140550A (ja) | 1988-06-13 |
Family
ID=17715981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61287331A Pending JPS63140550A (ja) | 1986-12-01 | 1986-12-01 | 冗長回路用電気ヒユ−ズ |
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