JPH07183301A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07183301A JPH07183301A JP5327318A JP32731893A JPH07183301A JP H07183301 A JPH07183301 A JP H07183301A JP 5327318 A JP5327318 A JP 5327318A JP 32731893 A JP32731893 A JP 32731893A JP H07183301 A JPH07183301 A JP H07183301A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- lines
- line
- distance
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 本発明は、ラインの幅よりもライン間の距離
の小さな微細なラインアンドスペースのパターンを有す
るものにおいて、ラインの終端においてパターンの中心
部よりも隣合うライン間の距離を広くして構成した半導
体装置である。 【効果】 本発明によれば、リソグラフィー工程で起こ
る光強度分布によるラインの終端付近でのライン間の短
絡を防止することができる。
の小さな微細なラインアンドスペースのパターンを有す
るものにおいて、ラインの終端においてパターンの中心
部よりも隣合うライン間の距離を広くして構成した半導
体装置である。 【効果】 本発明によれば、リソグラフィー工程で起こ
る光強度分布によるラインの終端付近でのライン間の短
絡を防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
微細なラインアンドスペースのパターンを有する半導体
装置に関する。
微細なラインアンドスペースのパターンを有する半導体
装置に関する。
【０００２】
【従来の技術】半導体製造プロセスにおいては、パター
ンの形成はリソグラフィー工程で行う。このリソグラフ
ィー工程においては、設計した露光用マスクからパター
ンの転写を行う。このとき、ウェハ上に転写されるパタ
ーンは、露光用マスク透過光のウェハ上強度分布、及び
その後の現像工程によって決まる。
ンの形成はリソグラフィー工程で行う。このリソグラフ
ィー工程においては、設計した露光用マスクからパター
ンの転写を行う。このとき、ウェハ上に転写されるパタ
ーンは、露光用マスク透過光のウェハ上強度分布、及び
その後の現像工程によって決まる。
【０００３】リソグラフィー工程後に、ラインの幅より
もライン間の距離の小さなパターンを有する露光用マス
クから、ウェハ上に転写されるパターンを比較すると、
ラインが終端をもつ場合には、隣合うライン間の距離が
小さくなる。このため、ラインが終端をもつときは、そ
の周辺において、隣合うライン間の分離が困難になる。
なお、この困難はリソグラフィー工程において、露光量
が少ない場合により顕著になる。
もライン間の距離の小さなパターンを有する露光用マス
クから、ウェハ上に転写されるパターンを比較すると、
ラインが終端をもつ場合には、隣合うライン間の距離が
小さくなる。このため、ラインが終端をもつときは、そ
の周辺において、隣合うライン間の分離が困難になる。
なお、この困難はリソグラフィー工程において、露光量
が少ない場合により顕著になる。
【０００４】しかしながら、従来は微細化が進んでおら
ず、微細なラインアンドスペースを有すパターンにおい
ても、ラインの終端付近におけるライン間分離がそれほ
ど困難ではなかった。このため、特に対策をする必要も
なかった。
ず、微細なラインアンドスペースを有すパターンにおい
ても、ラインの終端付近におけるライン間分離がそれほ
ど困難ではなかった。このため、特に対策をする必要も
なかった。
【０００５】ところが、近年半導体装置の微細化が進
み、パターンの大きさが露光に用いる光の波長に近づい
てきた。このため、従来対策する必要のなかった前記問
題点のため、パターン間の分離が困難になってきた。
み、パターンの大きさが露光に用いる光の波長に近づい
てきた。このため、従来対策する必要のなかった前記問
題点のため、パターン間の分離が困難になってきた。
【０００６】図７はライン２の終端付近におけるパター
ンの従来の設計例である。図７（ａ）は本製造方法にお
けるパターン転写用の露光用マスクの設計パターンであ
る。あらかじめ、ラインの終端付近においては、パター
ンの中心部における隣合うライン間の距離Ｒは、ライン
の終端における隣合うライン間の距離Ｓほぼ一致してい
る。図７（ｂ）は従来の露光用マスクを用いて、あるリ
ソグラフィー条件のもとでの、基板上に転写されたパタ
ーンである。この場合においては、ライン２の終端付近
における光強度分布に従って、設計上は同一であるはず
の、パターンの中心部における隣合うライン間の距離Ｒ
と、ラインの終端における隣合うライン間の距離Ｓが大
きく異なるため、パターン間のショートが起きる様子を
示したものである。この場合、Ｓ＝０となっているわけ
である。
ンの従来の設計例である。図７（ａ）は本製造方法にお
けるパターン転写用の露光用マスクの設計パターンであ
る。あらかじめ、ラインの終端付近においては、パター
ンの中心部における隣合うライン間の距離Ｒは、ライン
の終端における隣合うライン間の距離Ｓほぼ一致してい
る。図７（ｂ）は従来の露光用マスクを用いて、あるリ
ソグラフィー条件のもとでの、基板上に転写されたパタ
ーンである。この場合においては、ライン２の終端付近
における光強度分布に従って、設計上は同一であるはず
の、パターンの中心部における隣合うライン間の距離Ｒ
と、ラインの終端における隣合うライン間の距離Ｓが大
きく異なるため、パターン間のショートが起きる様子を
示したものである。この場合、Ｓ＝０となっているわけ
である。
【０００７】なお、図７では見やすさのために、ライン
の幅とライン間の距離がほぼ同じになっているが、前述
のように、ラインの幅に比べてライン間の距離が小さい
場合に、特に問題となる。他の図でも同様である。
の幅とライン間の距離がほぼ同じになっているが、前述
のように、ラインの幅に比べてライン間の距離が小さい
場合に、特に問題となる。他の図でも同様である。
【０００８】この問題は、特に微細なラインアンドスペ
ースを有する半導体装置、例えばＤＲＡＭ、ＮＡＮＤ型
フラッシュメモリ、ＣＣＤ型固体撮像装置の製造に非常
に困難をもたらす。
ースを有する半導体装置、例えばＤＲＡＭ、ＮＡＮＤ型
フラッシュメモリ、ＣＣＤ型固体撮像装置の製造に非常
に困難をもたらす。
【０００９】ＮＡＮＤ型フラッシュメモリにおいては、
高集積度を実現するため、メモリセルにおいて、そのゲ
ート電極の高集積化を進める必要がある。このために
は、ゲート電極幅よりも、ゲート電極間距離を小さくす
る事が望ましい。しかしながら、前述のように、ライン
幅に比べて、ライン間の距離の小さいパターンを有する
場合には、ラインの終端付近においてパターン間の短絡
が起こり易くなる。すなわち、ゲート電極間の短絡が起
こり易くなり、また短絡しない場合でもゲート電極間の
耐圧が悪くなるという問題点があった。
高集積度を実現するため、メモリセルにおいて、そのゲ
ート電極の高集積化を進める必要がある。このために
は、ゲート電極幅よりも、ゲート電極間距離を小さくす
る事が望ましい。しかしながら、前述のように、ライン
幅に比べて、ライン間の距離の小さいパターンを有する
場合には、ラインの終端付近においてパターン間の短絡
が起こり易くなる。すなわち、ゲート電極間の短絡が起
こり易くなり、また短絡しない場合でもゲート電極間の
耐圧が悪くなるという問題点があった。
【００１０】また、ＣＣＤ型固体撮像装置においては、
特に単層ＣＣＤ転送電極を用いた場合、ＣＣＤ転送電極
の幅を広くし、ＣＣＤ転送電極間の距離を狭くする必要
がある。しかしながら、前述のように、ライン幅に比べ
て、ライン間の距離の小さいパターンを有する場合に
は、ラインの終端付近においてパターン間の短絡が起こ
り易くなる。すなわち、ＣＣＤ転送電極間の短絡が起こ
り易くなり、また短絡しない場合でも耐圧が悪くなると
いう問題点があった。
特に単層ＣＣＤ転送電極を用いた場合、ＣＣＤ転送電極
の幅を広くし、ＣＣＤ転送電極間の距離を狭くする必要
がある。しかしながら、前述のように、ライン幅に比べ
て、ライン間の距離の小さいパターンを有する場合に
は、ラインの終端付近においてパターン間の短絡が起こ
り易くなる。すなわち、ＣＣＤ転送電極間の短絡が起こ
り易くなり、また短絡しない場合でも耐圧が悪くなると
いう問題点があった。
【００１１】
【発明が解決しようとする課題】半導体装置の微細化を
進める際、ライン幅に比べて、ライン間の距離の小さい
パターンを有するデバイスにおいて、ラインの終端付近
においてパターン間の短絡が起こり易くなる。例えばそ
のラインが配線パターンであった場合には、配線間の短
絡が起こり易くなり、また短絡しない場合でも配線間の
耐圧が悪くなるという問題点があった。
進める際、ライン幅に比べて、ライン間の距離の小さい
パターンを有するデバイスにおいて、ラインの終端付近
においてパターン間の短絡が起こり易くなる。例えばそ
のラインが配線パターンであった場合には、配線間の短
絡が起こり易くなり、また短絡しない場合でも配線間の
耐圧が悪くなるという問題点があった。
【００１２】
【課題を解決するための手段】ラインの終端において
は、パターンの中心部よりも、隣合うライン間の距離を
広げたことを特徴とする半導体装置。
は、パターンの中心部よりも、隣合うライン間の距離を
広げたことを特徴とする半導体装置。
【００１３】
【作用】ラインの終端において、パターンの中心部より
も、隣合うライン間の距離を広げてあるので、ラインの
終端付近でのライン間の短絡が起こり難くなる。
も、隣合うライン間の距離を広げてあるので、ラインの
終端付近でのライン間の短絡が起こり難くなる。
【００１４】
【実施例】図１はイオン注入のマスクとなるパターンに
ついて本発明を適用した一実施例である。パターンの中
心部における隣合うライン間の距離Ｒよりも、ライン１
の終端における隣合うライン間の距離Ｓのほうが大きく
なっている。このため、ラインの終端におけるパターン
間のショートの可能性が小さくなる。すなわち、高集積
度の半導体装置を歩留良く製造する事ができる。
ついて本発明を適用した一実施例である。パターンの中
心部における隣合うライン間の距離Ｒよりも、ライン１
の終端における隣合うライン間の距離Ｓのほうが大きく
なっている。このため、ラインの終端におけるパターン
間のショートの可能性が小さくなる。すなわち、高集積
度の半導体装置を歩留良く製造する事ができる。
【００１５】図２は配線パターンについて本発明を適用
した一実施例である。パターンの中心部における隣合う
ライン間の距離Ｒよりも、ライン１２の終端における隣
合うライン間の距離Ｓのほうが大きくなっている。この
ため、ラインの終端におけるパターン間のショートの可
能性が小さくなる。すなわち、高集積度の半導体装置を
歩留良く製造する事ができる。なお、図１とパターンが
似ているが、ラインの終端付近においてＲとＳの大きさ
がより急激に変化している点が異なる。
した一実施例である。パターンの中心部における隣合う
ライン間の距離Ｒよりも、ライン１２の終端における隣
合うライン間の距離Ｓのほうが大きくなっている。この
ため、ラインの終端におけるパターン間のショートの可
能性が小さくなる。すなわち、高集積度の半導体装置を
歩留良く製造する事ができる。なお、図１とパターンが
似ているが、ラインの終端付近においてＲとＳの大きさ
がより急激に変化している点が異なる。
【００１６】図３はＤＲＡＭのワード線３のパターンに
ついて本発明を適用した一実施例である。パターンの中
心部における隣合うワード線間３，１３の距離Ｒより
も、シャント領域付近における隣合うワード線間の距離
Ｓのほうが大きくなっている。このため、シャントにと
もなうシャント領域付近でのワード線間のショートの可
能性が小さくなる。すなわち、高集積度のＤＲＡＭを歩
留良く製造する事ができる。
ついて本発明を適用した一実施例である。パターンの中
心部における隣合うワード線間３，１３の距離Ｒより
も、シャント領域付近における隣合うワード線間の距離
Ｓのほうが大きくなっている。このため、シャントにと
もなうシャント領域付近でのワード線間のショートの可
能性が小さくなる。すなわち、高集積度のＤＲＡＭを歩
留良く製造する事ができる。
【００１７】図４はＤＲＡＭのビット線５のパターンに
ついて本発明を適用した一実施例である。セルアレイに
おける隣合うビット線５１，５２間の距離Ｒよりも、セ
ルアレイとセンスアップ領域の繋ぎ目付近における隣合
うビット線間の距離Ｓのほうが大きくなっている。セン
スアップとしてダブルエンド型を採用した場合、セルア
レイとセンスアップ領域の繋ぎ目付近においてビット線
の終端を設ける必要があるが、このとき本発明を適用す
ることによって、ビット線の消滅にともなうビット線間
のショートの可能性が小さくなる。すなわち、高集積度
のＤＲＡＭを歩留良く製造する事ができる。
ついて本発明を適用した一実施例である。セルアレイに
おける隣合うビット線５１，５２間の距離Ｒよりも、セ
ルアレイとセンスアップ領域の繋ぎ目付近における隣合
うビット線間の距離Ｓのほうが大きくなっている。セン
スアップとしてダブルエンド型を採用した場合、セルア
レイとセンスアップ領域の繋ぎ目付近においてビット線
の終端を設ける必要があるが、このとき本発明を適用す
ることによって、ビット線の消滅にともなうビット線間
のショートの可能性が小さくなる。すなわち、高集積度
のＤＲＡＭを歩留良く製造する事ができる。
【００１８】図５は図２のパターンの一製造方法例であ
る。図５（ａ）は本製造方法におけるパターン転写用の
露光用マスクのパターンである。あらかじめ、ライン２
２の終端付近においては、パターンの中心部における隣
合うライン間の距離Ｒよりも、ラインの終端における隣
合うライン間の距離Ｓのほうが大きくしている。このよ
うに露光用マスクを設計することにより、図２の配線パ
ターンを基板上に形成することができる。図５（ｂ）は
本露光用マスクを用いて、あるリソグラフィー条件のも
とで、基板上に転写されたパターンである。この場合に
おいては、ライン２３の終端付近においては、パターン
の中心部における隣合うライン間の距離Ｒよりも、ライ
ンの終端における隣合うライン間の距離Ｓのほうが大き
くなるものの、従来例と比較するとその度合いが小さく
なっている。
る。図５（ａ）は本製造方法におけるパターン転写用の
露光用マスクのパターンである。あらかじめ、ライン２
２の終端付近においては、パターンの中心部における隣
合うライン間の距離Ｒよりも、ラインの終端における隣
合うライン間の距離Ｓのほうが大きくしている。このよ
うに露光用マスクを設計することにより、図２の配線パ
ターンを基板上に形成することができる。図５（ｂ）は
本露光用マスクを用いて、あるリソグラフィー条件のも
とで、基板上に転写されたパターンである。この場合に
おいては、ライン２３の終端付近においては、パターン
の中心部における隣合うライン間の距離Ｒよりも、ライ
ンの終端における隣合うライン間の距離Ｓのほうが大き
くなるものの、従来例と比較するとその度合いが小さく
なっている。
【００１９】図６は図２のパターンの他の製造方法例で
ある。図６（ａ）は本製造方法におけるパターン転写用
の露光用マスクのパターンである。本製造方法では、ラ
インの終端付近において、図５のような、あらかじめ、
パターンの中心部における隣合うライン間の距離Ｒより
も、ラインの終端における隣合うライン間の距離Ｓのほ
うを大きくする手段は取らない。そのかわり、従来例と
同様の露光用マスク６を用いてパターンを形成した後、
図６（ｂ）に示す別の露光用マスク７を用いて、パター
ン間のショートの救済を行う。このように、図２のパタ
ーンを基板上に形成することができる。
ある。図６（ａ）は本製造方法におけるパターン転写用
の露光用マスクのパターンである。本製造方法では、ラ
インの終端付近において、図５のような、あらかじめ、
パターンの中心部における隣合うライン間の距離Ｒより
も、ラインの終端における隣合うライン間の距離Ｓのほ
うを大きくする手段は取らない。そのかわり、従来例と
同様の露光用マスク６を用いてパターンを形成した後、
図６（ｂ）に示す別の露光用マスク７を用いて、パター
ン間のショートの救済を行う。このように、図２のパタ
ーンを基板上に形成することができる。
【００２０】なお、これまでの説明はレジストとしてポ
ジ型レジストを用いた場合を想定しているが、ネガ型レ
ジストを用いた場合には、請求項における「ライン間の
距離」を例えば配線、「ライン」を配線間の距離と考え
れば良い。すなわち、ネガ型レジストを用いる場合に
は、付近に他の配線パターンが存在せず配線幅が転写に
用いる光の波長に近い場合には、幅の広い配線から、幅
の狭い配線が直角方向に分岐する場合に、その付け根の
部分の狭くなるので、本発明の趣旨に従って、付け根の
部分において、配線の幅を広く設計すれば良い。このと
き、特に、配線の信頼性を向上させることができるとい
う効果がある。
ジ型レジストを用いた場合を想定しているが、ネガ型レ
ジストを用いた場合には、請求項における「ライン間の
距離」を例えば配線、「ライン」を配線間の距離と考え
れば良い。すなわち、ネガ型レジストを用いる場合に
は、付近に他の配線パターンが存在せず配線幅が転写に
用いる光の波長に近い場合には、幅の広い配線から、幅
の狭い配線が直角方向に分岐する場合に、その付け根の
部分の狭くなるので、本発明の趣旨に従って、付け根の
部分において、配線の幅を広く設計すれば良い。このと
き、特に、配線の信頼性を向上させることができるとい
う効果がある。
【００２１】
【発明の効果】微細なラインアンドスペースを有する半
導体装置において、ラインの終端においては、パターン
の中心部よりも、隣合うライン間の距離を広げたること
により、リソグラフィー工程でおこる、光強度分布によ
るラインの終端付近でのライン間の短絡を防止すること
ができる。
導体装置において、ラインの終端においては、パターン
の中心部よりも、隣合うライン間の距離を広げたること
により、リソグラフィー工程でおこる、光強度分布によ
るラインの終端付近でのライン間の短絡を防止すること
ができる。
【図１】 イオン注入のマスクとなるパターンについて
本発明を適用した一実施例を示す平面図。
本発明を適用した一実施例を示す平面図。
【図２】 配線パターンについて本発明を適用した一実
施例を示す平面図。
施例を示す平面図。
【図３】 ＤＲＡＭのワード線のパターンについて本発
明を適用した一実施例を示す平面図。
明を適用した一実施例を示す平面図。
【図４】 ＤＲＡＭのビット線のパターンについて本発
明を適用した一実施例を示す平面図。
明を適用した一実施例を示す平面図。
【図５】 図２のパターンの一製造方法例を示す平面
図。
図。
【図６】 図２のパターンの他の製造方法例を示す平面
図。
図。
【図７】 ラインの終端付近におけるパターンの従来例
を示す平面図。
を示す平面図。
１…イオン注入工程におけるマスクパターンのライン ２…配線パターンのライン ３…ＤＲＡＭのワード線 ４，５…ＤＲＡＭのビット線 ６…第一回目のリソグラフィー工程の露光用マスク ７…第二回目のリソグラフィー工程の露光用マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 29/762 21/339 Ｈ０１Ｌ 21/88 Ｚ 7210−4Ｍ 27/10 ３２５ Ｎ 9056−4Ｍ 29/76 ３０１ Ａ
Claims (1)
- 【請求項１】ラインの幅よりもライン間の距離の小さな
ラインアンドスペースパターンを有する半導体装置にお
いて、前記ラインの終端においては、前記ラインアンド
スペースパターンの中心部に比べ、隣接するライン間の
距離を広げたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327318A JPH07183301A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327318A JPH07183301A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183301A true JPH07183301A (ja) | 1995-07-21 |
Family
ID=18197805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327318A Pending JPH07183301A (ja) | 1993-12-24 | 1993-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183301A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534803B2 (en) | 1998-11-04 | 2003-03-18 | Nec Corporation | Electronic device, semiconductor device, and electrode forming method |
| JP2004015056A (ja) * | 2002-06-05 | 2004-01-15 | Samsung Electronics Co Ltd | ライン型パターンを有する半導体素子及びそのレイアウト方法 |
| EP1215700A3 (en) * | 2000-12-15 | 2006-02-01 | Canon Kabushiki Kaisha | Uer ces lignes |
| US7298005B2 (en) | 2005-07-12 | 2007-11-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and fabrication method for the same |
| US7582921B2 (en) | 1998-07-03 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device and method for patterning |
-
1993
- 1993-12-24 JP JP5327318A patent/JPH07183301A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7582921B2 (en) | 1998-07-03 | 2009-09-01 | Hitachi, Ltd. | Semiconductor device and method for patterning |
| US6534803B2 (en) | 1998-11-04 | 2003-03-18 | Nec Corporation | Electronic device, semiconductor device, and electrode forming method |
| EP1215700A3 (en) * | 2000-12-15 | 2006-02-01 | Canon Kabushiki Kaisha | Uer ces lignes |
| US7052825B2 (en) | 2000-12-15 | 2006-05-30 | Canon Kabushiki Kaisha | Substrate having fine lines, method for manufacturing the same, electron-source substrate, and image display apparatus |
| JP2004015056A (ja) * | 2002-06-05 | 2004-01-15 | Samsung Electronics Co Ltd | ライン型パターンを有する半導体素子及びそのレイアウト方法 |
| US7298005B2 (en) | 2005-07-12 | 2007-11-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and fabrication method for the same |
| US7732854B2 (en) | 2005-07-12 | 2010-06-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and fabrication method for the same |
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