KR20000045370A - 반도체소자의 퓨즈 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 퓨즈 형성방법에 관한 것으로, DRAM 공정시 퓨즈영역 상부에 층간절연막과 하부전극용 도전층을 형성하고, 상기 하부전극용 도전층 상부에 반복하여 소정 거리 이격되어 다수개가 반복되어 형성된 절연막 패턴을 형성한 다음, 상기 절연막 패턴에 의해 노출되는 하부전극용 도전층을 산화시킨 후, 상기 산화된 하부전극용 도전층 및 절연막 패턴을 제거하여 상기 하부전극용 도전층의 표면을 첨침형태로 형성한 후 유전체막 및 상부전극을 형성함으로써 작은 전압으로 상기 유전체막을 절단시켜 리페어공정을 용이하게 하고 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 퓨즈 형성방법

본 발명은 반도체소자의 퓨즈 형성방법에 관한 것으로서, 특히 퓨즈영역 상부에 하부전극용 다결정실리콘층 및 절연막 패턴을 형성하고, 상기 절연막 패턴에 의해 노출되는 상기 다결정실리콘층 표면을 산화시킨 후 상기 산화된 다결정실리콘층 및 절연막 패턴을 제거하여 상기 다결정실리콘층 상부를 첨침형태로 형성함으로써 상기 첨침을 통하여 많은 전기장이 유기될 수 있도록하여 작은 전압하에서도 유전체막을 절단할 수 있게 하여 리페어 불량을 방지하는 방법에 관한 것이다.

일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.

따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.

이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.

이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 절단해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 절단 과정에서 심한 절단으로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.

그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈라인과 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.

메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할 때 퓨즈라인을 이용할 수 있다.

일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈라인을 만들어 큰 전류를 흘려 퓨즈라인을 끊는 방법과 금속 또는 다결정실리콘 퓨즈라인을 만들어 레이져를 이용하여 퓨즈라인을 끊는 방식, 그리고 절연막을 통한 터널링 전자(tunneling electron)로 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다. 이때, 상기 금속 퓨즈라인을 만들어 큰 전류를 흘려 퓨즈라인을 끊는 방법은 유전체 파괴 특성을 향상시키기 위하여 전극 사이에 인가하는 전압이 게이트 절연막의 항복전압보다 작아야 하고, 파괴된 후의 누설전류는 가능한한 작아야 한다.

상기와 같이 종래기술에 따른 반도체소자의 퓨즈 형성방법에서 금속 또는 다결정실리콘 퓨즈라인을 만들어 레이져를 이용하여 퓨즈라인을 끊는 방식은 레이져 빔과 퓨즈라인 사이의 얼라인 마진을 확보해야하고, 퓨즈라인 위의 절연막의 두께를 일정하게 조절하기 어렵고, 패키지 상에서 한개의 셀만이 페일(fail)되는 경우가 발생하는데 이때는 리페어가 불가능하여 수율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 하부전극을 다결정실리콘층으로 형성한 다음, 상기 다결정실리콘층 표면을 산화시킨 후 산화된 다결정실리콘층의 표면을 제거하여 첨침을 형성함으로써 하부전극과 상부전극 사이에 인가된 전압이 작아도 상기 첨침을 통하여 큰 전기장을 발생시켜 리페어공정을 용이하게 할 수 있는 반도체소자의 퓨즈 형성방법을 제공하는데 그 목적이 있다.

도 1 내지 도 5 는 본 발명에 따른 반도체소자의 퓨즈 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

11 : 반도체기판 13 : 층간절연막

15 : 다결정실리콘층 17 : 실리콘질화막

19 : 산화막 21 : 유전체막

23 : 상부전극

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 퓨즈 형성방법은,

소정의 하부구조물이 형성되어 있는 반도체기판의 퓨즈영역에 층간절연막을 형성하는 공정과,

상기 층간절연막 상부에 하부전극용 도전층을 형성하는 공정과,

상기 도전층 상부에 소정 거리 이격되어 다수개가 반복되어 있는 실리콘 질화막 패턴을 형성하는 공정과,

상기 실리콘 질화막 패턴에 노출된 상기 도전층 표면을 산화시키는 공정과,

상기 산화된 도전층 및 실리콘 질화막 패턴을 제거하여 상기 도전층의 표면에 첨침형태를 형성하는 공정과,

상기 도전층 상부에 유전체막 및 상부전극을 형성하는 공정을 포함하는 것을 제1특징으로 한다.

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 퓨즈 형성방법은,

퓨즈영역으로 예정되는 반도체기판 상부에 소정 거리 이격되어 다수개가 반복적으로 형성되어 있는 실리콘 질화막 패턴을 형성하는 공정과,

상기 실리콘 질화막 패턴에 노출된 상기 반도체기판을 산화시키는 공정과,

상기 산화된 반도체기판과 실리콘 질화막 패턴을 제거하여 상기 반도체기판 표면에 첨침형태를 형성하는 공정과,

상기 반도체기판 상부에 유전체막 및 상부전극을 형성하는 공정을 포함하는 것을 제2특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 5 는 본 발명에 따른 반도체소자의 퓨즈 형성방법을 도시한 단면도이다.

반도체기판(11)의 퓨즈영역상에 층간절연막(13)을 형성한 다음, 상기 층간절연막(13) 상부에 다결정실리콘층(15)으로 하부전극을 형성한다.

또한, 소정의 하부구조물이 형성되어 있는 반도체기판에서 퓨즈영역으로 예정되는 부분상의 절연막을 모두 제거하여 실리콘으로된 반도체기판을 노출시켜, 상기 실리콘기판을 하부전극으로 사용할 수 있다.

상기 다결정실리콘층(15) 상부에 실리콘 질화막(17)을 형성한다.

그 다음, 상기 다결정실리콘층(15)을 산화시키기 위하여 상기 실리콘 질화막(17) 상부에 반복적으로 소정 거리 이격된 감광막 패턴(도시안됨)을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 실리콘 질화막(17)을 식각한 다음, 상기 감광막 패턴을 제거한다.

다음, 상기 실리콘 질화막(17)을 통하여 노출되는 상기 다결정실리콘층(15)을 산화시켜 산화막(19)을 형성한다. 상기 산화막(19)은 상기 실리콘 질화막(17)의 하부로 버즈빅(bird's beak)이 형성되어, 상기 산화막(19)이 만나는 부분에 첨침이 형성된다.

다음, 상기 다결정실리콘층(15) 상부에 유전체막(21) 및 상부전극(23)을 형성한다.

한편, 퓨즈영역으로 예정되는 부분의 반도체기판 상부에 간격이 좁은 빗살형태의 실리콘 질화막 패턴을 형성한 다음, 상기 실리콘 질화막 패턴을 식각마스크로 사용하여 상기 반도체기판을 식각하여 첨침형태로 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 퓨즈 형성방법은, 퓨즈영역 상부에 층간절연막과 하부전극용 도전층을 형성하고, 상기 하부전극용 도전층 상부에 반복하여 소정 거리 이격되어 형성되어 있는 절연막 패턴을 형성한 다음, 상기 절연막 패턴에 노출되는 하부전극용 도전층을 산화시킨 후, 상기 산화된 하부전극용 도전층 및 절연막 패턴을 제거하여 상기 하부전극용 도전층의 표면에 첨침을 형성한 다음 유전체막 및 상부전극을 형성함으로써 작은 전압으로 많은 전기장을 유발하여 상기 유전체막을 절단시켜 리페어공정을 용이하게 하고 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (4)

1. 소정의 하부구조물이 형성되어 있는 반도체기판의 퓨즈영역에 층간절연막을 형성하는 공정과,

   상기 층간절연막 상부에 하부전극용 도전층을 형성하는 공정과,

   상기 도전층 상부에 소정 거리 이격되어 다수개가 반복되어 있는 실리콘 질화막 패턴을 형성하는 공정과,

   상기 실리콘 질화막 패턴에 노출된 상기 도전층 표면을 산화시키는 공정과,

   상기 산화된 도전층 및 실리콘 질화막 패턴을 제거하여 상기 도전층의 표면에 첨침형태를 형성하는 공정과,

   상기 도전층 상부에 유전체막 및 상부전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
2. 제 1 항에 있어서,

   상기 도전층은 다결정실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.
3. 퓨즈영역으로 예정되는 반도체기판 상부에 소정 거리 이격되어 다수개가 반복적으로 형성되어 있는 실리콘 질화막 패턴을 형성하는 공정과,

   상기 실리콘 질화막 패턴에 노출된 상기 반도체기판을 산화시키는 공정과,

   상기 산화된 반도체기판과 실리콘 질화막 패턴을 제거하여 상기 반도체기판 표면에 첨침형태를 형성하는 공정과,

   상기 반도체기판 상부에 유전체막 및 상부전극을 형성하는 공정을 포함하는 반도체소자의 퓨즈 형성방법.
4. 제 3 항에 있어서,

   상기 실리콘 질화막 패턴을 빗살형태로 형성한 다음, 상기 실리콘 질화막 패턴을 식각마스크로 상기 반도체기판을 식각하여 상기 반도체기판의 표면에 첨침형태를 형성하는 것을 특징으로 하는 반도체소자의 퓨즈 형성방법.