KR100406566B1 - 반도체소자의 안티퓨즈 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로, 캐패시터의 구조의 안티퓨즈 제조공정시 안티퓨즈의 하부전극으로 사용되는 도전층의 표면을 날카롭게 형성한 다음, 그 상부에 유전체막을 형성하고 이온주입공정으로 상기 유전체막의 표면을 손상시켜 날카롭게 형성하여 낮은 전압으로도 리페어 공정을 가능하게 함으로써 회로설계시 고전압을 발생시키는 회로를 형성하기 위한 면적을 감소시킬 수 있으므로 반도체소자의 고집적화를 유리하게 하고, 그에 따른 소자의 특성 및 공정수율을 향상시키는 기술이다.

Description

반도체소자의 안티퓨즈 제조방법{Manufacturing method for antifuse of semiconductor device}

본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로서, 특히 캐패시터 형태의 안티퓨즈를 제조하는 경우에 하부도전층을 날카롭게 형성한 다음, 유전체막을 형성하고 이온주입공정을 실시하여 상기 유전체막을 손상시켜 상기 유전체막의 파괴전압을 감소시키는 반도체소자의 안티퓨즈 제조방법에 관한 것이다.

일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.

따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.

이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.

이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 파괴해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 파괴 과정에서 심한 파괴로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.

그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈와 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.

메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체하는 경우, 반도체 집적회로의 옵션(option)처리를 하는 경우 또는 집적회로 내의 단위 소자를 미세 조정하는 경우에 퓨즈를 이용할 수 있다.

일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈를 만들어 큰 전류를 흘려 퓨즈를 끊는 방법과 금속 또는 다결정실리콘 퓨즈를 만들어 레이져를 이용하여 퓨즈를 끊는 방식, 그리고 절연체를 통한 터널링 전자(tunneling electron)으로 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다.

또한, 반도체소자가 고집적화되어 감에 따라 단차가 높아지고, 그에 따라 퓨즈 상부에 적층되는 절연막이 두껍기 때문에 퓨즈 상부에 일정한 두께로 절연막을 남기기 위하여 식각타겟을 설정하기 어렵고, 패키지(pakage)이후에는 리페어가 불가능하기 때문에 백 엔드(back end) 수율이 저하되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 퓨즈와 반대 방식을 사용하는 안티퓨즈를 사용하여 패키지 후에도 리페어가 가능하게 하였다.

상기 안티퓨즈는 캐패시터의 유전체막을 파괴시켜 신호를 전달하는 것으로, 상기 유전체막을 파괴하기 위해서는 8V 이상의 전압을 인가해야 하기 때문에 회로 설계시 많은 면적을 차지하고 회로가 복잡하게 설계되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 하부도전층의 표면에 날카로운 부분을 형성하고, 유전체막을 형성한 다음, 이온주입공정을 실시하여상기 유전체막의 표면에 손상을 입혀 낮은 전압으로 유전체막을 파괴하여 신호를 전달할 수 있게 하는 반도체소자의 안티퓨즈 제조방법을 제공하는데 그 목적이 있다.

도 1 내지 도 7 은 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호 설명 >

11 : 반도체기판 13 : 제1평탄화막

15 : 제1감광막 패턴 17 : 제1도전층

19 : 실리사이드막 21 : 제2평탄화막

23 : 제2감광막 패턴 25 : 유전체막

27 : 제2도전층

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은,

반도체기판 상부에 안티퓨즈의 하부전극이 접속될 부분을 노출시키는 콘택홀이 구비된 제1평탄화막 패턴을 형성하는 공정과,

전체표면 상부에 상기 콘택홀이 매립되지 않게 제1도전층을 형성하는 공정과,

전체표면 상부에 제2평탄화막을 형성하는 공정과,

상기 제2평탄화막 상부에 안티퓨즈의 상부전극이 접속될 부분을 노출시키는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴을 식각마스크로 사용하여 상기 제2평탄화막을 식각하되, 과도식각공정으로 실시하여 상기 제1도전층의 표면을 날카롭게 형성하는 공정과,

상기 감광막 패턴을 제거하는 공정과,

전체표면 상부에 유전체막을 형성하는 공정과,

상기 유전체막의 표면에 불순물을 이온주입하여 상기 유전체막의 표면을 손상시키는 공정과,

전체표면 상부에 안티퓨즈의 상부전극으로 사용되는 제2도전층을 형성하는공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1 내지 도 7 은 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 소자분리절연막(도시안됨), 모스전계효과 트랜지스터(도시안됨) 등의 하부구조물을 형성하고, 전체표면 상부에 제1평탄화막(13)을 형성한다. (도 1참조)

다음, 상기 제1평탄화막(13) 상부에 안티퓨즈의 하부전극으로 예정되는 부분을 노출시키는 제1감광막 패턴(15)을 형성한다. (도 2참조)

그 다음, 상기 제1감광막 패턴(15)을 식각마스크로 사용하여 상기 제1평탄화막(13)을 식각하여 제1콘택홀(도시안됨)을 형성한다.

다음, 전체표면 상부에 안티퓨즈의 하부전극으로 사용되는 제1도전층(17)과 실리사이드층(19)을 순차적으로 형성한다. 이때, 상기 제1도전층(17)은 스텝커버리지가 우수한 다결정실리콘층을 사용하여 형성하되, 상기 제1콘택홀이 매립되지 않도록 형성하고, 상기 실리사이드층(19)은 소자의 동작속도를 증가시키기 위해 사용한다. 그리고, 상기 안티퓨즈의 하부전극은 금속층 또는 다결정실리콘층으로 형성할 수 있다.

그 다음, 전체표면 상부에 제2평탄화막(21)을 형성한다. (도 4참조)

다음, 상기 제2평탄화막(21) 상부에 안티퓨즈의 상부전극으로 예정되는 부분을 노출시키는 제2감광막 패턴(23)을 형성한다. 이때, 상기 제2감광막 패턴(23)은상기 제1감광막 패턴(15)이 노출시키는 부분보다 넓은 부분을 노출시키거나 동일한 크기를 노출시키도록 형성한다. (도 5참조)

그 다음, 상기 제2감광막 패턴(23)을 식각마스크로 사용하여 상기 제2평탄화막(21)을 식각하여 제2콘택홀(도시안됨)을 형성하되, 과도식각공정을 실시하여 상기 실리사이드층(19)의 표면이 식각되어 날카로운 부분이 형성되도록 한다.

그 후, 상기 제2감광막 패턴(23)을 제거한다.

다음, 전체표면 상부에 유전체막(25)을 형성한다. 상기 유전체막(25)은 산화공정으로 형성된 산화막이나 자연산화막이나 ONO막을 사용하여 형성한다.

그 다음, 상기 유전체막(25) 표면에 As₇₅, P₃₁, B₁₁또는 BF₂등의 불순물을 이온주입하여 상기 유전체막(25)의 표면을 손상시켜 날카로운 부분이 형성되게 한다. (도 6참조)

다음, 전체표면 상부에 안티퓨즈의 상부전극으로 사용되는 제2도전층(27)을 형성하되, 상기 제2도전층(27)은 금속층 또는 다결정실리콘층 또는 다결정실리콘층/실리사이드층의 적층구조로 형성한다. (도 7참조)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은, 캐패시터의 구조의 안티퓨즈 제조공정시 안티퓨즈의 하부전극으로 사용되는 도전층의 표면을 날카롭게 형성한 다음, 그 상부에 유전체막을 형성하고 이온주입공정으로 상기 유전체막의 표면을 손상시켜 날카롭게 형성하여 낮은 전압으로도 리페어 공정을 가능하게 함으로써 회로설계시 고전압을 발생시키는 회로를 형성하기 위한 면적을 감소시킬 수 있으므로 반도체소자의 고집적화를 유리하게 하고, 그에 따른 소자의 특성 및 공정수율을 향상시키는 이점이 있다.

Claims (5)

1. 반도체기판 상부에 안티퓨즈의 하부전극이 접속될 부분을 노출시키는 콘택홀이 구비된 제1평탄화막 패턴을 형성하는 공정과,

   전체표면 상부에 상기 콘택홀이 매립되지 않게 제1도전층을 형성하는 공정과,

   전체표면 상부에 제2평탄화막을 형성하는 공정과,

   상기 제2평탄화막 상부에 안티퓨즈의 상부전극이 접속될 부분을 노출시키는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴을 식각마스크로 사용하여 상기 제2평탄화막을 식각하되, 과도식각공정으로 실시하여 상기 제1도전층의 표면을 날카롭게 형성하는 공정과,

   상기 감광막 패턴을 제거하는 공정과,

   전체표면 상부에 유전체막을 형성하는 공정과,

   상기 유전체막의 표면에 불순물을 이온주입하여 상기 유전체막의 표면을 손상시키는 공정과,

   전체표면 상부에 안티퓨즈의 상부전극으로 사용되는 제2도전층을 형성하는 공정을 포함하는 반도체소자의 안티퓨즈 제조방법.
2. 제 1 항에 있어서,

   상기 유전체막은 자연산화막 또는 산화막 또는 ONO막을 사용하여 형성하는것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
3. 제 1 항에 있어서,

   상기 이온주입공정은 As₇₅, P₃₁, B₁₁또는 BF₂등의 불순물을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
4. 제 1 항에 있어서,

   상기 제1도전층은 금속층 또는 다결정실리콘층 또는 다결정실리콘층/실리사이드층의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
5. 제 1 항에 있어서,

   상기 제2도전층은 금속층 또는 다결정실리콘층 또는 다결정실리콘층/실리사이드층의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.