KR20010061009A - 반도체소자의 안티퓨즈 제조방법 - Google Patents

반도체소자의 안티퓨즈 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로, 반도체기판에서 퓨즈박스영역으로 예정되는 부분에 p웰을 형성하고, 상기 p웰에 n+불순물층을 형성한 다음, 전체표면 상부에 상기 n+불순물층을 노출시키는 콘택홀이 구비된 평탄화막을 형성한 후, 전체표면 상부에 패드산화막을 형성하고, 상기 콘택홀에 매립되는 퓨즈를 형성하여 리페어공정시 상기 콘택홀 내의 상기 패드산화막이 파괴될 정도의 전압을 인가하여 상기 퓨즈와 n+불순물층을 턴온(turn-on)시키는 간단한 방법으로 리페어공정을 실시할 수 있고 그에 따라 반도체소자의 공정수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 안티퓨즈 제조방법{Manufacturing method for anti-fuse of semiconductor device}
본 발명은 반도체소자의 안티퓨즈 제조방법에 관한 것으로서, 특히 단절되어 있던 퓨즈를 전기적으로 연결하여 신호를 전달하는 반도체소자의 안티퓨즈 제조방법에 관한 것이다.
일반적으로 수많은 미세 셀(cell) 중 한 개라도 결함이 있다면 DRAM 및 SRAM의 반도체 메모리 소자는 제구실을 하지 못하게 되어 불량품으로 처리된다. 하지만 반도체 메모리 소자의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 발생할 확률이 높은데도 불구하고, 이를 불량품으로 폐기한다는 것은 수율을 낮추는 비효율적인 처리 방식이다.
따라서, DRAM 및 SRAM 등의 반도체 메모리 소자내에 미리 예비 메모리 셀을 설치해 두고서 그 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율을 높이는 리던던시 방식을 채용하게 되었다.
이와 같이 리던던시 방식이 채용된 종래의 반도체 메모리 소자는 제조공정을 거쳐 패키지(pakage)화되는데, 몰딩(molding)된 패키지에 불량이 발생하면 정확한 원인을 조사하기 위한 분석을 위해 이것이 잉여의 셀로 대체한 칩인지의 여부를 알아야 한다. 또한 칩의 신뢰성이 점차적으로 중요해짐에 따라 어떤 칩이 잉여의 셀로 대체된 칩인지의 여부를 알 필요가 있다.
이를 광학적인 방법으로 알고자 할 경우에는 몰딩된 패키지를 파괴해야 되는데, 이 경우에는 칩의 특성이 달라질 수가 있고, 또한 패키지의 파괴 과정에서 심한 파괴로 인해 칩을 분석할 수 없을 정도로 만들게 되는 경우가 발생된다.
그에 따라 몰딩된 패키지의 외부에서 잉여의 셀로 대체했는지를 알아 보는 테스트 방식이 채용되는데, 그 테스트 방식은 통상적으로 특정한 핀과 파워 핀 사이에 퓨즈와 다이오드를 직렬로 연결하고 사이에 흐르는 전류가 다르게 되므로, 이를 이용하여 잉여의 셀로 대체하였는지의 여부를 외부에서도 알 수 있도록 하는 방식이다.
메모리 소자의 불량 셀을 행(row)과 열(column)으로 대체할 때, 반도체 집적회로의 옵션(option)처리를 할 때, 또는 집적회로 내의 단위 소자를 미세 조정할 때 퓨즈를 이용할 수 있다.
일반적으로 사용되는 퓨즈의 방식으로는 금속 퓨즈를 만들어 큰 전류를 흘려 퓨즈를 끊는 방법과 금속 또는 다결정실리콘 퓨즈를 만들어 레이져를 이용하여 퓨즈를 끊는 방식, 그리고 절연체를 통한 터널링 전자(tunneling electron)으로 플로우팅 게이트를 차지(charge)시키는 플로우팅 게이트 방식이 있다.
또한, 상기와 같은 퓨즈는 리페어 공정시 장비에 소모되는 비용이 많고, 패키지(pakage)이후에는 리페어가 불가능하기 때문에 백 엔드(back end) 수율이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 반도체기판에서 퓨즈박스영역으로 예정되는 부분에 p웰을 형성하고, 상기 p웰에 n+불순물층을 형성한 다음, 전체표면 상부에 상기 n+불순물층을 노출시키는 콘택홀이 구비된 평탄화막을 형성한 후, 전체표면 상부에 패드산화막을 형성하고, 상기 콘택홀에 매립되는 퓨즈를 형성하여 리페어공정시 상기 콘택홀 내의 상기 패드산화막이 파괴될 정도의 전압을 인가하여 상기 퓨즈와 n+불순물층을 턴온시켜 리페어공정을 가능하게 하는 반도체소자의 안티퓨즈 제조방법을 제공하는데 그 목적이 있다.
도 1 는 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호 설명 >
11 : 반도체기판 13 : p웰
15 : n+불순물영역 17 : 평탄화막
19 : 패드산화막 21 : 퓨즈
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은,
반도체기판의 퓨즈박스영역에 p웰을 형성하는 공정과,
상기 p웰에서 퓨즈로 예정되는 부분에 n+불순물영역을 형성하는 공정과,
전체표면 상부에 상기 n+불순물영역을 노출시키는 콘택홀이 구비된 평탄화막을 형성하는 공정과,
전체표면 상부에 패드산화막을 형성하되, 상기 콘택홀이 매립되지 않도록 형성하는 공정과,
상기 패드산화막 상부에 다결정실리콘층을 형성하는 공정과,
퓨즈로 예정되는 부분을 보호하는 퓨즈마스크를 식각마스크로 상기 다결정실리콘층을 식각하여 퓨즈를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 반도체소자의 안티퓨즈 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에서 퓨즈박스영역으로 예정되는 부분에 p웰(13)을 형성한다.
다음, 상기 p웰(13)에서 퓨즈로 예정되는 부분에 n+불순물영역(15)을 형성한다.
그 다음, 전체표면 상부에 평탄화막(17)을 형성한다.
그리고, 상기 n+불순물영역(15)을 노출시키는 콘택마스크를 식각마스크로 사용하여 상기 평탄화막(17)을 식각하여 상기 n+불순물영역(15)을 노출시키는 콘택홀(도시안됨)을 형성한다.
다음, 전체표면 상부에 패드산화막(19)을 형성한다. 이때, 상기 패드산화막(19)은 후속공정으로 형성될 퓨즈와 상기 n+불순물영역(15) 간을 절연시킨다.
그 다음, 상기 패드산화막(19) 상부에 다결정실리콘층(도시안됨)을 형성하고, 퓨즈로 예정되는 부분을 보호하는 퓨즈마스크를 식각마스크로 사용하여 상기 다결정실리콘층을 식각하여 퓨즈(21)를 형성한다. (도 1 참조)
상기와 같은 방법으로 형성된 퓨즈는 안티퓨즈로서 상기 퓨즈(21)로 전압이 인가되어 상기 패드산화막(19)이 파괴되면, 상기 퓨즈(21)와 n+불순물영역(15)이 턴온되어 전기적으로 연결되기 때문에 퓨즈 상부에 적층되는 절연막의 두께를 조절할 필요가 없다. 이때, 인가되는 전압은 상기 퓨즈(21)와 n+불순물영역(15)이 다시 절연되지 못 할 정도의 고전압을 인가한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 안티퓨즈 제조방법은, 반도체기판에서 퓨즈박스영역으로 예정되는 부분에 p웰을 형성하고, 상기 p웰에 n+불순물층을 형성한 다음, 전체표면 상부에 상기 n+불순물층을 노출시키는 콘택홀이 구비된 평탄화막을 형성한 후, 전체표면 상부에 패드산화막을 형성하고, 상기 콘택홀에 매립되는 퓨즈를 형성하여 리페어공정시 상기 콘택홀 내의 상기 패드산화막이 파괴될 정도의 전압을 인가하여 상기 퓨즈와 n+불순물층을 턴온시킴으로써 패키지 후에도 간단한 방법으로 리페어공정을 실시할 수 있고 그에 따라 반도체소자의 공정수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (1)

  1. 반도체기판의 퓨즈박스영역에 p웰을 형성하는 공정과,
    상기 p웰에서 퓨즈로 예정되는 부분에 n+불순물영역을 형성하는 공정과,
    전체표면 상부에 상기 n+불순물영역을 노출시키는 콘택홀이 구비된 평탄화막을 형성하는 공정과,
    전체표면 상부에 패드산화막을 형성하되, 상기 콘택홀이 매립되지 않도록 형성하는 공정과,
    상기 패드산화막 상부에 다결정실리콘층을 형성하는 공정과,
    퓨즈로 예정되는 부분을 보호하는 퓨즈마스크를 식각마스크로 상기 다결정실리콘층을 식각하여 퓨즈를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 안티퓨즈 제조방법.
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