JPS59148198A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59148198A JPS59148198A JP58021588A JP2158883A JPS59148198A JP S59148198 A JPS59148198 A JP S59148198A JP 58021588 A JP58021588 A JP 58021588A JP 2158883 A JP2158883 A JP 2158883A JP S59148198 A JPS59148198 A JP S59148198A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- thickness
- polycrystalline silicon
- oxide film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はヒユーズを備える半導体装置に関し、例えば内
部回路をヒーーズの切断により冗長回路に切換え得る半
導体装置に関するものである。
部回路をヒーーズの切断により冗長回路に切換え得る半
導体装置に関するものである。
一般に半導体集積回路装量等の半導体装置はその高密度
化、高速化が近年益々促進されて回路パターンが微細化
されている。パターンの微細化に伴なって製造工程にお
ける異物等により欠陥が生じ易くなる。このため、メモ
リ用の半導体装置では、予め欠陥ビット救済用の回路、
即ち冗長用回路を同一半導体基板上に形成して分き、こ
れと同時に設けたヒーーズを適宜に切断することにより
欠陥回路を冗長回路に切換え、これにより半導体装置を
良品としてその製造歩留の向上を図っている。
化、高速化が近年益々促進されて回路パターンが微細化
されている。パターンの微細化に伴なって製造工程にお
ける異物等により欠陥が生じ易くなる。このため、メモ
リ用の半導体装置では、予め欠陥ビット救済用の回路、
即ち冗長用回路を同一半導体基板上に形成して分き、こ
れと同時に設けたヒーーズを適宜に切断することにより
欠陥回路を冗長回路に切換え、これにより半導体装置を
良品としてその製造歩留の向上を図っている。
ところで、この種のヒユーズの一つとして多結晶シリコ
ン等の導電性配線層を形成しておき、これに電流を通し
たときに発生するジーール熱によってヒユーズを溶断す
る構成としている。しかしながら、このヒーーズは従来
から均一幅でかつ均一厚さの配線層として形成されてい
るため、その長さ方向の抵抗分布が均一となり、ジュー
ル熱の発生も均一になって溶断箇所も長さ方向に分布し
てしまう。このため、ヒユーズの溶断には大電流（大電
力）を必要とする上に溶断時間が長くかかリ、また−万
ではこの大電流を流すための周辺回路を大面積化する必
要がある等の問題が生じている。
ン等の導電性配線層を形成しておき、これに電流を通し
たときに発生するジーール熱によってヒユーズを溶断す
る構成としている。しかしながら、このヒーーズは従来
から均一幅でかつ均一厚さの配線層として形成されてい
るため、その長さ方向の抵抗分布が均一となり、ジュー
ル熱の発生も均一になって溶断箇所も長さ方向に分布し
てしまう。このため、ヒユーズの溶断には大電流（大電
力）を必要とする上に溶断時間が長くかかリ、また−万
ではこの大電流を流すための周辺回路を大面積化する必
要がある等の問題が生じている。
本発明はヒユーズの長さ方向の一部の抵抗率を上げてこ
の部位のジ＝−ル熱の発生を促がし、これによりヒユー
ズの溶断を容易にして小電力及び短時間でのヒユーズ溶
断ができる半導体装置を得ることを目的としている。
の部位のジ＝−ル熱の発生を促がし、これによりヒユー
ズの溶断を容易にして小電力及び短時間でのヒユーズ溶
断ができる半導体装置を得ることを目的としている。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
明細書の記述および添付図面からあきらかになるであろ
う。
本願ｔＣおいて開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ヒユーズの長さ方向の一部に厚さ方向の段差
部を設けてこの部位におけるヒユーズの実質的な厚さを
低減し、これによりこの部位の抵抗率を他の部位よりも
増大させて、前記目的な達〔実施例１〕 第１図（３）〜（貝は本発明の一実施例のヒユーズを製
造する工程を示している。
部を設けてこの部位におけるヒユーズの実質的な厚さを
低減し、これによりこの部位の抵抗率を他の部位よりも
増大させて、前記目的な達〔実施例１〕 第１図（３）〜（貝は本発明の一実施例のヒユーズを製
造する工程を示している。
先ず、第１図（３）のように、シリコン等の半導体基板
１の主表面に酸化シリコン（Ｓ ＋ ０２ ）からなる
フィールド酸化膜２を形成し、またその上に第１多結晶
シリコン層３をＯＶ Ｉ） （ケミカル・ベーパー・デ
ポジション）法により形成する。更にこの第１多結晶シ
リコン層３を覆うようにシリコン酸化膜４をＯＶＤ法に
より形成する。
１の主表面に酸化シリコン（Ｓ ＋ ０２ ）からなる
フィールド酸化膜２を形成し、またその上に第１多結晶
シリコン層３をＯＶ Ｉ） （ケミカル・ベーパー・デ
ポジション）法により形成する。更にこの第１多結晶シ
リコン層３を覆うようにシリコン酸化膜４をＯＶＤ法に
より形成する。
次に、同図０３）のように、前記シリコン酸化膜４及び
第１多結晶シリコン層３をホトエツチング法によりバタ
ーニングし、ヒユーズ形成箇所にこれらシリコン酸化膜
４と第１多結晶シリコン層３を残存させる。このとき、
図外のゲート酸化膜上に第１多結晶シリコン膚な同様１
にしてバターニングしておけば所謂ＭＩＳ型Ｐ’ ｇ
’Ｉ’のゲー ト電極を同時に形成することができる。
第１多結晶シリコン層３をホトエツチング法によりバタ
ーニングし、ヒユーズ形成箇所にこれらシリコン酸化膜
４と第１多結晶シリコン層３を残存させる。このとき、
図外のゲート酸化膜上に第１多結晶シリコン膚な同様１
にしてバターニングしておけば所謂ＭＩＳ型Ｐ’ ｇ
’Ｉ’のゲー ト電極を同時に形成することができる。
しかる上で高温の酸化性雰囲気中にさらして第１多結燕
シリコン層３の側面を酸化しかつフィールド酸化膜２の
表面酸化を促進してシリコン酸化膜５を形成し、このシ
リコン酸化膜５と前記シリコン酸化膜４とで第１多結晶
シリコン層３を被覆する。
シリコン層３の側面を酸化しかつフィールド酸化膜２の
表面酸化を促進してシリコン酸化膜５を形成し、このシ
リコン酸化膜５と前記シリコン酸化膜４とで第１多結晶
シリコン層３を被覆する。
次いで、同図（０）のように、シリコン酸化膜４゜５上
に第２多結晶シリコン層６をＯＶＤ法により堆積形成１
−１更にその上にモリブデンシリサイド（Ｍｏｓｔ、）
層７をスパッタ法により形成する。
に第２多結晶シリコン層６をＯＶＤ法により堆積形成１
−１更にその上にモリブデンシリサイド（Ｍｏｓｔ、）
層７をスパッタ法により形成する。
その上で、ホトエツチング法によりこれら第２多結晶シ
リコン層６とモリブデンシリサイド層７のバターニング
を行ない、同図σ】のように、前記第１多結晶シリコン
層３をまたぐ（Ｓｔｅｐ ０ｖｅｒ）ように延在された
平面ストリップ形状のヒーーズ８を形成する。この結果
ヒユーズ８はその長さ方向の一部、本例では第１多結晶
シリコン層３０両側縁部に訃いて段差部９．９が夫々形
成され、これら段差部９．９における実質的な厚さｔ、
が他の部位の厚さｔ、よりも低減され、その抵抗率が増
大する。
リコン層６とモリブデンシリサイド層７のバターニング
を行ない、同図σ】のように、前記第１多結晶シリコン
層３をまたぐ（Ｓｔｅｐ ０ｖｅｒ）ように延在された
平面ストリップ形状のヒーーズ８を形成する。この結果
ヒユーズ８はその長さ方向の一部、本例では第１多結晶
シリコン層３０両側縁部に訃いて段差部９．９が夫々形
成され、これら段差部９．９における実質的な厚さｔ、
が他の部位の厚さｔ、よりも低減され、その抵抗率が増
大する。
その上で、同図（ＦＪのように、周知技術によってリン
ガラス（ＰＳＧ）膜１（）を形成してヒユーズ８を覆い
、一部をエツチング除去Ｉ−てｋｌ配線層１１．１１を
形成することによりヒユーズ８に通電可能と１−ている
。
ガラス（ＰＳＧ）膜１（）を形成してヒユーズ８を覆い
、一部をエツチング除去Ｉ−てｋｌ配線層１１．１１を
形成することによりヒユーズ８に通電可能と１−ている
。
以上の構成によれば、ヒユーズ８は段差部９．９におい
て抵抗率が増大さねているので、ｌ配線層１１．１１を
通Ｉ〜てヒユーズ８に電流を通電したときには、抵抗率
の大きい部位においてジュール熱が顕著に発生し、この
部位において溶断される。即ち、従来のように電力がヒ
ユーズ溶断にわたって分布されることはなく、段差部９
．９に集中される。したがって、小電力でもヒユーズの
溶断を可能と１．、かつ溶断時間の短縮化を図り得る。
て抵抗率が増大さねているので、ｌ配線層１１．１１を
通Ｉ〜てヒユーズ８に電流を通電したときには、抵抗率
の大きい部位においてジュール熱が顕著に発生し、この
部位において溶断される。即ち、従来のように電力がヒ
ユーズ溶断にわたって分布されることはなく、段差部９
．９に集中される。したがって、小電力でもヒユーズの
溶断を可能と１．、かつ溶断時間の短縮化を図り得る。
また、小電力化により周辺装置の小形化、軽量化が達成
できる。
できる。
〔実施例２〕
第２図囚〜Ｕは他の実施例のヒユーズの爬造工程を示す
図であり、先ず同図図のように半導体基板１２の主表面
に形成したフィールド酸化膜１３０表面一部をエツチン
グして四部１４を形成する。
図であり、先ず同図図のように半導体基板１２の主表面
に形成したフィールド酸化膜１３０表面一部をエツチン
グして四部１４を形成する。
この四部１４はフィールド酸化膜１３の厚さの約１／３
８［の深さとし、かつドライエツチング法を用いろこと
によりその両側縁は急激な段差部１．５ａ、１．５ｂと
して形成される。
８［の深さとし、かつドライエツチング法を用いろこと
によりその両側縁は急激な段差部１．５ａ、１．５ｂと
して形成される。
次いで、フィールド酸化膜１３上に同図（ト））のよう
に多結晶シリコン層１６を形成し、かつこれをホトエツ
チング等によって同図（０）のように前記凹部１４の少
なくとも一方の段差部（本例では段差部１５ｂ）にかか
るような平面ストリップ形状に形成し、これをヒユーズ
１７として構成する。このヒユーズ１７は、段差部１５
ｂにおける実質的な厚さｔ、が他の部位の厚さｔ４ よ
りも小さく、したがってこの部分の抵抗軍は他の部位よ
りも大きなものになっている。
に多結晶シリコン層１６を形成し、かつこれをホトエツ
チング等によって同図（０）のように前記凹部１４の少
なくとも一方の段差部（本例では段差部１５ｂ）にかか
るような平面ストリップ形状に形成し、これをヒユーズ
１７として構成する。このヒユーズ１７は、段差部１５
ｂにおける実質的な厚さｔ、が他の部位の厚さｔ４ よ
りも小さく、したがってこの部分の抵抗軍は他の部位よ
りも大きなものになっている。
ソノ上で、同図００ように前記多結晶シリコン層（ヒユ
ーズ１７）１６の表面を酸化してシリコン酸化膜１８を
形成し、これで多結晶シリコン層１６を覆うと共にその
一部をエツチングし、ヒユーズ１７に接続する配線層１
９．１９を形成している。
ーズ１７）１６の表面を酸化してシリコン酸化膜１８を
形成し、これで多結晶シリコン層１６を覆うと共にその
一部をエツチングし、ヒユーズ１７に接続する配線層１
９．１９を形成している。
１−たがって、本実施例においてもヒユーズ１７に通電
したときには段差部１５ｂにおける抵抗率が他の部位よ
りも大きいことから、ここにジュール熱の発生が集中し
、ヒーーーズ１７をこの部位から溶断することになる。
したときには段差部１５ｂにおける抵抗率が他の部位よ
りも大きいことから、ここにジュール熱の発生が集中し
、ヒーーーズ１７をこの部位から溶断することになる。
これにより、前例と同様に小電力及び短時間でのヒユー
ズ溶断が可能になり、かつ周辺装置の小形化、軽量化が
達成できる。
ズ溶断が可能になり、かつ周辺装置の小形化、軽量化が
達成できる。
以上の各実施例から明らかなように、本発明の半導体装
置は、ヒユーズの長さ方向の一部に段差部を設けてこの
部位の実質的厚さを他の部位よりも低減しているので、
この部位の抵抗率を他の部位よりも増大することができ
、これによりジュール熱の発生を集中させて小電力、短
時間のヒユーズ溶断を可能にする。また、小電力、短時
間のヒユーズ溶断を可能にすることにより、周辺回路の
小面積化を達成できる。
置は、ヒユーズの長さ方向の一部に段差部を設けてこの
部位の実質的厚さを他の部位よりも低減しているので、
この部位の抵抗率を他の部位よりも増大することができ
、これによりジュール熱の発生を集中させて小電力、短
時間のヒユーズ溶断を可能にする。また、小電力、短時
間のヒユーズ溶断を可能にすることにより、周辺回路の
小面積化を達成できる。
以上本発明をメモリ回路の冗長回路用のヒユーズとして
説明したが、通常の論理回路における冗長回路用ヒユー
ズとして構成してもよい。また、段差部の製造方法には
前述した方法以外の種々の方法を用いることもできる。
説明したが、通常の論理回路における冗長回路用ヒユー
ズとして構成してもよい。また、段差部の製造方法には
前述した方法以外の種々の方法を用いることもできる。
第１図囚〜（ト）は本発明の一実施例の製造工程とその
完成状態を示す断面図、 第２図（イ）〜■）は他の実施例の製造工程とその完成
状態を示す断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・第１多結晶シリコン層、４・・・シリコン酸化膜、
６・・・第２多結晶シリコン屑、８川ヒユーズ、９・・
・段差部、１０・・・ＰＳＧ、１１・・・Ａｌ配線層、
１２・・・半導体基板、１３・・・フィールド酸化膜、
１４・・・凹部、１５ａ、１５ｂ・・・段差部、１６・
・・多結晶シリコン層、１７・・・ヒユーズ、１８・・
・シリコン酸化膜。 第 １ 図 ６１） 第 ２ 図
完成状態を示す断面図、 第２図（イ）〜■）は他の実施例の製造工程とその完成
状態を示す断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・第１多結晶シリコン層、４・・・シリコン酸化膜、
６・・・第２多結晶シリコン屑、８川ヒユーズ、９・・
・段差部、１０・・・ＰＳＧ、１１・・・Ａｌ配線層、
１２・・・半導体基板、１３・・・フィールド酸化膜、
１４・・・凹部、１５ａ、１５ｂ・・・段差部、１６・
・・多結晶シリコン層、１７・・・ヒユーズ、１８・・
・シリコン酸化膜。 第 １ 図 ６１） 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、冗長回路及びこれに接続されたヒユーズを備える半
導体装置において、前記ヒユーズはその長さ方向一部に
厚さ方向の段差部を設けたことを特徴とする半導体装置
。 ２、段差部のヒユーズ厚さが他の部位よりも低減されて
核部の抵抗率が他の部位よりも増大されてなる特許請求
の範囲第１項記載の半導体装置。 ３、段差部は半導体基板の主表面に形成した凸部や凹部
の縁部を利用してなる特許請求の範囲第１項又は第２項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021588A JPS59148198A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021588A JPS59148198A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148198A true JPS59148198A (ja) | 1984-08-24 |
Family
ID=12059194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021588A Pending JPS59148198A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148198A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748491A (en) * | 1985-10-09 | 1988-05-31 | Mitsubishi Denki Kabushiki Kaisha | Redundant circuit of semiconductor device and method of producing same |
| US4984054A (en) * | 1986-12-01 | 1991-01-08 | Mitsubishi Denki Kabushiki Kaisha | Electric fuse for a redundancy circuit |
| US5365105A (en) * | 1991-02-19 | 1994-11-15 | Texas Instruments Incorporated | Sidewall anti-fuse structure and method for making |
| US5625220A (en) * | 1991-02-19 | 1997-04-29 | Texas Instruments Incorporated | Sublithographic antifuse |
-
1983
- 1983-02-14 JP JP58021588A patent/JPS59148198A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748491A (en) * | 1985-10-09 | 1988-05-31 | Mitsubishi Denki Kabushiki Kaisha | Redundant circuit of semiconductor device and method of producing same |
| US4984054A (en) * | 1986-12-01 | 1991-01-08 | Mitsubishi Denki Kabushiki Kaisha | Electric fuse for a redundancy circuit |
| US5365105A (en) * | 1991-02-19 | 1994-11-15 | Texas Instruments Incorporated | Sidewall anti-fuse structure and method for making |
| US5625220A (en) * | 1991-02-19 | 1997-04-29 | Texas Instruments Incorporated | Sublithographic antifuse |
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