JPS59200453A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59200453A JPS59200453A JP58072873A JP7287383A JPS59200453A JP S59200453 A JPS59200453 A JP S59200453A JP 58072873 A JP58072873 A JP 58072873A JP 7287383 A JP7287383 A JP 7287383A JP S59200453 A JPS59200453 A JP S59200453A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- film
- capacitor
- oxide film
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はヒユーズを備える半導体装置の製造方法に関し
、特にポリシリコンを用いてヒーーズおよびキャパシタ
を構成してなる半導体装置の製造方法に関するものであ
る。
、特にポリシリコンを用いてヒーーズおよびキャパシタ
を構成してなる半導体装置の製造方法に関するものであ
る。
一般にＩＣ，ＬＳＩ等の半導体装置はその高密度化、高
速化が近年益々促進されて回路パターンが微細化されて
いる。
速化が近年益々促進されて回路パターンが微細化されて
いる。
このパターンの微細化に伴なって、わずかな製造条件の
変動やマスク合せズレにより素子の電気的特性忙無視で
きない変動を生じ易くなる。例えば、ある電圧を、複数
の容量あるいは抵抗を用いて、一定電圧に分割したり、
逆に合成したりするＡ Ｄ／Ｄ Ａ変換回路では、上記
変動に対応して変換精度をより高められるように、予め
トリミング回路とヒユーズを設けることが行なわれてい
る。
変動やマスク合せズレにより素子の電気的特性忙無視で
きない変動を生じ易くなる。例えば、ある電圧を、複数
の容量あるいは抵抗を用いて、一定電圧に分割したり、
逆に合成したりするＡ Ｄ／Ｄ Ａ変換回路では、上記
変動に対応して変換精度をより高められるように、予め
トリミング回路とヒユーズを設けることが行なわれてい
る。
このヒユーズを適宜溶断することにより、トリミング回
路中に最適の電流路を選択構成して、変換精度を高める
よう出力電圧を設定する方法がとられている。
路中に最適の電流路を選択構成して、変換精度を高める
よう出力電圧を設定する方法がとられている。
また、パターンの微細化に伴なって、製造工程における
異物等により無視できない欠陥が生じ易くなる。このた
め、半導体装置には予め冗長回路とヒユーズを設けてお
き、このヒユーズを適宜溶断することにより欠陥回路を
冗長回路に切換えて装置を救済する方法がとられている
。
異物等により無視できない欠陥が生じ易くなる。このた
め、半導体装置には予め冗長回路とヒユーズを設けてお
き、このヒユーズを適宜溶断することにより欠陥回路を
冗長回路に切換えて装置を救済する方法がとられている
。
ところで、この種の装置ではヒユーズをポリシリコン（
多結晶シリコン）で形成しこれに過電流を通じる等して
ヒユーズを溶断しているが、ヒユーズ上にＰＳＧ（リー
シリケートガラス）膜やＳｉ形（シラン）膜等が被着し
ていると溶断時にこれらの被着膜を同時に飛ばさなけれ
ばならず、高電流が必要とされると共に信頼性が低下さ
れてしまう。このため、ヒユーズ上のこれら被着膜を予
め除去してホールを形成しておく構造が考えられ、これ
まではＭＩＳＦＥＴ（ＭＩＳ型電界効果トランジスタ）
上に形成されたＰＳＧ膜にソース・ドレインのコンタク
トホールな形成する時に同時にヒーーズ上のＰＳＧ膜を
除去してヒユーズ面（溶断予定部位）を露呈させていた
。
多結晶シリコン）で形成しこれに過電流を通じる等して
ヒユーズを溶断しているが、ヒユーズ上にＰＳＧ（リー
シリケートガラス）膜やＳｉ形（シラン）膜等が被着し
ていると溶断時にこれらの被着膜を同時に飛ばさなけれ
ばならず、高電流が必要とされると共に信頼性が低下さ
れてしまう。このため、ヒユーズ上のこれら被着膜を予
め除去してホールを形成しておく構造が考えられ、これ
まではＭＩＳＦＥＴ（ＭＩＳ型電界効果トランジスタ）
上に形成されたＰＳＧ膜にソース・ドレインのコンタク
トホールな形成する時に同時にヒーーズ上のＰＳＧ膜を
除去してヒユーズ面（溶断予定部位）を露呈させていた
。
しかしながら、この方法では次工程のＡＡ配線層の形成
時に行な５Ｓｉ残渣除去工程（Ｊ膜中に含まれてＡＩ膜
のエツチング後に残存しているシリコンをエツチング除
去する工程）時に、露呈されたヒユーズの表面がこのエ
ツチングによって侵され、ヒユーズが溶損され℃しまう
おそれがある。
時に行な５Ｓｉ残渣除去工程（Ｊ膜中に含まれてＡＩ膜
のエツチング後に残存しているシリコンをエツチング除
去する工程）時に、露呈されたヒユーズの表面がこのエ
ツチングによって侵され、ヒユーズが溶損され℃しまう
おそれがある。
このため、本発明者は、ヒユーズ上のＰＳＧ膜除去をＡ
１配線層の形成後に行なうことにより前述した問題を解
消できる新たな方法を開発してきたが、これではＰＳＧ
膜にホールを形成する工程数が増えることは否定できな
い。特に、キャパシタをＳｉ（ポリシリコン） −５ｉ
ｎ２−Ａｌ１の３層で構成する半導体装置では、キャパ
シタ用のホール形成と前述のコンタクトホール形成が必
要とされており、これにヒーーズ用のホール形成を追加
することは製造工程の簡略化の点で好ましいものではな
い。
１配線層の形成後に行なうことにより前述した問題を解
消できる新たな方法を開発してきたが、これではＰＳＧ
膜にホールを形成する工程数が増えることは否定できな
い。特に、キャパシタをＳｉ（ポリシリコン） −５ｉ
ｎ２−Ａｌ１の３層で構成する半導体装置では、キャパ
シタ用のホール形成と前述のコンタクトホール形成が必
要とされており、これにヒーーズ用のホール形成を追加
することは製造工程の簡略化の点で好ましいものではな
い。
本発明の目的は工程数を増加することなくヒーーズ上に
ホールを形成でき、しかも後工程の処理によってもヒユ
ーズが損傷されることのない半導体装置の製造方法を提
供することにある。
ホールを形成でき、しかも後工程の処理によってもヒユ
ーズが損傷されることのない半導体装置の製造方法を提
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、キャパシタ用ポリシリコン上の絶縁層にホー
ルを形成するのと同時にヒユーズ上にもホールを形成し
、かつキャパシタ用ポリシリコン表面に誘電体としての
酸化膜を形成するのと同時に露呈されたヒユーズ表面を
酸化させることにより、ヒユーズの露呈面を酸化膜でカ
バーし、これにより後工程の処理からヒユーズを保護す
ると共に工程数の増大を防止できるのである。
ルを形成するのと同時にヒユーズ上にもホールを形成し
、かつキャパシタ用ポリシリコン表面に誘電体としての
酸化膜を形成するのと同時に露呈されたヒユーズ表面を
酸化させることにより、ヒユーズの露呈面を酸化膜でカ
バーし、これにより後工程の処理からヒユーズを保護す
ると共に工程数の増大を防止できるのである。
第１図ないし第６図は本発明をヒユーズおよびキャパシ
タを有するＭＩＳＦＥＴＫ適用した実施例の製造工程を
示す断面図である。
タを有するＭＩＳＦＥＴＫ適用した実施例の製造工程を
示す断面図である。
先ず、第１図のように、フィールド酸化膜２で画成され
たＰ型半導体（シリコン）基板１の活性領域には、常法
によってポリシリコンのゲート電極４をパターニング形
成する。これと同時にフィールド酸化膜２上にはキャパ
シタ用の電極５とヒユーズ６とをポリシリコンをバター
ニングすることにより設ける。図中、３はエツチングさ
れたゲート酸化（８ｉ０．）膜である。
たＰ型半導体（シリコン）基板１の活性領域には、常法
によってポリシリコンのゲート電極４をパターニング形
成する。これと同時にフィールド酸化膜２上にはキャパ
シタ用の電極５とヒユーズ６とをポリシリコンをバター
ニングすることにより設ける。図中、３はエツチングさ
れたゲート酸化（８ｉ０．）膜である。
次いで、第２図のように、セル７アライン法により基板
１表面に不純物を拡散してＮ＋型ンース領域７．Ｎ＋型
ドレイ／領域８を形成し、かつ同時にゲート４．電極５
．ヒユーズ６にも夫々不純物を拡散して所定の導電体と
する。その後、ＣＶＤ法（気相化学反応法）により層間
絶縁膜としてのＰＳＧ膜９を全面に形成する。
１表面に不純物を拡散してＮ＋型ンース領域７．Ｎ＋型
ドレイ／領域８を形成し、かつ同時にゲート４．電極５
．ヒユーズ６にも夫々不純物を拡散して所定の導電体と
する。その後、ＣＶＤ法（気相化学反応法）により層間
絶縁膜としてのＰＳＧ膜９を全面に形成する。
次に第３図のように、電極５上のＰＳＧ膜９を常法のホ
トエツチング技術によって除去してホール１０を形成す
る。これと同時にヒユーズ表面のＰＳＧ膜９も一部、即
ちヒーーズ６の溶断箇所に相対する部位を除去してホー
ル１１を形成しておく。そして、ホール１０．１１の形
成後にこれを酸化処理し、電極５とヒユーズ６の露呈さ
れていた表面にシリコン酸化膜（Ｓｉｎ、 ） １２．
１３を夫々形成する。
トエツチング技術によって除去してホール１０を形成す
る。これと同時にヒユーズ表面のＰＳＧ膜９も一部、即
ちヒーーズ６の溶断箇所に相対する部位を除去してホー
ル１１を形成しておく。そして、ホール１０．１１の形
成後にこれを酸化処理し、電極５とヒユーズ６の露呈さ
れていた表面にシリコン酸化膜（Ｓｉｎ、 ） １２．
１３を夫々形成する。
続いて第４図のように、ソース領域７．ドレイン領域８
のＰＳＧＳｅＯ２々コンタクトホール１４，１５を形成
し、かつＰＳＧ膜９膜圧上Ｉ配線層１６を、キャパシタ
Ｃ部上にＡ４配線層１６ａをパターニング形成する。、
これにより、ソース領域７．ドレイン領域８はＡｉ配線
層１６に電気接続され、また電極５．酸化膜１２ 、
Ａｎ配線層１６ａでキャパシタＣを構成する。このとき
、Ａ５配線層１６．１６ａのパターニング後にドライエ
ツチング法によりＳｉ残渣除去処理を行なうが、Ｓｉエ
ツチング作用がホール１１を通してヒユーズ６表面に影
響しても、ヒユーズのシリコン面は酸化膜１３に覆われ
ているためにヒユーズが侵されることはない。
のＰＳＧＳｅＯ２々コンタクトホール１４，１５を形成
し、かつＰＳＧ膜９膜圧上Ｉ配線層１６を、キャパシタ
Ｃ部上にＡ４配線層１６ａをパターニング形成する。、
これにより、ソース領域７．ドレイン領域８はＡｉ配線
層１６に電気接続され、また電極５．酸化膜１２ 、
Ａｎ配線層１６ａでキャパシタＣを構成する。このとき
、Ａ５配線層１６．１６ａのパターニング後にドライエ
ツチング法によりＳｉ残渣除去処理を行なうが、Ｓｉエ
ツチング作用がホール１１を通してヒユーズ６表面に影
響しても、ヒユーズのシリコン面は酸化膜１３に覆われ
ているためにヒユーズが侵されることはない。
次いで第５図のようにファイナルバッジベージ曹ン膜と
しての（８１０！ ）膜１７をＣＶＤ法により堆積形成
し、更に第６図のようにヒユーズ６上のＳｉｎ、膜１７
にホール１８を形成してヒユーズ６の一部を露呈させる
ことＫより完成される。
しての（８１０！ ）膜１７をＣＶＤ法により堆積形成
し、更に第６図のようにヒユーズ６上のＳｉｎ、膜１７
にホール１８を形成してヒユーズ６の一部を露呈させる
ことＫより完成される。
このようにして形成された半導体装置では、ヒユーズ６
０両端に接続される図外の配線を通してヒユーズに過電
流を印加すれば、ヒユーズは露呈部において溶断される
。このとき、溶断によって発生するガスはホール１８を
通して排出されるので、ガス圧力によってＰＳＧＳｅＯ
２ｉｎ、膜１７にクラックが生じることはない。また、
このとき酸化膜１３も同時に溶断される。
０両端に接続される図外の配線を通してヒユーズに過電
流を印加すれば、ヒユーズは露呈部において溶断される
。このとき、溶断によって発生するガスはホール１８を
通して排出されるので、ガス圧力によってＰＳＧＳｅＯ
２ｉｎ、膜１７にクラックが生じることはない。また、
このとき酸化膜１３も同時に溶断される。
以上のように、この方法ではヒユーズ６上のＰＳＧＳｅ
Ｏ２去とヒユーズ表面の酸化膜１３の形成をキャパシタ
Ｃの製造工程と同時に、つまりこれをそのまま利用して
行なっているので工程数は全く増大せず、また酸化膜１
３の作用によってヒユーズ６カ蚤侵されることもない。
Ｏ２去とヒユーズ表面の酸化膜１３の形成をキャパシタ
Ｃの製造工程と同時に、つまりこれをそのまま利用して
行なっているので工程数は全く増大せず、また酸化膜１
３の作用によってヒユーズ６カ蚤侵されることもない。
（１）ヒユーズ上の絶縁膜を除去した上でヒユーズ表面
の露呈部に酸化膜を形成しているので、後工程のＡ２配
線層の形成時に行なわれるＳｉ残渣除去処理によっても
ヒユーズが処理液に侵されることはない。
の露呈部に酸化膜を形成しているので、後工程のＡ２配
線層の形成時に行なわれるＳｉ残渣除去処理によっても
ヒユーズが処理液に侵されることはない。
（２）ヒユーズ上の絶縁膜の除去とヒユーズ表面の酸化
膜の形成をキャパシタの製造工程をそのまま利用して行
なっているので、工程数は全く増加されない。
膜の形成をキャパシタの製造工程をそのまま利用して行
なっているので、工程数は全く増加されない。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ＰＳＧ膜や
ＳｉＪ膜以膜圧外の材質膜でもよく、また酸化膜はプラ
ズマ８ｉ０．にて形成してもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ＰＳＧ膜や
ＳｉＪ膜以膜圧外の材質膜でもよく、また酸化膜はプラ
ズマ８ｉ０．にて形成してもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＩＳＦＥＴの製造
技術に適用した場合について説明したが、それに限定さ
れるものではなく、バイポーラトランジスタ等でもヒユ
ーズと共にキャパシタを有する半導体装置の全てに適用
できる。
をその背景となった利用分野であるＭＩＳＦＥＴの製造
技術に適用した場合について説明したが、それに限定さ
れるものではなく、バイポーラトランジスタ等でもヒユ
ーズと共にキャパシタを有する半導体装置の全てに適用
できる。
第１図ないし第６図は本発明の製造工程を説明するため
の断面図である。 １・・・半導体基板、４・・・ゲート、５・・・キャパ
シタ用電極、６・・・ヒユーズ、７・・・ソース領域、
８・・・ドレイン領１９・・・ＰＳＧ膜、１０．１１・
・・ホール、１２．１３・・・酸化膜、１６ 、１６３
・Ａ６配線層、１７・・・Ｓｉ２膜、１８・・・ホール
。 代理人 弁理士 高 橋 明 夫
の断面図である。 １・・・半導体基板、４・・・ゲート、５・・・キャパ
シタ用電極、６・・・ヒユーズ、７・・・ソース領域、
８・・・ドレイン領１９・・・ＰＳＧ膜、１０．１１・
・・ホール、１２．１３・・・酸化膜、１６ 、１６３
・Ａ６配線層、１７・・・Ｓｉ２膜、１８・・・ホール
。 代理人 弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 １、 シリコンで形成したヒユーズ上の絶縁膜にヒユー
ズ表面を露呈させるホールを形成すると共へ露呈された
ヒユーズ表面に酸化膜を形成する工程を備え、この工程
をキャパシタの製造工程と同時に行なうことを特徴とす
る半導体装置の製造方法。 ２、ヒユーズ表面に酸化膜を形成した後に、ｓｉ残渣除
去工程を含むＡ４配線層形成工程を施してなる特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072873A JPS59200453A (ja) | 1983-04-27 | 1983-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072873A JPS59200453A (ja) | 1983-04-27 | 1983-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59200453A true JPS59200453A (ja) | 1984-11-13 |
| JPH058578B2 JPH058578B2 (ja) | 1993-02-02 |
Family
ID=13501876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072873A Granted JPS59200453A (ja) | 1983-04-27 | 1983-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200453A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5462767A (en) * | 1985-09-21 | 1995-10-31 | Semiconductor Energy Laboratory Co., Ltd. | CVD of conformal coatings over a depression using alkylmetal precursors |
| EP0981161A2 (en) * | 1998-06-26 | 2000-02-23 | International Business Machines Corporation | Semiconductor structure including a conductive fuse and process for fabrication thereof |
| JP2005101618A (ja) * | 2003-09-25 | 2005-04-14 | Samsung Electronics Co Ltd | 同一レベルに位置するヒューズとキャパシタを有する半導体素子及びその製造方法 |
| US7022563B2 (en) | 2001-06-18 | 2006-04-04 | Renesas Technology Corporation | Semiconductor integrated circuit device and a method of manufacturing the same |
| KR100582038B1 (ko) * | 1998-10-14 | 2006-05-23 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법, 반도체 집적회로 및 그 제조 방법 |
-
1983
- 1983-04-27 JP JP58072873A patent/JPS59200453A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5462767A (en) * | 1985-09-21 | 1995-10-31 | Semiconductor Energy Laboratory Co., Ltd. | CVD of conformal coatings over a depression using alkylmetal precursors |
| EP0981161A2 (en) * | 1998-06-26 | 2000-02-23 | International Business Machines Corporation | Semiconductor structure including a conductive fuse and process for fabrication thereof |
| EP0981161A3 (en) * | 1998-06-26 | 2002-06-12 | International Business Machines Corporation | Semiconductor structure including a conductive fuse and process for fabrication thereof |
| KR100582038B1 (ko) * | 1998-10-14 | 2006-05-23 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법, 반도체 집적회로 및 그 제조 방법 |
| US7118957B2 (en) | 1998-10-14 | 2006-10-10 | Fujitsu Limited | Semiconductor integrated circuit including a DRAM and an analog circuit |
| US7361552B2 (en) | 1998-10-14 | 2008-04-22 | Fujitsu Limited | Semiconductor integrated circuit including a DRAM and an analog circuit |
| US7022563B2 (en) | 2001-06-18 | 2006-04-04 | Renesas Technology Corporation | Semiconductor integrated circuit device and a method of manufacturing the same |
| JP2005101618A (ja) * | 2003-09-25 | 2005-04-14 | Samsung Electronics Co Ltd | 同一レベルに位置するヒューズとキャパシタを有する半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH058578B2 (ja) | 1993-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4536949A (en) | Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse | |
| JPH07321298A (ja) | 半導体装置製造方法 | |
| US6238955B1 (en) | Integrated circuitry fuse forming methods, integrated circuitry programming methods, and related integrated circuitry | |
| JPS59200453A (ja) | 半導体装置の製造方法 | |
| JPH11307527A (ja) | 半導体装置およびその製造方法 | |
| JPH05198526A (ja) | 半導体装置の製造方法 | |
| JPH0590417A (ja) | 半導体素子の多層配線の形成方法 | |
| KR20010014923A (ko) | 반도체 장치 및 그 제조 방법 | |
| JPS6084838A (ja) | 半導体装置の製造方法 | |
| US7576374B2 (en) | Semiconductor device with robust polysilicon fuse | |
| JPH058579B2 (ja) | ||
| US6436839B1 (en) | Increasing programming silicide process window by forming native oxide film on amourphous Si after metal etching | |
| SU928953A1 (ru) | Способ изготовлени МДП-интегральных схем | |
| JPS61107742A (ja) | 半導体装置 | |
| JPH08330422A (ja) | 半導体装置およびその製造方法 | |
| JPS583252A (ja) | 半導体集積回路装置 | |
| JPH05267205A (ja) | 半導体装置の製造方法 | |
| JPS58225671A (ja) | 半導体装置の製造方法 | |
| KR0167097B1 (ko) | 반도체 장치의 금속 배선막 형성 방법 | |
| JPH11111915A (ja) | 半導体装置の製造方法 | |
| KR19980045339A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPS60163466A (ja) | 半導体装置の製造方法 | |
| JPH11111916A (ja) | 半導体装置及びその製造方法 | |
| JPS60227440A (ja) | 半導体装置の製造方法 | |
| JPH10200101A (ja) | 半導体装置の製造方法 |