JP2005101618A - 同一レベルに位置するヒューズとキャパシタを有する半導体素子及びその製造方法 - Google Patents

Abstract

【課題】 ヒューズとＭＩＭキャパシタを備え、写真及びエッチング工程を最小化しながらヒューズとキャパシタを備える半導体素子及びその製造方法を提供すること。
【解決手段】 半導体素子は、ヒューズ領域及びキャパシタ領域を有する半導体基板を含む。前記ヒューズ領域上にはヒューズが配置され、前記キャパシタ領域上には前記ヒューズと同一の平面上に位置する下部プレートが配置される。前記下部プレート上部に上部プレートが位置し、前記下部プレートと前記上部プレートとの間にキャッピング層が介在する。
【選択図】 図８

Description

本発明は、半導体素子及びその製造方法に関するもので、特に同一レベルに位置するヒューズとキャパシタを有する半導体素子及びその製造方法に関する。

システムオンチップ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ；ＳＯＣ）のような統合メモリロジック素子（ｍｅｒｇｅｄ ｍｅｍｏｍｒｙ ａｎｄ ｌｏｇｉｃ ｄｅｖｉｃｅ）は、一つの半導体素子内に記憶素子とロジック素子を共に有する。前記ロジック素子はアナログキャパシタで採択することができる。

ヒューズは、記憶素子でリダンダンシ（ｒｅｄｕｎｄａｎｃｙ）を供給するために広く使用されている。前記ヒューズを使用することによって記憶素子の収率を高めることができる。一方、半導体素子が高集積化されるにつれて、半導体素子の高さが増加する。これにより、ヒューズの切断（ｆｕｓｉｎｇ）を容易にするために前記ヒューズを半導体素子の上層部に形成する方法が広く使用されている。

一方、ＭＩＭキャパシタは、キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）を制御し易くポリ−インシュレーター−ポリ（ｐｏｌｙ Ｓｉ−ｉｎｓｕｌａｔｏｒ−ｐｏｌｙ Ｓｉ；ＰＩＰ）キャパシタに比べて電圧効率（ｖｏｌｔａｇｅ ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｃａｐａｃｉｔａｎｃｅ）特性が良好でアナログキャパシタとして広く使用されている。

従って、統合メモリロジック素子は、一般的にヒューズとＭＩＭキャパシタを共に備える。

図１は、従来のＭＩＭキャパシタ及びその製造方法を説明するための断面図である。

図１に示されるとおり、前記ＭＩＭキャパシタは、半導体基板１１上に配置された下部プレート１５ｂ、前記下部プレート上部に位置する上部プレート１９及び前記下部プレート１５ｂと前記上部プレート１９との間に介在されたキャッピング層１７を備える。前記下部プレート１５ｂは、下部配線１５ａと同一の平面上に位置する。

一方、前記下部配線１５ａは、ビアプラグを通して前記下部配線１５ａの上部を通る上部配線２３ａと電気的に接続する。そして、前記上部プレート１９は、ビアプラグを通して前記上部プレート１９上部を通る他の上部配線２３ｂと電気的に接続する。前記上部配線２３ａと前記他の上部配線２３ｂは、同一の平面上に配置される。

また、前記キャッピング層１７は、前記下部配線１５ａ及び前記下部プレート１５ｂの上部を覆うことができる。しかし、前記キャッピング層１７は、前記下部配線１５ａが前記上部配線２３ａと電気的に接続するように前記下部配線１５ａの所定領域を露出させる開口部を有する。

以下では、前記従来のＭＩＭキャパシタの製造方法を説明する。

図１に示されるとおり、半導体基板１１を備え、前記半導体基板上にはトランジスタのような単位素子及び配線が形成されうる。前記半導体基板１１上に下部絶縁膜１３を形成する。

前記下部絶縁膜１３を写真及びエッチング工程を使用してパターニングして配線トレンチ及び下部プレートトレンチを形成する。

前記トレンチが形成された半導体基板の全面上に下部導電膜を形成する。前記下部導電膜は、銅（Ｃｕ）膜で形成しうる。銅（Ｃｕ）膜で前記下部導電膜を形成する場合、銅膜を形成する前に通常銅拡散防止膜及びシード膜（ｓｅｅｄ ｌａｙｅｒ）を形成する。

前記下部導電膜を形成した後、前記下部導電膜を前記下部絶縁膜１３の上部面が露出されるまで平坦化させて前記配線トレンチを充填する下部配線１５ａ及び前記下部プレートトレンチ１５ｂを充填する下部プレート１５ｂを形成する。

前記下部配線１５ａ及び前記下部プレート１５ｂが形成された半導体基板上にキャッピング層１７及びプレート導電膜を順に形成する。前記下部導電膜を銅膜で形成した場合、前記キャッピング層１７は銅拡散を防ぐことのできる誘電膜で形成する。

前記プレート導電膜を写真及びエッチング工程でパターニングして前記下部プレート１５ｂの上部に上部プレート１９を形成する。

前記上部プレート１９が形成された半導体基板の全面上に上部絶縁膜２１を形成する。前記上部絶縁膜２１及び前記キャッピング層１７を写真及びエッチング工程でパターニングして前記下部配線１５ａ及び前記上部プレート１９を露出させるビアホールを形成する。

前記ビアホールが形成された半導体基板の全面上に上部導電膜を形成し、前記上部導電膜を写真及びエッチング工程でパターニングする。その結果、前記下部配線１５ａと電気的に接続される上部配線２３ａが形成され、前記上部プレート１９と電気的に接続する他の上部配線２３ｂが形成される。

前記上部配線２３ａ及び２３ｂは、ダマシーン工程、またはデュアルダマシーン工程を用いて形成されうる。

前記従来のＭＩＭキャパシタは、前記下部配線１５ａと前記下部プレート１５ｂを単一のパターニング工程を用いて形成することができ、前記上部配線２３ａと前記他の上部配線２３ｂ、または単一のパターニング工程を用いて形成しうるメリットがある。

しかし、前記従来のＭＩＭキャパシタは、前記上部プレート１９を形成するために追加的な写真及びエッチング工程を必要とする。また、前記下部配線１５ａ及び前記下部プレート１５ｂを銅（Ｃｕ）ダマシーン工程を用いて形成する場合、前記上部プレート１９を前記下部プレート１５ｂの上部に整列させるためにアラインキー（ａｌｉｇｎ ｋｅｙ）が必要である。従って、アラインキー形成のための写真及びエッチング工程がさらに必要である。

結局、前記従来のＭＩＭキャパシタを形成するためには、アラインキーを形成するための写真及びエッチング工程と上部プレートを形成するための写真及びエッチング工程が追加的に要求される。

前記追加的な写真及びエッチング工程を除去する方法が特許文献１に「キャパシタとヒューズを同時に形成するための方法（ｍｅｔｈｏｄ ｆｏｒ ｓｉｍｕｌｔａｎｅｏｕｓ ｆｏｒｍａｔｉｏｎ ｏｆ ｉｎｔｅｒｇｒａｔｅｄ ｃａｐａｃｉｔｏｒ ａｎｄ ｆｕｓｅ）」と題する発明でチェン（Ｃｈｅｎｇ）などによって開示されている。

特許文献１に開示された方法は、ヒューズと上部プレートを単一の写真及びエッチング工程を用いて形成する。従って、前記追加的な写真及びエッチング工程を除去できる。

しかし、前記特許文献１に開示された方法は、配線形成工程とは別の工程を用いてヒューズを形成する。従って、下部プレートと前記下部プレートとの間に介在されるキャッピング層を写真及びエッチング工程を用いてパターニングしなければならないうえ、前記ヒューズ及び前記上部プレート形成のための写真及びエッチング工程を必要とする。

結果的に、写真及びエッチング工程を最小化しながらヒューズ及びキャパシタを形成することができる半導体素子及びその製造方法が要求される。
米国特許第６，４９５，４２６号明細書

本発明は、ヒューズとＭＩＭキャパシタを備えると共に、写真及びエッチング工程を最小化できる半導体素子を提供する。

また、本発明は、写真及びエッチング工程を最小化しながらヒューズとキャパシタを備える半導体素子を製造する方法を提供する。

本発明は、同一レベルに位置するヒューズとキャパシタを有する半導体素子を提供する。前記半導体素子はヒューズ領域及びキャパシタ領域を有する半導体基板を含む。前記ヒューズ領域上にはヒューズが配置され、前記キャパシタ領域上には前記ヒューズと同一の平面上に位置する下部プレートが配置される。また、前記下部プレートの上部に上部プレートが位置し、前記下部プレートと前記上部プレートとの間にキャッピング層が介在される。従って、前記ヒューズと前記下部プレートを同一なパターニング工程を用いて形成するいことができる。

好ましくは、前記ヒューズと前記下部プレートはＣｕ膜でもある。また、前記上部プレートはタンタル（Ｔａ）、タンタルナイトライド（ＴａＮ）、チタニウム（Ｔｉ）、チタニウムナイトライド（ＴｉＮ）及びアルミニウム（Ａｌ）膜からなっている一群から選択された少なくとも一つの導電膜であることでもあり、Ｔａ／ＴａＮ、Ｔｉ／ＴｉＮ、ＴａＮ／Ａｌ、Ｔａ／Ａｌ、Ｔａ／ＴａＮ／Ａｌ、ＴａＮ／Ａｌ／ＴｉＮ、ＴｉＮ／Ａｌ及びＴｉ／ＴｉＮ／Ａｌ膜からなっている一群から選択された一つの多層膜でもある。

前記ヒューズと前記下部プレートがＣｕ膜である場合、前記キャッピン層はＣｕ拡散を防ぐことのできる誘電膜であることが好ましい。前記Ｃｕ拡散を防ぐことのできる誘電膜は、前記下部プレートから前記上部プレートへにＣｕ原子が拡散することを防ぎ、Ｃｕ原子に因る前記キャッピング層の誘電特性劣化を防ぐことができる。好ましくは、前記キャッピング層はシリコン窒化膜ＳｉＮ及びシリコン炭化膜ＳｉＣからなっている一群から選択された少なくとも一つの膜でもあり、更に好ましくはＳｉＮ膜でもある。

好ましくは、前記キャッピン層は延長されて前記ヒューズの上部面を覆うことができる。前記ヒューズの上部面を覆うキャッピン層は前記ヒューズの汚染を防ぐ役割をする。

好ましくは、前記半導体素子は前記キャッピン層上に前記ヒューズ領域及び前記キャパシタ領域を覆う保護膜をさらに備える。前記保護膜は前記ヒューズを横切るヒューズ窓及び前記上部プレートと前記下部プレートとの間に介在されたキャッピング層を露出させるキャパシタホールを有する。従って、前記保護膜を単一の写真及びエッチング工程を使用してパターニングしてヒューズ窓及びキャパシタホールを形成することができる。

好ましくは、前記半導体基板は、パッド領域をさらに有することができる。この時、前記ヒューズと同一の平面上に位置する金属パッドが前記パッド領域上に配置されうる。前記金属パッド上には、前記金属パッドと電気的に接続するボンディングパッドが配置される。前記金属パッドは、前記ヒューズと同一な物質膜であり前記ボンディングパッドは前記上部プレートと同一な物質膜でもある。従って、前記ヒューズ、前記下部プレート及び前記金属パッドを、同一の工程を使用して形成することができ、前記ボンディングパッドと前記上部プレートを同一の写真及びエッチング工程を用いて形成することができる。

一方、前記保護膜は、前記パッド領域をさらに覆うことができる。但し、前記保護膜は前記金属パッドを露出させるパッドホールをさらに備える。

本発明の一形態は同一レベルに位置するヒューズとキャパシタを有する半導体素子の製造方法を提供する。この方法はヒューズ領域及びキャパシタ領域を有する半導体基板を備えることを含む。前記ヒューズ領域及び前記キャパシタ領域上にそれぞれ層間絶縁膜によって離隔されたヒューズ及び下部プレートを形成する。前記ヒューズ及び前記下部プレートが形成された半導体基板の全面上にキャッピング層及び保護膜を順に形成する。前記保護膜をパターニングして前記ヒューズ領域及び前記キャパシタ領域上にそれぞれ前記キャッピング層を露出させるヒューズ窓及び前記キャッピング層を露出させるキャパシタホールを形成する。この時、前記ヒューズ窓は、前記ヒューズ上部を横切り前記キャパシタホールは前記下部プレート上部に位置するように形成される。前記ヒューズ窓及び前記キャパシタホールが形成された半導体基板の全面上に上部導電膜を形成する。前記上部導電膜を写真及びエッチング工程を用いてパターニングして前記下部プレート上部に位置する上部プレートを形成すると共に前記ヒューズ窓内に形成された前記上部導電膜を除去する。この方法は、前記ヒューズと前記下部プレートを同一の工程を用いて形成することができ、前記ヒューズ窓と前記キャパシタホールを同一の写真及びエッチング工程を用いて形成することができる。

好ましくは、前記層間絶縁膜によって離隔されたヒューズ及び下部プレートを形成することは、前記半導体基板上に層間絶縁膜を形成することを含む。前記層間絶縁膜を写真及びエッチング工程を用いてパターニングして前記ヒューズ領域及び前記キャパシタ領域上にそれぞれヒューズトレンチ及び下部プレートトレンチを形成する。この時、前記ヒューズトレンチ及び前記下部プレートトレンチは相互離隔される。前記ヒューズトレンチ及び前記下部プレートトレンチが形成された半導体基板の全面上に下部導電膜を形成する。前記下部導電膜を前記層間絶縁膜が露出されるまで平坦化させる。その結果、前記層間絶縁膜によって離隔されたヒューズ及び下部プレートが形成される。

好ましくは、前記下部導電膜はＣｕ膜でもある。Ｃｕ膜は化学気相蒸着法、または鍍金法のような通常的な方法を用いて形成することができ、金属拡散防止膜及びシード膜を含むことができる。前記下部導電膜がＣｕ膜である場合、前記キャッピン層はＣｕ拡散を防ぐことのできる誘電膜として形成することが好ましい。

前記キャッピン層は、ＳｉＮ及びＳｉＣ膜からなっている一群から選択された少なくとも一つの膜で形成することが好ましく、さらに好ましくはＳｉＮ膜で形成することができる。また、前記キャッピング層は２００Åないし１０００Åの厚みで形成されることが好ましい。

前記保護膜は、酸化膜及び窒化膜からなっている一群から選択された少なくとも一つの絶縁膜で形成することが好ましく、２０００Åないし２００００Åの厚みで形成されることができる。

好ましくは、前記上部導電膜はＴａ、ＴａＮ、Ｔｉ、ＴｉＮ及びＡｌ膜からなっている一群から選択された少なくとも一つの導電膜でもあり、より好ましくは、Ｔａ／ＴａＮ、Ｔｉ／ＴｉＮ、ＴａＮ／Ａｌ、Ｔａ／Ａｌ、Ｔａ／ＴａＮ／Ａｌ、ＴａＮ／Ａｌ／ＴｉＮ、ＴｉＮ／Ａｌ及びＴｉ／ＴｉＮ／Ａｌ膜からなっている一群から選択された一つの多層膜でもある。前記上部導電膜は、５００Åないし１００００Åの厚みで形成されることが好ましい。

本発明の他の形態は、同一レベルに位置するヒューズとキャパシタを有する半導体素子の製造方法を提供する。この方法はパッド領域、ヒューズ領域及びキャパシタ領域を有する半導体基板を備えることを含む。前記パッド領域、前記ヒューズ領域及び前記キャパシタ領域上にそれぞれ層間絶縁膜によって離隔された金属パッド、ヒューズ及び下部プレートを形成する。前記金属パッド、前記ヒューズ及び前記下部プレートが形成された半導体基板の全面上にキャッピン層及び保護膜を順に形成する。前記保護膜及び前記キャッピング層をパターニングして前記金属パッドを露出させるパッドホールと共に前記ヒューズ上の前記キャッピング層及び前記下部プレート上の前記キャッピング層をそれぞれ露出させるヒューズ窓とキャパシタホールを形成する。この時、前記ヒューズ窓は、前記ヒューズ上部を横切るように形成される。前記パッドホール、前記ヒューズ窓及び前記キャパシタホールが形成された半導体基板の全面上に上部導電膜を形成する。前記上部導電膜を写真及びエッチング工程を用いてパターニングして前記パッドホールを通して前記金属パッドと電気的に接続するボンディングパッド及び前記下部プレートの上部に位置する上部プレートを形成すると共に前記ヒューズ窓に形成された前記上部導電膜を除去する。この方法は、前記金属パッド、前記ヒューズ及び前記下部プレートを同一の工程を用いて形成することができ、前記ヒューズ窓と前記キャパシタホールを同一な写真及びエッチング工程を用いて形成することができる。また、前記ボンディングパッドと前記上部プレートを同一な写真及びエッチング工程を用いて形成することができる。従って、ヒューズ及びボンディングパッドを形成するためのパターニング工程を用いて、追加の写真及びエッチング工程なしでキャパシタを形成することができる。

好ましくは、前記層間絶縁膜によって離隔された金属パッド、ヒューズ及び下部プレートを形成することは前記半導体基板上に層間絶縁膜を形成することを含む。前記層間絶縁膜をパターニングして前記パッド領域、前記ヒューズ領域及び前記キャパシタ領域上にそれぞれパッドトレンチ、ヒューズトレンチ及び下部プレートトレンチを形成する。この時、前記パッドトレンチ、前記ヒューズトレンチ及び前記下部プレートトレンチは相互離隔される。前記パッドトレンチ、前記ヒューズトレンチ及び前記下部プレートトレンチが形成された半導体基板の全面上に下部導電膜を形成する。前記下部導電膜を前記層間絶縁膜が露出されるまで平坦化させる。その結果、前記層間絶縁膜によって離隔された金属パッド、ヒューズ及び下部プレートが形成される。

好ましくは、前記パッドホール、前記ヒューズ窓及び前記キャパシタホールを形成することは前記保護膜を写真及び部分エッチング工程を用いてパターニングして予備ヒューズ窓及び予備キャパシタホールを形成することを含む。この時、前記予備ヒューズ窓は、前記ヒューズ上部を横切り、前記予備キャパシタホールは前記下部プレートの上部に位置し、前記予備ヒューズ窓の下部及び前記予備キャパシタホールの下部には前記保護膜が残存する。前記保護膜を写真及びエッチング工程を用いてパターニングして前記金属パッド上部のキャッピング層を露出させる予備パッドホールを形成する。前記予備パッドホール、前記予備ヒューズ窓及び前記予備キャパシタホールが形成された半導体基板を全面エッチングして前記金属パッド上部の露出されたキャッピング層を除去すると共に前記予備ヒューズ窓の下部及び前記予備キャパシタホールの下部に残存する保護膜を除去する。

前記予備ヒューズ窓及び前記予備キャパシタホールは、前記予備パッドホールが形成された後に形成されうる。

本発明によると、ヒューズとＭＩＭキャパシタを備えながら、写真及びエッチング工程を最小化することができる半導体素子を提供できる。前記半導体素子は、ヒューズと下部プレート及び金属パッドを同一のパターニング工程を用いて形成することができ、ヒューズ窓とキャパシタホールを同一の写真及びエッチング工程を用いて形成することができる。また、上部導電膜を同一の写真及びエッチング工程を用いてパターニングしてボンディングパッドと上部プレートとを同時に形成することができる。従って、ヒューズを形成する工程及びボンディングパッドを形成する工程を用いて追加の写真及びエッチング工程なしでＭＩＭキャパシタを製造することができる。一方、前記ヒューズは上部配線を形成する工程を用いて形成することができる。結果的に、写真及びエッチング工程を最小化してヒューズとＭＩＭキャパシタを備える半導体素子を製造することができる。

以下、添付の図面を参照して本発明の好ましい実施形態を詳しく説明する。

図２は、本発明の好ましい実施形態による半導体素子の平面図であり、図８は図２の切断線Ｉ−Ｉに沿って示された断面図である。

まず、図２及び図８を参照して本発明の好ましい実施形態による半導体素子を説明する。

図２及び図８に示されるとおり、半導体基板５１はヒューズ領域Ｂ及びキャパシタ領域Ｃを有する。前記半導体基板５１はメモリセル及び配線を有する。前記ヒューズ領域Ｂ及び前記キャパシタ領域Ｃは層間絶縁膜５３で被覆されることができる。

前記ヒューズ領域Ｂ上に、図２に示されるように、ヒューズ５５ｂが配置された。前記ヒューズ５５ｂの両端は、ビアプラグ５３ａを通して下部配線５１ａに電気的に接続されることができる。

前記キャパシタ領域Ｃ上に下部プレート５５ｃが配置される。前記下部プレート５５ｃは、前記ヒューズ５５ｂと同一の平面上に位置するように配置される。前記下部プレート５５ｃは、前記ヒューズ５５ｂと同一の平面上に位置する上部配線５５ｅに電気的に接続されることができ、ビアプラグを通して下部配線に電気的に接続されることができる。

上部プレート６５ｂが前記下部プレート５５ｃ上部に位置するように配置され、前記下部プレート５５ｃと前記上部プレート６５ｂとの間にキャッピング層５７が介在される。前記上部プレート６５ｂは、ビアプラグを通して、また他の下部配線（図示せず）に電気的に接続されることができる。結局、前記下部プレート５５ｃ、前記上部プレート６５ｂ及び前記キャッピング層５７からなるキャパシタが前記ヒューズ５５ｂと同一の平面上に位置する。

前記ヒューズ５５ｂ及び前記下部プレート５５ｃが前記半導体基板上の同一の平面上に位置するので、同一のパターニング工程を用いてこれらを形成することができ、上部配線と共に形成することができる。

好ましくは、前記ヒューズ５５ｂと前記下部プレート５５ｃはＣｕ膜でもあり、Ｃｕ膜下部に順に積層された拡散防止膜及びシード膜をさらに含むことができる。また、前記上部プレートはＴａ、ＴａＮ、Ｔｉ、ＴｉＮ及びＡｌ膜からなる一群から選択された少なくとも一つの導電膜であり、Ｔａ／ＴａＮ、Ｔｉ／ＴｉＮ、ＴａＮ／Ａｌ、Ｔａ／Ａｌ、Ｔａ／ＴａＮ／Ａｌ、ＴａＮ／Ａｌ／ＴｉＮ、ＴｉＮ／Ａｌ及びＴｉ／ＴｉＮ／Ａｌ膜からなる一群から選択された一つの多層膜でもある。

前記ヒューズ５５ｂと前記下部プレート５５ｃがＣｕ膜である場合、前記キャッピング層５７は、Ｃｕ拡散を防ぐことのできる誘電膜であることが好ましい。前記Ｃｕ拡散を防ぐことができる誘電膜は、前記下部プレート５５ｃから前記上部プレート６５ｂにＣｕ原子が拡散することを防ぎ、Ｃｕ原子に因る前記キャッピング層５７の誘電特性劣化を防ぐことができる。好ましくは、前記キャッピング層５７は、ＳｉＮ及びＳｉＣ膜からなる一群から選択された少なくとも一つの膜でもあり、より好ましくはＳｉＮ膜でもある。

好ましくは、前記キャッピン層５７は延長されて前記ヒューズ５５ｂの上部面を覆うことができる。前記ヒューズ５５ｂの上部面を覆うキャッピング層５７は前記ヒューズ５５ｂの汚染を防ぐ役割をする。

好ましくは、前記半導体素子は、前記キャッピン層５７上に前記ヒューズ領域Ｂ及び前記キャパシタ領域Ｃを覆う保護膜５９をさらに備える。前記保護膜５９は、単一膜または多層膜でもある。前記保護膜５９は、前記ヒューズ５５ｂを横切るヒューズ窓６３ａ及び前記上部プレート６５ｂと前記下部プレート５５ｃとの間に介在された前記キャッピング層５７を露出させるキャパシタホール６３ｂを有する。従って、前記保護膜５９を単一の写真及びエッチング工程を用いてパターニングしてヒューズ窓６３ａ及びキャパシタホールを形成することができる。

好ましくは、前記半導体基板５１は、図２及び図８に示されるように、パッド領域Ａをさらに有することができる。前記パッド領域Ａも前記層間絶縁膜５３で覆われる。前記パッド領域Ａ上には、金属パッド５５ａが配置される。前記金属パッド５５ａは、前記ヒューズ５５ｂ及び前記下部プレート５５ｃと同一の平面上に位置するように配置される。前記金属パッド５５ａは、他の上部配線５５ｄに電気的に接続される。

前記金属パッド５５ａ上には前記金属パッド５５ａと電気的に接続されるボンディングパッド６５ａが配置される。前記金属パッド５５ａは、前記ヒューズ５５ｂ及び前記下部プレート５５ｃと同一の物質膜であり、前記ボンディングパッド６５ａは前記上部プレート６５ｂと同一の物質膜でもある。従って、前記金属パッド５５ａ、前記ヒューズ５５ｂ及び前記下部プレート５５ｃを同一の工程を用いて形成することができ、前記ボンディングパッド６５ａと前記上部プレート６５ｂを同一な写真及びエッチング工程を用いて形成することができる。

一方、前記保護膜５９は、前記パッド領域Ａをさらに被覆することができる。この時、前記保護膜５９は、前記金属パッド５５ａを露出させるパッドホール６３ｃをさらに有する。

結果的に、前記金属パッド５５ａ、前記ヒューズ５５ｂ及び前記下部プレート５５ｃが同一の平面上に位置し、同一の物質膜でもある。従って、前記金属パッド５５ａ、前記ヒューズ５５ｂ及び前記下部プレート５５ｃを同一のパターニング工程を用いて形成することができる。また、前記キャッピング層５７は、前記保護膜５９が有する前記ヒューズ窓６３ａ及び前記キャパシタホール６３ｂを通して露出される。従って、前記保護膜５９を単一の写真及びエッチング工程を用いてパターニングして前記ヒューズ窓６３ａ及び前記キャパシタホール６３ｂを同時に形成することができる。さらに、前記ボンディングパッド６５ａと前記上部プレート６５ｂは、同一の物質膜で形成することができ、同一の平面上に位置して同一の写真及びエッチング工程を用いて形成することができる。

以下では、前記本発明の好ましい実施形態による半導体素子の製造方法を詳しく説明する。

図３ないし図８は、本発明の好ましい実施形態による半導体素子の製造方法を説明するために図２の切断線Ｉ−Ｉに沿って示された断面図である。

図２及び図３に示されるとおり、ヒューズ領域Ｂ及びキャパシタ領域Ｃを有する半導体基板５１を備える。前記半導体基板５１はパッド領域Ａをさらに有することができる。また、前記半導体基板５１上には、下部配線（５１ａのように）が形成されていることもある。

前記半導体基板５１上に層間絶縁膜５３を形成する。前記層間絶縁膜５３は前記ヒューズ領域Ｂ及び前記キャパシタ領域Ｃを覆い、また前記パッド領域Ａを覆う。

前記層間絶縁膜５３をパターニングして前記ヒューズ領域Ｂ及び前記キャパシタ領域Ｃ上にそれぞれヒューズトレンチ及び下部プレートトレンチを形成する。この時、前記パッド領域Ａ上にパッドトレンチが形成されることもある。また、前記半導体基板５１上部に上部配線を形成するための配線用トレンチが形成されることもある。

前記トレンチが形成された半導体基板の全面上に前記トレンチを充填するように下部導電膜を形成する。前記下部導電膜はＣｕ膜で形成しうる。Ｃｕ膜は化学気相蒸着法、または鍍金法のような通常的な方法を使用して形成することができる。この時、前記Ｃｕ膜を形成する前に拡散防止金属膜及びシード膜を形成することができる。

前記下部導電膜を前記層間絶縁膜５３の上部面が露出されるまで平坦化させて前記パッドトレンチ、前記ヒューズトレンチ及び前記下部プレートトレンチをそれぞれ充填する金属パッド５５ａ、ヒューズ５５ｂ及び下部プレート５５ｃを形成する。この時、配線用トレンチを充填する上部配線（５５ｄ及び５５ｅのように）も共に形成される。前記金属パッド５５ａは、前記上部配線５５ｄに電気的に接続され、前記ヒューズ５５ｂはビアプラグ５３ａを通して前記下部配線５１ａに電気的に接続されることが可能である。また、前記下部プレート５５ｃは前記上部配線５５ｅに電気的に接続されることができる。

図２及び図４に示されるとおり、前記金属パッド５５ａ、前記ヒューズ５５ｂ及び前記下部プレート５５ｃが形成された半導体基板の全面上にキャッピング層５７及び保護膜５９を順に形成する。

前記金属パッド５５ａ、前記ヒューズ５５ｂ及び前記下部プレート５５ｃがＣｕ膜で形成された場合、前記キャッピング層５７はＣｕ原子の拡散を防ぐことのできる誘電膜で形成することが好ましい。好ましくは、前記キャッピング層５７は、ＳｉＮ及びＳｉＣ膜からなる一群から選択された少なくとも一つの膜で形成することができ、より好ましくはＳｉＮ膜で形成することができる。また、前記キャッピング層５７は、２００Åないし１０００Åの厚みで形成することが好ましい。

前記保護膜５９は、酸化膜及び窒化膜からなる一群から選択された少なくとも一つの絶縁膜で形成できる。前記保護膜５９は、図４に示されるように、通常的に二層膜５９ａ及び５９ｂで形成できる。前記保護膜５９は２０００Åないし２００００Åの厚みで形成されることが好ましい。

図２及び図５に示されるとおり、前記保護膜５９を写真及び部分エッチング工程を用いてパターニングして予備ヒューズ窓６１ａ及び予備キャパシタホール６１ｂを形成する。前記予備ヒューズ窓６１ａは前記ヒューズ５５ｂ上部を横切り、前記予備キャパシタホール６１ｂは前記下部プレート５５ｃの上部に位置するように形成される。前記予備ヒューズ窓６１ａの下部及び前記予備キャパシタホール６１ｂの下部には前記保護膜５９が残存する。この時、前記予備ヒューズ窓６１ａ及び前記予備キャパシタホール６１ｂの下部に残存する保護膜５９は前記キャッピング層５７をエッチングする間に除去できる厚みを有することが好ましい。

図２及び図６に示されるとおり、前記予備ヒューズ窓６１ａ及び予備キャパシタホール６１ｂが形成された保護膜を再び写真及びエッチング工程を用いてパターニングして前記金属パッド５５ａの上部の前記キャッピング層５７を露出させる予備パッドホール６１ｃを形成する。

前記予備パッドホール６１ｃは、前記予備ヒューズ窓６１ａ及び前記予備キャパシタホール６１ｂを形成する前に形成できる。すなわち、前記予備パッドホール６１ｃをパターニングする工程と前記予備ヒューズ窓６１ａ及び前記予備キャパシタホール６１ｂをパターニングする工程順序を変えることができる。

図２及び図７に示されるとおり、前記予備ヒューズ窓６１ａ、前記予備キャパシタホール６１ｂ及び前記予備パッドホール６１ｃが形成された半導体基板を全面エッチングしてヒューズ窓６３ａ、キャパシタホール６３ｂ及びパッドホール６３ｃを形成する。前記予備パッドホール６１ｃの底に露出されたキャッピング層が除去される間に前記予備ヒューズ窓６１ａ及び前記予備キャパシタホール６１ｂの下部に残存する保護膜が除去される。その結果、前記ヒューズ窓６３ａ及び前記キャパシタホール６３ｂの底には前記キャッピング層５７が露出され、前記パッドホール６３ｃの底には前記金属パッド５５ａが露出される。

前記ヒューズ窓６３ａは、図２に示されるように、前記ヒューズ５５ｂの上部を横切り、前記キャパシタホール６３ｂは前記下部プレート５５ｃの上部に位置するように形成される。一方、前記パッドホールは前記金属パッド５５ａ上に位置するように形成される。

図５ないし図７を参照して、部分エッチングおよび前面エッチング工程を用いて前記パッドホール、前記ヒューズ窓及び前記キャパシタホールを形成する方法を説明した。しかしながら、前記パッドホール、前記ヒューズ窓及び前記キャパシタホールは、以外と多様な方法で形成できる。

例えば、図４のように保護膜５９を形成した後、前記保護膜５９を写真及びエッチング工程を用いてパターニングして前記キャッピング層５７を露出させるヒューズ窓６３ａ及びキャパシタホール６３ｂを、直接、形成できる。その後、前記ヒューズ窓６３ａ及び前記キャパシタホール６３ｂが形成された保護膜及びキャッピング層５７を、再び写真及びエッチング工程を用いて前記金属パッド５５ａを露出させるパッドホール６３ｃを形成することができる。また、前記パッドホール６３ｃを前記ヒューズ窓６３ａ及び前記キャパシタホール６３ｂを形成する前に形成することもできる。

図２及び図８に示されるとおり、前記ヒューズ窓６３ａ、前記キャパシタホール６３ｂ及び前記パッドホール６３ｃが形成された半導体基板上に上部導電膜を形成する。前記上部導電膜は前記ヒューズ窓６３ａ、前記キャパシタホール６３ｂ及び前記パッドホール６３ｃを充填し、前記保護膜５９を覆う。

前記上部導電膜はＴａ、ＴａＮ、Ｔｉ、ＴｉＮ及びＡｌ膜からなる一群から選択された少なくとも一つの導電膜で形成できる。好ましくは、前記上部導電膜はＴａ／ＴａＮ、Ｔｉ／ＴｉＮ、ＴａＮ／Ａｌ、Ｔａ／Ａｌ、Ｔａ／ＴａＮ／Ａｌ、ＴａＮ／Ａｌ／ＴｉＮ、ＴｉＮ／Ａｌ及びＴｉ／ＴｉＮ／Ａｌ膜からなる一群から選択された一つの多層膜で形成されることができる。また、前記上部導電膜は５００Åないし１００００Åの厚みで形成されることが好ましい。

前記上部導電膜を写真及びエッチング工程を用いてパターニングして前記パッドホール６３ｃの底を覆うボンディングパッド６５ａ及び前記キャパシタホール６３ｂの底を覆う上部プレート６５ｂを形成する。前記ボンディングパッド６５ａは前記金属パッド５５ａに電気的に接続し、前記上部プレート６５ｂは前記下部プレート５５ｃ上部の前記キャッピング層５７に位置する。一方、前記ヒューズ窓６３ａを充填する前記上部導電膜はエッチング工程の間に除去され、前記ヒューズ窓６３ａを通して前記ヒューズ５５ｂの上部の前記キャッピング層５７が露出される。

本発明は、前記実施形態に限定されず、他の形態で具体化されることもできる。むしろ、前記実施形態は開示された内容が徹底で完全になるように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されたものである。添付された図面において、層及び領域の厚みは明確性に期するため誇張されたものである。

従来のＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシタを説明するための断面図である。 本発明の好ましい実施形態による半導体素子の平面図である。 本発明の好ましい実施形態による半導体素子の製造方法を説明するために図２の切断線Ｉ−Ｉに沿って示された断面図である。 本発明の好ましい実施形態による半導体素子の製造方法を説明するために図２の切断線Ｉ−Ｉに沿って示された断面図である。 本発明の好ましい実施形態による半導体素子の製造方法を説明するために図２の切断線Ｉ−Ｉに沿って示された断面図である。 本発明の好ましい実施形態による半導体素子の製造方法を説明するために図２の切断線Ｉ−Ｉに沿って示された断面図である。 本発明の好ましい実施形態による半導体素子の製造方法を説明するために図２の切断線Ｉ−Ｉに沿って示された断面図である。 本発明の好ましい実施形態による半導体素子の製造方法を説明するために図２の切断線Ｉ−Ｉに沿って示された断面図である。

符号の説明

Ｂ…ヒューズ領域
Ｃ…キャパシタ領域
５１…半導体基板
５５ａ…金属パッド
５５ｂ…ヒューズ
５５ｃ…下部プレート
５７…キャッピング層
５９…保護膜
６３ａ…ヒューズ窓
６３ｂ…キャパシタホール
６３ｃ…パッドホール

Claims (37)

1. ヒューズ領域及びキャパシタ領域を有する半導体基板と、
   前記ヒューズ領域上に配置されたヒューズと、
   前記キャパシタ領域上に配置され、前記ヒューズと同一の平面上に位置する下部プレートと、
   前記下部プレート上部に位置する上部プレートと、
   前記下部プレートと前記上部プレートとの間に介在されたキャピング層と、
   を含む半導体素子。
2. 前記ヒューズ及び前記下部プレートは、Ｃｕ膜であることを特徴とする請求項１に記載の半導体素子。
3. 前記上部プレートは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ及びＡｌ膜からなる一群から選択された少なくとも一つの導電膜であることを特徴とする請求項１に記載の半導体素子。
4. 前記上部プレートは、Ｔａ／ＴａＮ、Ｔｉ／ＴｉＮ、ＴａＮ／Ａｌ、Ｔａ／Ａｌ、Ｔａ／ＴａＮ／Ａｌ、ＴａＮ／Ａｌ／ＴｉＮ、ＴｉＮ／Ａｌ及びＴｉ／ＴｉＮ／Ａｌ膜からなる一群から選択された一つの多層膜であることを特徴とする請求項１に記載の半導体素子。
5. 前記キャピング層は、Ｃｕ拡散を防ぐことができる誘電膜であることを特徴とする請求項１に記載の半導体素子。
6. 前記キャピング層は、ＳｉＮ及びＳｉＣ膜からなる一群から選択された少なくともひとつの膜であることを特徴とする請求項１に記載の半導体素子。
7. 前記キャピング層は、延長されて前記ヒューズの上部面を覆うことを特徴とする請求項１に記載の半導体素子。
8. 前記キャピング層上に前記ヒューズ領域及び前記キャパシタ領域を覆う保護膜をさらに含み、前記保護膜は前記ヒューズを横切るヒューズ窓及び前記上部プレートと前記下部プレートとの間に介在されたキャピング層を露出させるキャパシタホールを有することを特徴とする請求項７に記載の半導体素子。
9. 前記半導体基板は、パッド領域をさらに有することを特徴とする請求項１に記載の半導体素子。
10. 前記パッド領域上に配置され、前記ヒューズと同一の平面上に位置する金属パッドと、
    前記金属パッド上に前記金属パッドと電気的に接続されるボンディングパッドをさらに含み、前記金属パッドは前記ヒューズと同一の物質膜で形成され、前記ボンディングパッドは前記上部プレートと同一の物質膜で形成されることを特徴とする請求項９に記載の半導体素子。
11. 前記キャピング層は、延長されて前記ヒューズの上部面を覆うことを特徴とする請求項１０に記載の半導体素子。
12. 前記キャピング層上に前記パッド領域、前記ヒューズ領域及び前記キャパシタ領域を覆う保護膜をさらに含み、前記保護膜は前記金属パッドを露出させるパッドホール、前記ヒューズを横切るヒューズ窓及び前記上部プレートと前記下部プレートとの間に介在されたキャピング層を露出させるキャパシタホールを有することを特徴とする請求項１１に記載の半導体素子。
13. ヒューズ領域及びキャパシタ領域を有する半導体基板を準備し、
    前記ヒューズ領域及び前記キャパシタ領域上にそれぞれ層間絶縁膜により離隔されたヒューズ及び下部プレートを形成し、
    前記ヒューズ及び前記下部プレートが形成された半導体基板の全面上にキャピング層及び保護膜を順に形成し、
    前記保護膜をパターニングして前記ヒューズ領域及び前記キャパシタ領域上にそれぞれキャピング層を露出させるヒューズ窓及び前記キャピング層を露出させるキャパシタホールを形成し、前記ヒューズ窓は前記ヒューズ上部を横切り、前記キャパシタホールは前記下部プレート上部に位置し、
    前記ヒューズ窓及び前記キャパシタホールに充填する上部導電膜を前記保護膜上に形成し、
    前記上部導電膜を写真及びエッチング工程を用いてパターニングして前記下部プレート上部に位置する上部プレートを形成すると共に前記ヒューズ窓内に形成された前記上部導電膜を除去することを含む半導体素子製造方法。
14. 前記層間絶縁膜により離隔されたヒューズ及び下部プレートを形成することは、
    前記半導体基板上に層間絶縁膜を形成し、
    前記層間絶縁膜を写真及びエッチング工程でパターニングして前記ヒューズ領域及び前記キャパシタ領域上にそれぞれヒューズトレンチ及び下部プレートトレンチを形成すると共に、前記ヒューズトレンチ及び下部プレートトレンチを離隔し、
    前記ヒューズトレンチ及び下部プレートトレンチが形成された半導体基板の全面上に下部導電膜を形成し、
    前記下部導電膜を前記層間絶縁膜が露出されるように平坦化させることを含むことを特徴とする請求項１３に記載の半導体素子製造方法。
15. 前記下部導電膜は、Ｃｕ膜であることを特徴とする請求項１４に記載の半導体素子製造方法。
16. 前記キャッピング層は、Ｃｕ拡散を防ぐことができる誘電膜であることを特徴とする請求項１５に記載の半導体素子製造方法。
17. 前記キャッピング層は、ＳｉＮ及びＳｉＣ膜からなる一群から選択された少なくとも一つの膜であることを特徴とする請求項１３に記載の半導体素子製造方法。
18. 前記キャッピング層は、２００Å乃至１０００Åの厚みから形成されることを特徴とする請求項１３に記載の半導体素子製造方法。
19. 前記保護膜は、酸化膜及び窒化膜からなる一群から選択された少なくとも一つの絶縁膜であることを特徴とする請求項１３に記載の半導体素子製造方法。
20. 前記保護膜は、２０００Å乃至２００００Åの厚みから形成されることを特徴とする請求項１３に記載の半導体素子製造方法。
21. 前記上部導電膜は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ及びＡｌ膜からなる一群から選択された少なくとも一つの絶縁膜であることを特徴とする請求項１３に記載の半導体素子製造方法。
22. 前記上部導電膜は、Ｔａ／ＴａＮ、Ｔｉ／ＴｉＮ、ＴａＮ／Ａｌ、Ｔａ／Ａｌ、Ｔａ／ＴａＮ／Ａｌ、ＴａＮ／Ａｌ／ＴｉＮ、ＴｉＮ／Ａｌ及びＴｉ／ＴｉＮ／Ａｌ膜からなる一群から選択された一つの多層膜であることを特徴とする請求項１３に記載の半導体素子製造方法。
23. 前記上部導電膜は、５００Å乃至１００００Åの厚みから形成されることを特徴とする請求項１３に記載の半導体素子製造方法。
24. 前記ヒューズ窓及び前記キャパシタホールを形成することは、
    前記保護膜を写真及び部分エッチング工程を用いてパターニングして予備ヒューズ窓及び予備キャパシタホールを形成し、前記予備ヒューズ窓は前記ヒューズ上部を横切り、前記予備キャパシタホールは前記下部プレート上部に位置し、前記予備ヒューズ窓及び前記予備キャパシタホールの底には前記保護膜が残存し、
    前記予備ヒューズ窓及び前記予備キャパシタホールが形成された半導体基板を全面エッチングして前記キャッピング層が露出されるように前記予備ヒューズ窓及び前記予備キャパシタホールの底に残存する保護膜を除去することを含むことを特徴とする請求項１３に記載の半導体素子製造方法。
25. パッド領域、ヒューズ領域及びキャパシタ領域を有する半導体基板を備え、
    前記パッド領域、前記ヒューズ領域及び前記キャパシタ領域上にそれぞれ層間絶縁膜により離隔された金属パッド、ヒューズ及び下部プレートを形成し、
    前記金属パッド、前記ヒューズ及び前記下部プレートが形成された半導体基板の全面上にキャッピング層及び保護膜を順に形成し、
    前記保護膜及び前記キャッピング層をパターニングして前記金属パッドを露出させるパッドホールとともに前記ヒューズ上の前記キャッピン層及び前記下部プレート上の前記キャッピング層をそれぞれ露出させるヒューズ窓とキャパシタホールを形成し、前記ヒューズ窓は前記ヒューズ上部を横切り、
    前記パッドホール、前記ヒューズ窓及び前記キャパシタホールが形成された半導体基板の全面上に上部導電膜を形成し、
    前記上部導電膜を写真及びエッチング工程を用いてパターニングして前記パッドホールを通して前記金属パッドと電気的に接続するボンディングパッド及び前記下部プレートの上部に位置する上部プレートを形成すると共に前記ヒューズ窓内に形成された前記上部導電膜を除去することを含む半導体素子製造方法。
26. 前記層間絶縁膜により離隔された金属パッド、ヒューズ及び下部プレートを形成することは、
    前記半導体基板上に層間絶縁膜を形成し、
    前記層間絶縁膜をパターニングして前記パッド領域、前記ヒューズ領域及び前記キャパシタ領域上にそれぞれパッドトレンチ，ヒューズトレンチ及び下部プレートトレンチを形成し、前記パッドトレンチ、前記ヒューズトレンチ及び前記下部プレートトレンチを相互離隔し、
    前記パッドトレンチ，前記ヒューズトレンチ及び前記下部プレートトレンチが形成された半導体基板の全面上に下部導電膜を形成し、
    前記下部導電膜を前記層間絶縁膜が露出されるまで平坦化させることを含むことを特徴とする請求項２５に記載の半導体素子製造方法。
27. 前記下部導電膜は、Ｃｕ膜であることを特徴とする請求項２６に記載の半導体素子製造方法。
28. 前記キャッピング層は、Ｃｕ拡散を防ぐことができる誘電膜であることを特徴とする請求項２７に記載の半導体素子製造方法。
29. 前記キャッピング層は、ＳｉＮ及びＳｉＣ膜からなる一群から選択された少なくとも一つの膜であることを特徴とする請求項２５に記載の半導体素子製造方法。
30. 前記キャッピング層は、２００Å乃至１０００Åの厚みで形成されることを特徴とする請求項２５に記載の半導体素子製造方法。
31. 前記保護膜は、酸化膜及び窒化膜からなる一群から選択された少なくとも一つの絶縁膜であることを特徴とする請求項２５に記載の半導体素子製造方法。
32. 前記保護膜は、２０００Å乃至２００００Åの厚みで形成されることを特徴とする請求項２５に記載の半導体素子製造方法。
33. 前記上部導電膜は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ及びＡｌ膜からなる一群から選択された少なくとも一つの絶縁膜であることを特徴とする請求項２５に記載の半導体素子製造方法。
34. 前記上部導電膜は、Ｔａ／ＴａＮ、Ｔｉ／ＴｉＮ、ＴａＮ／Ａｌ、Ｔａ／Ａｌ、Ｔａ／ＴａＮ／Ａｌ、ＴａＮ／Ａｌ／ＴｉＮ、ＴｉＮ／Ａｌ及びＴｉ／ＴｉＮ／Ａｌ膜からなる一群から選択された一つの多層膜であることを特徴とする請求項２５に記載の半導体素子製造方法。
35. 前記上部導電膜は、５００Å乃至１００００Åの厚みで形成されることを特徴とする請求項２５に記載の半導体素子製造方法。
36. 前記パッドホール、前記ヒューズ窓及び前記キャパシタホールを形成することは、
    前記保護膜を写真及び部分エッチング工程を用いてパターニングして予備ヒューズ窓及び予備キャパシタホールを形成し、前記予備ヒューズ窓は前記ヒューズ上部を横切り、前記予備キャパシタホールは前記下部プレート上部に位置し、前記予備ヒューズ窓の下部及び前記予備キャパシタホールの下部には前記保護膜が残存し、
    前記保護膜を写真及びエッチング工程を用いてパターニングして前記金属パッド上部のキャッピング層を露出させる予備パッドホールを形成し、
    前記予備パッドホール、前記予備ヒューズ窓及び前記予備キャパシタホールが形成された半導体基板を全面エッチングして前記金属パッド上部の露出されたキャッピング層を除去すると共に前記予備ヒューズ窓及び前記予備キャパシタホールの底に残存する保護膜を除去することを含むことを特徴とする請求項２５に記載の半導体素子製造方法。
37. 前記予備ヒューズ窓及び前記予備キャパシタホールは、前記予備パッドホールが形成された後に形成されることを特徴とする請求項３６に記載の半導体素子製造方法。
    
    

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