CN112117235B - 一种优化化学镀金属的方法及具有化学镀金属的结构 - Google Patents
一种优化化学镀金属的方法及具有化学镀金属的结构 Download PDFInfo
- Publication number
- CN112117235B CN112117235B CN202011282045.4A CN202011282045A CN112117235B CN 112117235 B CN112117235 B CN 112117235B CN 202011282045 A CN202011282045 A CN 202011282045A CN 112117235 B CN112117235 B CN 112117235B
- Authority
- CN
- China
- Prior art keywords
- passivation layer
- layer
- organic
- opening
- electroless
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种优化化学镀金属的方法及具有化学镀金属的结构。通过调整无机钝化层的制备工艺,以缓解在无机钝化层的制备过程中对顶层金属层造成的刻蚀损伤,并有效避免了有机钝化层中的有机材料残留于顶层金属层中,改善顶层金属层的品质,从而为化学镀金属提供良好的生长环境,有利于解决所形成的化学镀金属出现颜色和形貌异常等问题。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种优化化学镀金属的方法及具有化学镀金属的结构。
背景技术
在半导体器件和微电子集成制造中,通常需要在衬底结构上形成钝化层,以对衬底结构中的器件进行保护,以及还会在衬底结构上形成金属接触垫以电性引出衬底结构中的半导体器件等。
具体参考图1~图3所示,现有工艺中,在衬底结构上依次形成的钝化层并制备金属接触垫的方法通常包括:首先参考图1和图2所示,在衬底结构10的顶层金属层上形成钝化层20,以对衬底结构10进行钝化保护,其中形成钝化层20的方法具体为依次形成无机钝化层21和有机钝化层22,并且所述钝化层20中还开设有沟槽20a以暴露出所述顶层金属层;接着参考图3所示,执行化学镀工艺,以在衬底结构10上形成化学镀金属30,所述化学镀金属30即与所述顶层金属层电性连接,例如可用于电性引出衬底结构10中的半导体器件等。
然而,基于如上工艺,常常会发生所形成的化学镀金属30的颜色异常,以及化学镀金属30产生有鼓包等形貌异常。
发明内容
本发明的目的在于提供一种优化化学镀金属的方法,以解决现有工艺中所形成的化学镀金属容易出现颜色和形貌异常的问题。
为解决上述技术问题,本发明提供一种优化化学镀金属的方法,包括:提供一衬底结构,所述衬底结构具有顶层金属层;在所述顶层金属层上形成无机钝化层,包括:在所述顶层金属层上形成第一钝化层,所述第一钝化层中开设有第一开口以暴露出所述顶层金属层,在所述第一钝化层上形成第二钝化层,所述第二钝化层覆盖所述第一钝化层,以及还覆盖所述第一开口的侧壁和暴露于所述第一开口中的顶层金属层的顶表面,并且所述第二钝化层的厚度小于所述第一钝化层的厚度;在所述无机钝化层上形成有机钝化层,所述有机钝化层中开设有第二开口,以暴露出位于所述第一开口内的至少部分第二钝化层;以所述有机钝化层为掩模刻蚀所述第二钝化层,以暴露出所述顶层金属层并形成沟槽;以及,执行化学镀工艺,以在所述沟槽中形成化学镀金属,所述化学镀金属和所述顶层金属层电性连接。
可选的,所述第一钝化层和所述第二钝化层的材料相同,例如均包括氮化硅。
可选的,所述第二钝化层的厚度小于等于五分之一的所述第一钝化层的厚度。
可选的,所述无机钝化层的厚度为9 k Å ~13k Å。以及,所述第一钝化层的厚度为8 k Å ~12 k Å,所述第二钝化层的厚度为0.8 k Å ~1.2 k Å。
可选的,所述有机钝化层的第二开口的开口尺寸小于由所述第二钝化层在所述第一开口中限定出的内凹槽的开口尺寸,以使所述有机钝化层还覆盖所述第二钝化层中位于所述第一开口侧壁的部分。
可选的,所述有机钝化层的形成方法包括:在所述第二钝化层上涂覆有机材料层,所述有机材料层覆盖所述第二钝化层且还填充所述第一开口;在所述有机材料层的顶表面上形成光阻层,并对所述光阻层执行曝光工艺;以及,执行显影工艺,以在所述光阻层中形成开槽,并且显影液还通过所述开槽溶解暴露出的有机材料层,以至少部分去除所述有机材料层中对应在所述第一开口中的部分,以形成具有第二开口的所述有机钝化层。
可选的,所述有机钝化层的材料包括聚酰亚胺。
此外,本发明还提供了一种采用如上所述的优化化学镀金属的方法形成的具有化学镀金属的结构,包括:衬底结构,所述衬底结构具有顶层金属层;无机钝化层,形成在所述顶层金属层上,包括第一钝化层和形成在所述第一钝化层上的第二钝化层,并且所述第二钝化层的厚度小于所述第一钝化层的厚度;有机钝化层,至少形成在所述无机钝化层上,并且还具有依次贯穿所述有机钝化层和所述无机钝化层的沟槽;以及,化学镀金属,形成在所述沟槽中,以和所述顶层金属层电性连接。
在本发明提供的优化化学镀金属的方法中,通过优化顶层金属层上的钝化层的制备工艺,以缓解在钝化层的制备过程中对顶层金属层所造成的不利影响,进而可以为化学镀金属提供一个良好的生长环境,改善所形成的化学镀金属容易出现颜色和形貌异常的问题。本发明中具体是在制备预定厚度的无机钝化层时,依次形成相对于预定厚度减薄的第一钝化层和厚度很薄的第二钝化层,并利用厚度较薄的第二钝化层覆盖暴露出的顶层金属层。如此一来,一方面可以有效降低在钝化层的制备过程中对顶层金属层造成的刻蚀损伤,避免顶层金属层中的晶界深度被大幅度加深;另一方面,还可以有效避免有机钝化层中的有机材料残留于顶层金属层中,进一步提高顶层金属层的品质。
附图说明
图1~图3为现有的一种优化化学镀金属的方法其制备过程中的结构示意图。
图4为本发明一实施例中的优化化学镀金属的方法的流程示意图。
图5~图10为本发明一实施例中的优化化学镀金属的方法其制备过程中的结构示意图。
其中,附图标记如下:10-衬底,20-钝化层,20a-沟槽,21-无机钝化,22-有机钝化层,30-顶层金属层,100-衬底,200-无机钝化层,200a-第一开口,210-第一钝化层,220-第二钝化层,310-有机材料层,300-有机钝化层,300a-第二开口,400-顶层金属层。
具体实施方式
承如背景技术所述,目前在衬底结构上制备化学镀金属时,常常会发生化学镀金属的颜色和形貌异常的问题。本发明的发明人经过研究后发现,之所以制备出的化学镀金属容易出现异常,其一个重要原因是其下方的顶层金属层的品质不佳。基于此,本发明的发明人进一步研究了化学镀金属下方的顶层金属层,发现顶层金属层中金属晶格之间(晶界)容易残留有污染物,以及该污染物主要是在制备有机钝化层时残留于所述顶层金属层中。
在创造性的发现了上述技术内容后,本发明提供了一种优化化学镀金属的方法,具体参考图4所示,所述优化化学镀金属的方法包括:步骤S100,提供一衬底结构,所述衬底结构具有顶层金属层;步骤S200,在所述顶层金属层上形成无机钝化层,包括:在所述顶层金属层上形成第一钝化层,所述第一钝化层中开设有第一开口以暴露出所述顶层金属层;以及,在所述第一钝化层上形成第二钝化层,所述第二钝化层覆盖所述第一钝化层,以及还覆盖所述第一开口的侧壁和暴露于所述第一开口中的顶层金属层的顶表面,并且所述第二钝化层的厚度小于所述第一钝化层的厚度;步骤S300,在所述无机钝化层上形成有机钝化层,所述有机钝化层中开设有第二开口,以暴露出位于所述第一开口内的至少部分第二钝化层;步骤S400,以所述有机钝化层为掩模刻蚀所述第二钝化层,以暴露出所述顶层金属层并形成沟槽;步骤S500,执行化学镀工艺,以在所述沟槽中形成化学镀金属,所述化学镀金属和所述顶层金属层电性连接。
即,本发明提供的优化化学镀金属的方法中,通过优化无机钝化层制备工艺,避免了有机钝化层中的有机材料对下方的顶层金属层造成影响,以进一步改善最终所形成的接触接触垫容易出现颜色和形貌异常的问题,提高化学镀金属的品质。
以下结合附图和具体实施例对本发明提出的优化化学镀金属的方法以及具有化学镀金属的结构作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
在步骤S100中,具体参考图5所示,提供一衬底结构,所述衬底结构形成有顶层金属层100。其中,所述顶层金属层100通常是以金属晶格的形式存在。进一步的,所述顶层金属层100的材料例如包括铜、铝等。
应当认识到,本实施例的附图中仅示意出了衬底结构中的顶层金属层100,而未示意出衬底结构中其他组件(例如,半导体器件等)。具体的,所述顶层金属层100例如为衬底中互连结构的顶层顶层金属层,以用于电性连接其下方的半导体器件(图中未示出)等。
在步骤S200中,结合图5和图6所示,在所述顶层金属层100上形成无机钝化层200,包括:在所述顶层金属层100上依次形成第一钝化层210和第二钝化层220。
具体的,所述第一钝化层210中开设有第一开口200a以暴露出所述顶层金属层100。以及,所述第二钝化层220覆盖所述第一钝化层210,以及还覆盖所述第一开口200a的侧壁和暴露于所述第一开口中的顶层金属层100的顶表面,并且所述第二钝化层220的厚度小于所述第一钝化层210的厚度。
其中,所述第一钝化层210和所述第二钝化层220可以采用相同的无机材料,或者也可以采用不同的无机材料。本实施例中,所述第一钝化层210和所述第二钝化层220的材料例如均包括氮化硅和/或氧化硅等。
继续参考图5所示,所述第一钝化层210的形成方法例如包括:首先,在所述顶层金属层100的表面上形成第一钝化材料层;接着,在所述第一钝化材料层上形成掩模层,并以所述掩模层为掩模刻蚀所述第一钝化材料层,以形成具有所述第一开口200a的第一钝化层210。具体的,可采用干法刻蚀工艺刻蚀所述第一钝化材料层。
需要说明的是,针对在顶层金属层100的表面上形成钝化层的制备工艺中,本发明的发明人还发现,在对钝化材料层进行刻蚀的过程中还会对暴露出的顶层金属层100造成损伤,具体是在顶层金属层100中的晶界位置更容易被刻蚀,导致顶层金属层100中晶界的深度加大(例如,在执行干法刻蚀工艺的过程中,顶层金属层100的晶界位置在离子轰击下更容易被消耗)。尤其是,在刻蚀厚度较大的钝化材料层时,导致顶层金属层100在晶界位置被刻蚀的现象也更加严重,而当顶层金属层100中晶界的深度较大时,则更容易引发污染物残留在晶界中。
而本实施例中,由于所述无机钝化层200包括第一钝化层210和第二钝化层220,此时,即可以在保持无机钝化层200其整体厚度不变的情况下(所述无机钝化层200的整体厚度例如为9 k Å~13 k Å),相应的减小所述第一钝化层210的厚度。可以认为,本实施例中,利用第二钝化层220补偿第一钝化层210的厚度,以保障所构成的无机钝化层200的整体厚度。如此一来,在执行刻蚀工艺以制备厚度减薄的第一钝化层210时,即能够降低对顶层金属层100的刻蚀损伤。并且,所述第二钝化层220还会覆盖位于所述第一开口200a中的顶层金属层100,从而可以进一步降低后续工艺对所述顶层金属层100造成的影响。
继续参考图6所示,本实施例中,设置所述第二钝化层220为具有较薄的厚度(即,小于第一钝化层210的厚度),相应的使得所述第二钝化层220位于所述第一开口200a中的部分的厚度也较小,如此一来,在后续去除位于所述第一开口200a内的第二钝化层时,即可以有效降低对所述第一开口200a内的顶层金属层100造成的刻蚀损伤。
进一步的,所述第二钝化层220的厚度D2例如小于等于五分之一的第一钝化层210的厚度D1(即,D2≤1/5D1)。更进一步的,所述第一钝化层210的厚度例如为8 k Å ~12 k Å,以及所述第二钝化层220的厚度例如为0.8 k Å ~1.2 k Å。
在步骤S300中,具体参考图7和图8所示,在所述无机钝化层200上形成有机钝化层300,所述有机钝化层300中开设有第二开口300a,以暴露出位于所述第一开口内的至少部分第二钝化层220。其中,所述有机钝化层300的材料例如包括聚酰亚胺(PI)。
如上所述,对应在所述第一开口中的顶层金属层100上覆盖有所述第二钝化层220,因此在制备所述有机钝化层300时,即可以在所述第二钝化层220的间隔保护下,避免用于构成所述有机钝化层300的有机材料接触至所述顶层金属层100,从而可以有效防止有机材料残留在所述顶层金属层100中。
具体的,所述有机钝化层300的形成方法可包括:首先,参考图7所示,在所述第二钝化层220上涂覆有机材料层310,所述有机材料层310覆盖所述第二钝化层220且还填充所述第一开口,所述有机材料层310例如为非感光的聚酰亚胺层;接着,在所述有机材料层310的顶表面上形成具有感光性能的光阻层,并对所述光阻层执行曝光工艺;接着,参考图8所示,执行显影工艺,以在所述光阻层中形成开槽,并且所述显影工艺中的显影液还通过所述开槽进一步溶解暴露出的有机材料层310,以至少部分去除所述有机材料层中对应在所述第一开口中的部分,以形成具有第二开口300a的有机钝化层300。
应当认识到,由于所述有机材料层310是形成在第二钝化层220上,因此在执行显影工艺以形成图形化的有机钝化层300时,可以有效避免有机材料层310的有机材料显影残留在所述顶层金属层100中。
本实施例中,所述有机钝化层300中的第二开口300a的开口尺寸小于由所述第二钝化层220在所述第一开口中限定出的内凹槽的开口尺寸,以使所述有机钝化层300还覆盖所述第二钝化层中位于所述第一开口侧壁的部分,而仅暴露出所述第二钝化层中覆盖顶层金属层顶表面的部分。
在步骤S400中,具体参考图9所示,以所述有机钝化层300为掩模刻蚀暴露出的第二钝化层,以暴露出所述顶层金属层并形成沟槽。即,以所述有机钝化层300为掩模刻蚀所述第二钝化层,即可使所述有机钝化层300中的第二开口300a进一步向下贯穿所述第二钝化层220,并延伸至所述顶层金属层100的顶表面,以形成所述沟槽,所述沟槽即用于容纳化学镀金属。
需要说明的是,由于所述第二钝化层220的厚度较薄,因此可以直接利用所述有机钝化层300为掩模刻蚀所述第二钝化层220,而不会导致有机钝化层300被大量消耗。并且,在刻蚀厚度较薄的第二钝化层220时,还可以降低对顶层金属层100的刻蚀损伤。
本实施例中,所述有机钝化层300的第二开口300a未暴露出所述第二钝化层220中位于第一开口侧壁上的部分,相应的使得所述第二钝化层220中位于第一开口侧壁上的部分被保留,并使所述无机钝化层200暴露于所述沟槽中的范围仅对应于所述第二钝化层220的厚度范围,例如仅使得所述无机钝化层220中0.8K~1.2K的厚度范围暴露于所述沟槽中。
在步骤S500中,具体参考图10所示,在所述沟槽中形成化学镀金属400,所述化学镀金属400和所述顶层金属层100电性连接。其中,所述化学镀金属400可采用化学镀工艺形成,以及所述化学镀金属400的材料例如包括镍。
需要说明的是,本实施例中通过对钝化层的制备工艺进行优化,一方面降低了所述顶层金属层100受到刻蚀损伤而导致晶界的深度加大的问题,另一方面,也有效改善了顶层金属层100上残留有污染物的问题(尤其是,大大降低了顶层金属层100的晶界中容易残留有机材料的风险)。因此,可以有效提高顶层金属层100的品质,能够为所述化学镀金属400提供良好的生长环境,进而有利于改善制备出的化学镀金属400出现颜色和形貌异常的问题。
基于如上所述的优化化学镀金属的方法,以下对所形成的具有化学镀金属的结构进行说明。具体可参考图10所示,所述结构包括:衬底结构,所述衬底结构具有顶层金属层100;无机钝化层200,形成在所述顶层金属层100上,包括第一钝化层210和形成在所述第一钝化层上210的第二钝化层220,并且所述第二钝化层220的厚度小于所述第一钝化层210的厚度;有机钝化层300,至少形成在所述无机钝化层200上,并且还具有依次贯穿所述有机钝化层300和所述无机钝化层200的沟槽;以及,化学镀金属400,形成在所述沟槽中,以和所述顶层金属层100电性连接。
具体而言,通过在衬底结构上形成钝化层(包括无机钝化层200和有机钝化层300),以避免受到外界环境(例如水汽、灰尘等)的影响,进而保障其电性能和可靠性能的稳定,尤其是针对衬底表面裸露出的顶层金属层100而言,通过对其进行钝化保护,还可以进一步避免顶层金属层100的被氧化,确保顶层金属层的电性传导性能。
本实施例中,所述第一钝化层210中形成有第一开口,以及所述第二钝化层220覆盖所述第一钝化层210的顶表面,并且还覆盖所述第一开口的侧壁。进一步的,所述有机钝化层300覆盖所述第二钝化层220中位于所述第一钝化层顶表面的部分,并且还覆盖所述第二钝化层220中位于所述第一开口侧壁的部分,进而使得所述无机钝化层200中仅对应于第二钝化层220的厚度范围从所述有机钝化层300暴露出,即从所述有机钝化层300暴露出的无机钝化层的范围较小。
综上所述,在本实施例提供的优化化学镀金属的方法中,通过对钝化层的制备工艺进行优化,以避免对顶层金属层造成不利影响,从而有利于改善所形成的化学镀金属的颜色和形貌异常的问题。
需要说明的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围。
还应当理解的是,除非特别说明或者指出,否则说明书中的术语“第一”、“第 二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到,此处描述的术语仅仅用来描述特定实施例,而不是用来限制本发明的范围。必须注意的是,此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准,除非上下文明确表示相反意思。例如,对“一个步骤”或“一个装置”的引述意味着对一个或 多个步骤或装置的引述,并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及,词语“或”应该被理解为具有逻辑“或”的定义,而不是逻辑“异或”的定义,除非上下文明确表示相反意思。
Claims (9)
1.一种优化化学镀金属的方法,其特征在于,包括:
提供一衬底结构,所述衬底结构具有顶层金属层;
在所述顶层金属层上形成无机钝化层,包括:在所述顶层金属层上形成第一钝化层,所述第一钝化层中开设有第一开口以暴露出所述顶层金属层;以及,在所述第一钝化层上形成第二钝化层,所述第二钝化层覆盖所述第一钝化层,以及还覆盖所述第一开口的侧壁和暴露于所述第一开口中的顶层金属层的顶表面,并且所述第二钝化层的厚度小于所述第一钝化层的厚度;
在所述无机钝化层上形成有机钝化层,所述有机钝化层中开设有第二开口,以暴露出位于所述第一开口内的至少部分第二钝化层,所述有机钝化层的第二开口的开口尺寸小于由所述第二钝化层在所述第一开口中限定出的内凹槽的开口尺寸,以使所述有机钝化层还覆盖所述第二钝化层中位于所述第一开口侧壁的部分;
以所述有机钝化层为掩模刻蚀所述第二钝化层,以暴露出所述顶层金属层并形成沟槽;以及,
执行化学镀工艺,以在所述沟槽中形成化学镀金属,所述化学镀金属和所述顶层金属层电性连接。
2.如权利要求1所述的优化化学镀金属的方法,其特征在于,所述第一钝化层和所述第二钝化层的材料相同。
3.如权利要求1所述的优化化学镀金属的方法,其特征在于,所述第一钝化层和所述第二钝化层的材料均包括氮化硅。
4.如权利要求1所述的优化化学镀金属的方法,其特征在于,所述第二钝化层的厚度小于等于五分之一的所述第一钝化层的厚度。
5.如权利要求1所述的优化化学镀金属的方法,其特征在于,所述无机钝化层的厚度为9k Å ~13k Å。
6.如权利要求1所述的优化化学镀金属的方法,其特征在于,所述第一钝化层的厚度为8kÅ ~12k Å,所述第二钝化层的厚度为0.8kÅ ~1.2k Å。
7.如权利要求1所述的优化化学镀金属的方法,其特征在于,所述有机钝化层的形成方法包括:
在所述第二钝化层上涂覆有机材料层,所述有机材料层覆盖所述第二钝化层且还填充所述第一开口;
在所述有机材料层的顶表面上形成光阻层,并对所述光阻层执行曝光工艺;以及,
执行显影工艺,以在所述光阻层中形成开槽,并且显影液还通过所述开槽溶解暴露出的有机材料层,以至少部分去除所述有机材料层中对应在所述第一开口中的部分,以形成具有第二开口的所述有机钝化层。
8.如权利要求1所述的优化化学镀金属的方法,其特征在于,所述有机钝化层的材料包括聚酰亚胺。
9.一种采用如权利要求1-8任意一项所述的优化化学镀金属的方法形成的具有化学镀金属的结构,包括:
衬底结构,所述衬底结构具有顶层金属层;
无机钝化层,形成在所述顶层金属层上,包括第一钝化层和形成在所述第一钝化层上的第二钝化层,并且所述第二钝化层的厚度小于所述第一钝化层的厚度;
有机钝化层,至少形成在所述无机钝化层上,并且还具有依次贯穿所述有机钝化层和所述无机钝化层的沟槽,以及所述有机钝化层还在所述沟槽的侧壁位置覆盖所述第二钝化层;以及,
化学镀金属,形成在所述沟槽中,以和所述顶层金属层电性连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011282045.4A CN112117235B (zh) | 2020-11-17 | 2020-11-17 | 一种优化化学镀金属的方法及具有化学镀金属的结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011282045.4A CN112117235B (zh) | 2020-11-17 | 2020-11-17 | 一种优化化学镀金属的方法及具有化学镀金属的结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112117235A CN112117235A (zh) | 2020-12-22 |
CN112117235B true CN112117235B (zh) | 2021-02-12 |
Family
ID=73794516
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011282045.4A Active CN112117235B (zh) | 2020-11-17 | 2020-11-17 | 一种优化化学镀金属的方法及具有化学镀金属的结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112117235B (zh) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103151329A (zh) * | 2011-12-07 | 2013-06-12 | 台湾积体电路制造股份有限公司 | 用于封装芯片的钝化层 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100548998B1 (ko) * | 2003-09-25 | 2006-02-02 | 삼성전자주식회사 | 동일레벨에 퓨즈와 커패시터를 갖는 반도체소자 및 그것을제조하는 방법 |
US9720295B2 (en) * | 2011-09-27 | 2017-08-01 | Lg Display Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
CN105742238A (zh) * | 2016-03-02 | 2016-07-06 | 京东方科技集团股份有限公司 | 孔结构和阵列基板及其制作方法、探测装置和显示装置 |
CN107068612B (zh) * | 2017-05-12 | 2021-04-13 | 京东方科技集团股份有限公司 | 一种过孔的制作方法及显示基板的制作方法、显示基板 |
US10170536B1 (en) * | 2017-06-19 | 2019-01-01 | Taiwan Semiconductor Manufacturing Company Ltd. | Magnetic memory with metal oxide etch stop layer and method for manufacturing the same |
-
2020
- 2020-11-17 CN CN202011282045.4A patent/CN112117235B/zh active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103151329A (zh) * | 2011-12-07 | 2013-06-12 | 台湾积体电路制造股份有限公司 | 用于封装芯片的钝化层 |
Also Published As
Publication number | Publication date |
---|---|
CN112117235A (zh) | 2020-12-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI536497B (zh) | Semiconductor device manufacturing method and semiconductor device | |
US20110001236A1 (en) | Semiconductor device and a method of manufacturing the same | |
JP5857615B2 (ja) | 電子装置およびその製造方法 | |
US20060249845A1 (en) | Semiconductor device and manufacturing method of the same | |
US20080185716A1 (en) | Bump structure having a reinforcement member and manufacturing method thereof | |
US20240312894A1 (en) | Semiconductor packages | |
JP3600544B2 (ja) | 半導体装置の製造方法 | |
EP0534631B1 (en) | Method of forming vias structure obtained | |
EP3358616B1 (en) | Bond pad protection for harsh media applications | |
US8129835B2 (en) | Package substrate having semiconductor component embedded therein and fabrication method thereof | |
JP2003204014A (ja) | 半導体ウエハ、バンプ付き半導体ウエハの製造方法、バンプ付き半導体チップ及びその製造方法、半導体装置、回路基板並びに電子機器 | |
US7687320B2 (en) | Manufacturing method for packaged semiconductor device | |
CN112117235B (zh) | 一种优化化学镀金属的方法及具有化学镀金属的结构 | |
US20040171277A1 (en) | Method of forming a conductive metal line over a semiconductor wafer | |
JP2008244383A (ja) | 半導体装置およびその製造方法 | |
US7384873B2 (en) | Manufacturing process of semiconductor device | |
US5252177A (en) | Method for forming a multilayer wiring of a semiconductor device | |
KR20090075883A (ko) | 알루미늄 단자 금속층이 없는 금속화층 스택 | |
CN110867372B (zh) | 一种半导体器件的形成方法 | |
US7144760B2 (en) | Semiconductor device, method of manufacturing the same, circuit board, and electronic equipment | |
US20040259345A1 (en) | Formation method of conductive bump | |
US20190214357A1 (en) | Semiconductor device having a bump structure and method for manufacturing the same | |
JP4686962B2 (ja) | 半導体装置の製造方法 | |
US6441490B1 (en) | Low dielectric constant stop layer for integrated circuit interconnects | |
JP2007115853A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP01 | Change in the name or title of a patent holder | ||
CP01 | Change in the name or title of a patent holder |
Address after: 518 Shaoxing Road, Zhejiang Province Patentee after: Shaoxing SMIC integrated circuit manufacturing Co.,Ltd. Address before: 518 Shaoxing Road, Zhejiang Province Patentee before: SMIC manufacturing (Shaoxing) Co.,Ltd. |