JPH07321298A - 半導体装置製造方法 - Google Patents

半導体装置製造方法

Info

Publication number
JPH07321298A
JPH07321298A JP7122303A JP12230395A JPH07321298A JP H07321298 A JPH07321298 A JP H07321298A JP 7122303 A JP7122303 A JP 7122303A JP 12230395 A JP12230395 A JP 12230395A JP H07321298 A JPH07321298 A JP H07321298A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
slice
conductive
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7122303A
Other languages
English (en)
Other versions
JP2987081B2 (ja
Inventor
Ronald Dekker
デッカー ロナルド
Henricus G R Maas
ホデフリダス ラファエル マース ヘンリカス
Den Einden Wilhelmus T A J Van
テオドラス アントニウス ヨハネス ファン デン アインデン ウイルヘルムス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV, Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPH07321298A publication Critical patent/JPH07321298A/ja
Application granted granted Critical
Publication of JP2987081B2 publication Critical patent/JP2987081B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges

Abstract

(57)【要約】 【目的】 同一のホトリソグラフィック装置及び同一の
位置合わせマークを用いて半導体装置を製造できるよう
にする。 【構成】 絶縁層３及び半導体材料層４が設けられた半
導体スライスの第１面上に、半導体素子５及び導体トラ
ック１４を形成する。次に、半導体スライスを第１面の
側で支持スライス１５に固定し、その後絶縁層３が露出
しはじめるまで材料除去する。絶縁層３に、導電素子１
９を設けたコンタクト窓１８を設ける。これを、半導体
スライスが支持スライス１５に固定される前に、半導体
スライスの第１面から行う。半導体素子５を、導電素子
１９を介して接触ワイヤ２０と外部接触させる。コンタ
クト窓１８及び導電素子１９を、半導体素子の製造が実
行される処理工程中に形成することもできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁層を介して半導体
材料層を設けた半導体スライスの第１面に半導体素子及
び導体トラックを形成し、その後前記半導体スライスを
前記第１面の側で支持スライスに固定し、その後前記絶
縁層が露出されるまで前記半導体スライスをその第２面
から材料除去し、この間に、前記半導体層に接続される
導電素子を設けるコンタクト窓を、前記絶縁層に設けて
半導体装置を製造する半導体装置製造方法に関するもの
である。
【０００２】
【従来の技術】支持スライスを、通常の方法例えば鋸引
きにより個別のパーツに細分して、一つ又は複数の半導
体素子を具えることができる個々の半導体装置を形成す
ることができる。一つの半導体素子を具える場合別個の
半導体装置が得られ、複数の半導体素子を具える場合集
積半導体装置が得られる。半導体素子を、例えばバイポ
ーラトランジスタ又は電界効果トランジスタとするとこ
ができる。
【０００３】半導体素子を形成した後には、もはや半導
体スライスを約２００℃より上の温度に加熱する必要が
ないので、半導体スライスの支持スライスへの固定及び
支持スライスそれ自体には厳しい要求を課す必要がな
い。半導体スライスを、例えば銅のような金属で形成さ
れた導電支持スライス、又は、例えばガラス若しくはア
ルミナのような絶縁体で形成された絶縁支持スライス
に、エポキシ接着剤又はアクリレート接着剤のような合
成樹脂接着剤を介して固定することができる。支持スラ
イスは、半導体スライス材料の膨張率と異なる膨張率を
有することができる。膨張差はその後の処理工程中は小
さく、この場合接着剤層で調整することができる。
【０００４】例えばシリコン製の半導体材料層を、単結
晶、多結晶又はアモルファスとすることができる。例え
ば酸化ケイ素で形成された絶縁層を、堆積や他の種々の
方法で設けることができる。酸化ケイ素層を、例えばシ
リコンスライスに酸素を注入することにより得ることが
できる。
【０００５】半導体材料層が設けられた絶縁層は、絶縁
層が露出される材料減少処理中、この材料減少を自動的
に停止させる層として、すなわちエッチング処理中のエ
ッチングストッパ層として、又は、研磨処理中の研磨ス
トッパ層として作用することができる。絶縁層それ自体
は除去されず、その後半導体素子に対する絶縁体として
作用する。絶縁層には、半導体素子を接続する導電素子
が設けられるコンタクト窓が設けられる。この場合、半
導体素子を、これら導電素子を介して外部と接触させる
ことができる。
【０００６】特開平1-18248 号公報の英文要約書は、絶
縁層にコンタクト窓を設け、この絶縁層を材料減少処理
によって露出した後コンタクト窓に導電素子を設けた冒
頭で説明したような種類の方法を開示している。
【０００７】
【発明が解決しようとする課題】通常、ホトレジストマ
スクを絶縁層に設けて、絶縁層中にコンタクト窓を形成
している。したがってホトレジスト層を、露出された絶
縁層上に設けられて、その後ホトレジストマスクのパタ
ーン化を行う。既知の方法には、このホトリソグラフィ
ック工程中、半導体素子及び導体トラックを第１面の側
に設けている間半導体スライスの第１面の側に設けた位
置合わせマークを用いることができないという欠点があ
る。導電素子をコンタクト窓に設けるためにもホトレジ
ストマスクを設ける必要があり、したがって前記位置合
わせマークを用いることができない。
【０００８】さらに、半導体スライスに半導体素子及び
導体トラックを形成するのに用いられる装置以外の装置
が、コンタクト窓及び導電素子を設けるために必要とさ
れている。半導体素子、導体トラック及び絶縁層が固定
される支持スライスは、例えば半導体スライスの厚さと
異なる厚さを有する。
【０００９】本発明の目的は、半導体スライスの第１面
の側に半導体素子及び導体トラックを形成し、絶縁層中
にコンタクト窓を形成し、かつ、導電素子を形成するた
めに、同一のホトリソグラフィック装置及び半導体スラ
イスの第１面の側の同一の位置合わせマークを用いるこ
とができる半導体装置製造方法を提供することである。
【００１０】
【課題を解決するための手段】このために冒頭で説明し
た方法は、前記半導体スライスを前記支持スライスに固
定する前に、前記絶縁層にコンタクト窓を設け、かつ、
このコンタクト窓内において前記導電素子を、前記半導
体スライスの前記第１面から設けることを特徴とするも
のである。
【００１１】同一の半導体スライスは、絶縁層にコンタ
クト窓を設けるとともに、導電素子を設けるために、半
導体素子及び導体トラックの形成中、同一の第１面の側
において処理される。このために、同一のリソグラフィ
ック装置及び同一の位置合わせマークを用いることがで
きる。本発明は、半導体スライスを支持スライス上に固
定する前にコンタクト窓に設けた導電素子を、絶縁層が
露出される材料減少処理中に露出するという認識に基づ
く。この場合、このように露出された導電素子により半
導体素子との外部接触が可能になる。
【００１２】実際、半導体スライスを支持スライス上に
固定する前の全ての処理工程を、残りの処理工程が実行
されるスペースとは異なるスペースで実行することがで
きる。固定前の工程を清浄室で行う必要があるが、固定
後の工程を、ほこり粒子の存在について清浄室ほど厳格
に要求されない清浄室の外側のスペースで実行すること
ができる。このようなスペースは清浄室に比べて著しく
廉価であるので、本発明による方法を比較的低コストで
実施することができる。
【００１３】前記絶縁層にコンタクト窓を形成した後、
前記半導体スライスの前記第１面上に導電層を堆積し、
次いで前記導体トラックと導電素子の両方を形成する場
合、導体トラック及び導電素子を単一のホトリソグラフ
ィック工程で形成することができる。
【００１４】好適には、前記導電材料層を導電基板層上
に堆積し、その後前記導体トラック及び前記導電素子を
前記導電層及び前記基板層に形成する。この場合、基板
層材料及び導電層材料を適切に選択して、導電層が絶縁
層の露出工程中基板層により十分保護され、同時に導体
トラックが比較的低い電気抵抗を有するようにすること
ができる。酸化ケイ素の絶縁層を介して半導体材料のシ
リコン層を設けたシリコン製の半導体スライスを用いる
場合、シリコンは絶縁層の露出工程中除去される。この
場合、このような体積減少処理を、酸化ケイ素絶縁層に
到達すると停止させるようにする必要がある。これを、
通常の方法、例えばＫＯＨを含むエッチング槽で十分選
択的に行うことができる。この場合、導電層を、チタ
ン、タングステン又はチタン−タングステン合金の基板
層によって非常に有効に保護することができる。例え
ば、アルミニウム又はアルミニウム合金の層を基板層に
設けることにより、チタン、タングステン、チタン−タ
ングステン合金の層に形成された導体トラックの電気抵
抗より低い電気抵抗を有する導体トラックを形成するこ
とができる。
【００１５】前記導電層を堆積する前に、前記コンタク
ト窓の底部に予備層を設けることもできる。この場合、
導電層を、絶縁層露出工程中この予備層によって保護す
る。既に説明した同一の半導体スライスを使用する場
合、予備層をチタン、タングステン、チタン−タングス
テン合金で形成することができる。しかしながらこの場
合、予備層を非導電材料で形成することもできる。この
場合、例えば、ＫＯＨを含む槽でのエッチング中エッチ
ングストッパとして非常に有効に働く窒化ケイ素を用い
ることができる。しかしながら、材料減少処理中又は材
料減少処理後、コンタクト窓内の導電層を露出する必要
がある。
【００１６】予備層を絶縁材料で形成した場合だけでな
く、予備層を導電材料で形成した場合及び導電層を導電
基板層に設けた場合にも導電層を露出する。いずれの場
合でも、アルミニウムやアルミニウム合金のような材料
で導電層を製造して、外部接触のための通常の接合技術
により導電ワイヤをこの導電層に設けることができる。
【００１７】
【実施例】図１〜６は、本発明による製造方法の製造工
程中の半導体装置の断面図を示す。製造工程は、絶縁層
３上に堆積された半導体材料層４を第１面２の側に設け
た約７００μｍの厚さの半導体スライス１から開始す
る。本例では、酸素イオンを注入することにより約０．
４μｍの厚さの酸化ケイ素層３を設けた単結晶シリコン
の半導体スライス１を用いる。酸化ケイ素層３上に、単
結晶シリコン４で形成された約０．１μｍの半導体材料
層が存在する。しかしながらこのことは本発明では重要
ではない。半導体層を、多結晶半導体材料層又はアモル
ファス半導体材料層とすることもでき、半導体材料をシ
リコン以外の半導体材料とすることができる。絶縁層
を、酸化ケイ素以外の材料から製造することもできる。
【００１８】半導体素子を第１面２上に通常の方法で形
成する。これら半導体素子を、電界効果トランジスタや
バイポーラトランジスタのような種々の素子とすること
ができる。本例では、明瞭のために電界効果トランジス
タの形態の単一の素子を設けたものを示す。このため
に、シリコン層４にｐ型ドーピングを通常の方法で行
い、次いで互いに絶縁された島５を細分する。本例で
は、シリコン層４を、島５間の絶縁層３からエッチング
除去する。電界効果トランジスタをこれら島のそれぞれ
に形成する。このためにシリコン層４にゲート絶縁層６
を設け、その後シリコン層４に通常の熱酸化を行う。次
いで、ゲート電極８を形成する多結晶シリコン層７を堆
積する。マスクとして働くゲート電極８とともに、ソー
ス９及びドレイン１０を、ｎ型不純物を注入することに
より順次形成する。最後に、このように形成されたトラ
ンジスタに、絶縁酸化ケイ素層１１を被覆する。
【００１９】コンタクト窓１２を酸化ケイ素層１１に設
け、その後導体トラック１４を、半導体スライス１の第
１面２上の導電層１３に通常の方法で形成する。
【００２０】導体トラック１４を形成した後、半導体ス
ライス１を第１面２の側で支持スライス１５に固定す
る。本例では、半導体スライス１を、アクリラート接着
剤層１６を介して約１．５ｍｍの厚さのガラス支持スラ
イス１５に固定する。導体トラック１４を形成した後に
は半導体スライス１をもはや約２００℃より上の温度に
加熱する必要がない。したがって、半導体スライス１を
支持スライス１５に固定及び支持スライスそれ自体を固
定するのに極端な要求を課せられない。半導体スライス
１を、例えばエポキシ接着剤又は本例のようなアクリレ
ート接着剤のような合成樹脂接着剤で支持スライス１５
に固定することができる。本例では支持プレート１５を
ガラスで形成するが、例えばこのプレートを、銅で形成
された金属支持プレートや、例えば酸化アルミニウムの
絶縁体とすることもできる。一般に、支持スライスは、
半導体スライス材料の膨張率と異なる膨張率を有するこ
とができる。膨張差はその後の製造工程中では小さく、
したがって接着剤層によって調整することができる。
【００２１】半導体スライス１を支持スライス１５に固
定した後、絶縁層３が露出されるまで半導体スライスの
第２面１７から材料除去される。この目的ために、第２
面１７を先ず通常の化学機械研磨処理で露出して、酸化
ケイ素３の絶縁層が数μｍ未満になるまでＫＯＨを含む
エッチング槽に露出する。エッチング処理は、層３に到
達すると自動的に停止する。この層３はエッチングスト
ッパとして働く。
【００２２】酸化ケイ素絶縁層３に、半導体素子（図で
はトランジスタのソース９）に接続された導電素子１９
が存在するコンタクト窓１８を設ける。本発明によれ
ば、コンタクト窓１８及び導電素子１９を、導電素子１
９を支持スライス１５に固定する前に半導体スライス１
の第１面２から形成する。本例では、コンタクト窓１２
を酸化ケイ素層１１に形成するのと同一のホトリソグラ
フィック処理工程中に、コンタクト窓１８を絶縁酸化ケ
イ素層３に形成する。したがって、コンタクト窓１２を
形成するのに用いられる位置合わせマーク（図示せず）
と同一のマークを、コンタクト窓１８を形成するのにも
用いることができる。本例では、導体トラック１４及び
導電素子１９を一つの同一の導電層１３に形成する。こ
の場合、導体トラック１４及び導電素子１９を、通常の
方法で一つの同一のホトリソグラフィック処理工程で形
成することができる。コンタクト窓１２及び１８を形成
する位置合わせマークもこの目的で使用することができ
る。
【００２３】絶縁酸化ケイ素層３を半導体スライス１の
第２面１７から露出した後、コンタクト窓１８に設けた
導電素子１９をも露出する。この場合、本例では電界効
果トランジスタである半導体素子を、これら露出された
導電素子１９を介して接触させることができる。本例で
はこれを、通常の接合技術により設けられたコンタクト
ワイヤ２０を介して行った。電気めっきにより、露出さ
れた導電素子１９に外部コンタクトを設けることもでき
る。
【００２４】外部コンタクトワイヤ２０を設けるため
に、支持スライスを通常の方法、例えば鋸引きにより個
々のパーツに細分し、これにより個別の半導体装置が形
成される。これら半導体装置は、一つ又は複数の半導体
素子をそれぞれ具えることができる。一つの半導体素子
を具える場合には別個の半導体装置が得られ、複数の半
導体素子を具える場合には集積半導体装置が得られる。
【００２５】半導体スライス１を支持スライス１５に固
定する前の全ての処理工程を、残りの処理工程が行われ
るスペースとは異なるスペースで行うことができる。固
定前の全ての処理工程は清浄室で行われ、その後の処理
工程は、ほこり粒子の存在についてそれほど厳格な要求
がされない部屋で行われる。その結果、本発明による方
法を比較的低コストで行うことができる。
【００２６】図７は、本発明による方法の好適実施例の
一段階を示す。この段階では、導電層１３を導電基板層
２１上に堆積し、その後導体トラック１４，１４Ａ及び
導電素子１９，１９Ａを、導電層１３（１４及び１９）
と基板層２１（１４Ａ及び１９Ａ）の双方に形成する。
基板層２１及び導電層１３の材料を適切に選択して、導
電層１３が絶縁層３の露出工程中基板層２１により十分
に保護されるとともに、導電トラック１４が比較的低い
電気抵抗を有するようにすることができる。この場合、
チタン、タングステン又はチタン−タングステン合金を
基板層２１の材料として選択する。酸化ケイ素絶縁層３
を、ＫＯＨを有するエッチング槽に露出する。導電層１
３は、このエッチング槽中で基板層２１により有効に保
護される。アルミニウム又はアルミニウム合金を導電層
１３の材料として選択する。その結果、導体トラック１
４は、チタン、タングステン又はチタン−タングステン
合金層に形成された導体トラックの電気抵抗よりも低い
電気抵抗を有する。
【００２７】図８は、本発明による方法の好適実施例の
他の段階を示す。この段階では、導電層１３を堆積する
前に、コンタクト窓１８の底部２２に予備層２３を設け
る。これは、絶縁層１１上並びにコンタクト窓１２及び
１８に予備層２４を堆積することにより行われ、次いで
この予備層に、窓１８及びこの窓を取り囲むエッジ２５
を被覆するホトレジストマスク（図示せず）を被覆す
る。次いでエッチング処理が行われ、これにより予備層
が被覆されていない部分が除去される。したがって予備
層２３がコンタクト窓１８の底部２２に存在したままで
ある。底部２２に予備層２３を被覆した後、導体トラッ
ク１４及び導電素子１９が次に形成される導電層１３を
堆積する。
【００２８】絶縁層３の露出処理中、導電層１３を予備
層２３によって保護する。図８に示す例では、予備層２
３の材料及び導電層１３の材料を互いに全く依存せずに
選定することができ、予備層の材料を、ＫＯＨエッチン
グ槽に対して十分な耐性を有するように選択し、かつ、
導電層１３の材料を、導体トラック１４が低電気抵抗を
有するとともに、半導体素子と良好に接触するように選
択することができる。この場合、予備層２３をチタン、
タングステン又はチタン−タングステン合金で形成する
ことができ、導電層１３をアルミニウム又はアルミニウ
ム合金で形成することができる。この場合、約１０ｎｍ
の厚さの予備層は、導電層１９を保護するのには十分で
ある。
【００２９】図９は、本発明による方法の好適実施例の
他の段階を示す。この段階では、予備層２６を、例えば
約２０ｎｍの厚さの窒化ケイ素層の非導電材料で形成す
る。この場合、窒化ケイ素層は、ＫＯＨを含むエッチン
グ槽でのエッチング中エッチングストッパとして非常に
有効である。絶縁層３露出中又は露出後は、図１０に示
すように、コンタクト窓１８内の導電素子１９も露出さ
れる。これを、酸化ケイ素の絶縁層３をＫＯＨエッチン
グ槽に露出した後、エッチング処理を通常のＣＦ4 −Ｏ
2 プラズマで実行するという簡単な方法で行うことがで
きる。
【００３０】導電層１９を、図８に示した例のように予
備層２３を導電材料で形成した場合、又は、図７に示し
た例のように導電層１９を導電基板層１９Ａ上に形成し
た場合にも有効に露出することができる。これらの場合
でも、導電ワイヤ２０を通常の接合技術により外部接触
用に設けることができる導電層１３を、アルミニウムや
アルミニウム合金のような材料から製造することができ
る。
【図面の簡単な説明】
【図１】本発明による製造方法の一工程を示す図であ
る。
【図２】本発明による製造方法の他の工程を示す図であ
る。
【図３】本発明による製造方法の他の工程を示す図であ
る。
【図４】本発明による製造方法の他の工程を示す図であ
る。
【図５】本発明による製造方法の他の工程を示す図であ
る。
【図６】本発明による製造方法の他の工程を示す図であ
る。
【図７】本発明による方法の好適実施例の一段階を示す
図である。
【図８】本発明による方法の好適実施例の他の段階を示
す図である。
【図９】本発明による方法の好適実施例の他の段階を示
す図である。
【図１０】本発明による方法の好適実施例の他の段階を
示す図である。
【符号の説明】
１ 半導体スライス ２ 第１面 ３，１１ 酸化ケイ素層 ４ 半導体材料層 ５ 半導体素子 ６ ゲート絶縁層 ７ 多結晶シリコン層 ８ ゲート電極 ９ ソース １０ ドレイン １２，１８ コンタクト層 １３ 導電層 １４，１４Ａ 導体トラック １５ 支持スライス １６ アクリラート接着剤層 １７ 第２面 １９，１９Ａ 導電素子 ２０ コンタクトワイヤ ２１ 導電基板層 ２２ 底部 ２３，２４，２６ 予備層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 21/336 (72)発明者 ヘンリカス ホデフリダス ラファエル マース オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 ウイルヘルムス テオドラス アントニウ ス ヨハネス ファン デン アインデン オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層を介して半導体材料層を設けた半
    導体スライスの第１面に半導体素子及び導体トラックを
    形成し、その後前記半導体スライスを前記第１面の側で
    支持スライスに固定し、その後前記絶縁層が露出される
    まで前記半導体スライスをその第２面から材料除去し、
    この間に、前記半導体層に接続される導電素子を設ける
    コンタクト窓を、前記絶縁層に設けて半導体装置を製造
    するに当たり、前記半導体スライスを前記支持スライス
    に固定する前に、前記絶縁層にコンタクト窓を設け、か
    つ、このコンタクト窓内において前記導電素子を、前記
    半導体スライスの前記第１面から設けることを特徴とす
    る半導体装置製造方法。
  2. 【請求項２】 前記絶縁層にコンタクト窓を形成した
    後、前記半導体スライスの前記第１面上に導電層を堆積
    し、次いで前記導体トラックと導電素子の両方を形成す
    ることを特徴とする請求項１記載の半導体装置製造方
    法。
  3. 【請求項３】 前記導電材料層を導電基板層上に堆積
    し、その後前記導体トラック及び前記導電素子を、前記
    導電層及び前記基板層の双方に形成することを特徴とす
    る請求項２記載の半導体装置製造方法。
  4. 【請求項４】 前記導電層を堆積する前に、前記コンタ
    クト窓の底部に予備層を設けることを特徴とする請求項
    ２記載の半導体装置製造方法。
  5. 【請求項５】 前記絶縁層を露出した後、前記コンタク
    ト窓の内側の導電層も露出することを特徴とする請求項
    ３又は４記載の半導体装置製造方法。
JP7122303A 1994-05-24 1995-05-22 半導体装置製造方法 Expired - Lifetime JP2987081B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
BE9400527A BE1008384A3 (nl) 1994-05-24 1994-05-24 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.
BE09400527 1994-05-24

Publications (2)

Publication Number Publication Date
JPH07321298A true JPH07321298A (ja) 1995-12-08
JP2987081B2 JP2987081B2 (ja) 1999-12-06

Family

ID=3888174

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7122303A Expired - Lifetime JP2987081B2 (ja) 1994-05-24 1995-05-22 半導体装置製造方法

Country Status (8)

Country Link
US (1) US5504036A (ja)
EP (1) EP0684643B1 (ja)
JP (1) JP2987081B2 (ja)
KR (1) KR100348233B1 (ja)
CN (1) CN1061783C (ja)
BE (1) BE1008384A3 (ja)
DE (1) DE69505048T2 (ja)
TW (1) TW288193B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283554A (ja) * 1996-04-18 1997-10-31 Nec Corp 半導体装置及びその製造方法
JP2003031780A (ja) * 2001-06-07 2003-01-31 Ind Technol Res Inst 薄膜トランジスタパネルの製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204074B1 (en) * 1995-01-09 2001-03-20 International Business Machines Corporation Chip design process for wire bond and flip-chip package
JP4060882B2 (ja) * 1995-05-10 2008-03-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子装置の製造方法
AU714520B2 (en) * 1996-01-31 2000-01-06 Cochlear Limited Thin film fabrication technique for implantable electrodes
US5698474A (en) * 1996-02-26 1997-12-16 Hypervision, Inc. High speed diamond-based machining of silicon semiconductor die in wafer and packaged form for backside emission microscope detection
US5965933A (en) * 1996-05-28 1999-10-12 Young; William R. Semiconductor packaging apparatus
EP1503406A3 (en) * 1996-10-29 2009-07-08 Tru-Si Technologies, Inc. Back-side contact pads of a semiconductor chip
KR100377033B1 (ko) 1996-10-29 2003-03-26 트러시 테크날러지스 엘엘시 Ｉｃ 및 그 제조방법
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US5897371A (en) * 1996-12-19 1999-04-27 Cypress Semiconductor Corp. Alignment process compatible with chemical mechanical polishing
EP1148546A1 (de) * 2000-04-19 2001-10-24 Infineon Technologies AG Verfahren zur Justierung von Strukturen auf einem Halbleiter-substrat
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
JP3788268B2 (ja) * 2001-05-14 2006-06-21 ソニー株式会社 半導体装置の製造方法
US7831151B2 (en) 2001-06-29 2010-11-09 John Trezza Redundant optical device array
US6753199B2 (en) * 2001-06-29 2004-06-22 Xanoptix, Inc. Topside active optical device apparatus and method
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
US8294172B2 (en) 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
US20030189215A1 (en) 2002-04-09 2003-10-09 Jong-Lam Lee Method of fabricating vertical structure leds
US6841802B2 (en) * 2002-06-26 2005-01-11 Oriol, Inc. Thin film light emitting diode
JP2005150686A (ja) 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
CN101002130A (zh) * 2004-08-09 2007-07-18 皇家飞利浦电子股份有限公司 用于将至少两种预定量的流体和/或气体结合在一起的方法
CN100555633C (zh) * 2004-10-05 2009-10-28 Nxp股份有限公司 半导体器件
JP2009500820A (ja) * 2005-06-29 2009-01-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ アセンブリを製造する方法及びアセンブリ
JP2008078486A (ja) * 2006-09-22 2008-04-03 Oki Electric Ind Co Ltd 半導体素子
GB2492532B (en) * 2011-06-27 2015-06-03 Pragmatic Printing Ltd Transistor and its method of manufacture
GB2492442B (en) * 2011-06-27 2015-11-04 Pragmatic Printing Ltd Transistor and its method of manufacture
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532003A (en) * 1982-08-09 1985-07-30 Harris Corporation Method of fabrication bipolar transistor with improved base collector breakdown voltage and collector series resistance
US4596069A (en) * 1984-07-13 1986-06-24 Texas Instruments Incorporated Three dimensional processing for monolithic IMPATTs
JPS6418248A (en) * 1987-07-13 1989-01-23 Nec Corp Manufacture of semiconductor device
US5081061A (en) * 1990-02-23 1992-01-14 Harris Corporation Manufacturing ultra-thin dielectrically isolated wafers
US5347154A (en) * 1990-11-15 1994-09-13 Seiko Instruments Inc. Light valve device using semiconductive composite substrate
US5091330A (en) * 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283554A (ja) * 1996-04-18 1997-10-31 Nec Corp 半導体装置及びその製造方法
JP2003031780A (ja) * 2001-06-07 2003-01-31 Ind Technol Res Inst 薄膜トランジスタパネルの製造方法

Also Published As

Publication number Publication date
TW288193B (ja) 1996-10-11
EP0684643A1 (en) 1995-11-29
JP2987081B2 (ja) 1999-12-06
US5504036A (en) 1996-04-02
BE1008384A3 (nl) 1996-04-02
CN1115118A (zh) 1996-01-17
DE69505048D1 (de) 1998-11-05
CN1061783C (zh) 2001-02-07
KR950034534A (ko) 1995-12-28
KR100348233B1 (ko) 2002-11-02
EP0684643B1 (en) 1998-09-30
DE69505048T2 (de) 1999-05-12

Similar Documents

Publication Publication Date Title
JPH07321298A (ja) 半導体装置製造方法
JPH10199989A (ja) Ｍｏｓ構造中の金属電極を有するセンサの製造方法
US4708904A (en) Semiconductor device and a method of manufacturing the same
JP4060882B2 (ja) 電子装置の製造方法
KR20060079844A (ko) 본드 패드 형성 방법
EP0155311B1 (en) Method for repair of buried contacts in mosfet devices
JPH0936379A (ja) 薄膜トランジスタの製造方法
JPH0611042B2 (ja) 半導体装置の製造方法
JPH08511659A (ja) 半導体本体表面に多層配線構造が設けられた半導体装置の製造方法
KR940007290B1 (ko) 와이어 본딩 패드 형성방법
JPS5828856A (ja) 半導体装置の製造方法
JPH0758706B2 (ja) 半導体装置の製造方法
JP2917362B2 (ja) 半導体装置の製造方法
JPH04286324A (ja) 低抵抗コンタクト製造方法
KR100479233B1 (ko) 온도 센서 제조 방법
JPH01268150A (ja) 半導体装置
JPS5951130B2 (ja) 漏洩電流の少ない半導体装置の製造方法
JPS6097628A (ja) 半導体装置の製造方法
JPS6237967A (ja) 半導体装置の製造方法
JPH01241845A (ja) 半導体装置の製造方法
JPH1022234A (ja) 半導体装置の製造方法
JPS63124457A (ja) 半導体装置の製造方法
JPS59114838A (ja) 半導体装置の製造方法
JPH0714918A (ja) 半導体素子の製造方法
JPS58121643A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081001

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091001

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101001

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101001

Year of fee payment: 11

S303 Written request for registration of pledge or change of pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316304

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101001

Year of fee payment: 11

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111001

Year of fee payment: 12

S303 Written request for registration of pledge or change of pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316304

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111001

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111001

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111001

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111001

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111001

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111001

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111001

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

S343 Written request for registration of root pledge or change of root pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316354

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R316Z02

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S343 Written request for registration of root pledge or change of root pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316354

SZ02 Written request for trust registration

Free format text: JAPANESE INTERMEDIATE CODE: R316Z02

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 13

S343 Written request for registration of root pledge or change of root pledge

Free format text: JAPANESE INTERMEDIATE CODE: R316350

S131 Request for trust registration of transfer of right

Free format text: JAPANESE INTERMEDIATE CODE: R313135

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 14

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 14

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 14

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 14

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term