DE69505048T2 - Herstellungsmethode für Halbleiterelemente in einer aktiven Schicht auf einem Trägersubstrat - Google Patents

Herstellungsmethode für Halbleiterelemente in einer aktiven Schicht auf einem Trägersubstrat

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Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen von Halbleiteranordnungen, wodurch Halbleiterelemente und Leiterbahnen auf einer ersten Seite einer Halbleiterscheibe gebildet werden, die mit einer auf einer Isolationsschicht liegenden Schicht aus Halbleitermaterial versehen ist, woraufhin die Halbleiterscheibe mit ihrer ersten Seite an einer Trägerscheibe befestigt wird und woraufhin Material von der Halbleiterscheibe von der anderen, zweiten Seite entfernt wird, bis die Isolationsschicht freigelegt worden ist, wobei während dieses Verfahrens die Isolationsschicht mit Kontaktfenstern versehen wird, in denen leitende Elemente vorgesehen werden, die mit den Halbleiterelementen verbunden sind.
  • Die Trägerscheibe kann in üblicher Weise in gesonderte Teile unterteilt werden, beispielsweise durch Sägen, um die einzelnen Halbleiteranordnungen zu bilden, die ein oder mehrere Halbleiterelemente umfassen können. Im ersten Fall werden diskrete Halbleiteranordnungen erhalten, im letzteren integrierte Halbleiteranordnungen. Die Halbleiterelemente können beispielsweise Bipolartransistoren oder Feldeffekttransistoren sein.
  • Da die Halbleiterscheibe nach Bildung der Halbleiterelemente nicht mehr auf Temperaturen oberhalb von ungefähr 200ºC erhitzt zu werden braucht, brauchen keine extrem hohen Anforderungen an die Befestigung der Halbleiterscheibe an der Trägerscheibe und an die Trägerscheibe selbst gestellt zu werden. Die Halbleiterscheibe kann an einer leitenden Trägerscheibe, die beispielsweise aus Metall wie z. B. Kupfer, hergestellt ist, oder an einer isolierenden Trägerscheibe, die beispielsweise aus einem Isolator wie z. B. Glas oder Aluminiumoxid hergestellt ist, mit Hilfe eines Kunstharzklebstoffes wie einem Epoxid- oder Acrylatklebstoff befestigt werden. Die Trägerscheibe kann einen Ausdehnungskoeffizienten haben, der sich von dem des Materials der Halbleiterscheibe unterscheidet. Unterschiede in der Ausdehnung werden in folgenden Prozeßschritten gering sein und können dann von der Klebstoffschicht aufgefangen werden.
  • Die Schicht aus Halbleitermaterial, beispielsweise aus Silicium, kann monokristallin sein, aber auch polykristallin oder amorph. Die Isolationsschicht, beispielsweise aus Siliciumoxid, kann durch Deposition aufgebracht werden, aber auch in einer anderen Weise. Eine Schicht aus Siliciumoxid kann beispielsweise durch Implantation von Sauerstoffionen in einer Siliciumscheibe erhalten werden.
  • Die Isolationsschicht, auf der die Schicht aus Halbleitermaterial aufgebracht wird, kann während der substratabtragenden Behandlung, bei der die Isolationsschicht freigelegt wird, als Schicht dienen, auf der diese Substratabtragung automatisch stoppt; als Ätzstoppschicht während einer Ätzbehandlung oder als Polierstoppschicht bei einer Polierbehandlung. Die Isolationsschicht selbst wird nicht entfernt und dient anschließend als Isolation für die Halbleiterelemente. Die Isolationsschicht wird mit Kontaktfenstern versehen, in denen leitende Elemente angebracht werden, die mit den Halbleiterelementen verbunden sind. Die Halbleiterelemente können dann durch diese leitenden Elemente hindurch von außen kontaktiert werden.
  • Die englischsprachige Zusammenfassung von JP-A-1/18248 beschreibt ein Verfahren der eingangs erwähnten Art, mit dem die Isolationsschicht mit Kontaktfenstern versehen wird und die leitenden Elemente in den Kontaktfenstern angebracht werden, nachdem die Isolationsschicht durch die substratabtragende Behandlung freigelegt worden ist.
  • Wie üblich muß eine Photolackmaske auf der Isolationsschicht aufgebracht werden, um die Kontaktfenster in der Isolationsschicht zu bilden. Dabei wird eine Photolackschicht auf der freigelegten Isolationsschicht aufgebracht, woraufhin eine Photolackmaske abgebildet wird. Ein Nachteil des bekannten Verfahrens ist, daß es bei diesem photolithographischen Prozeß nicht möglich ist, beim Anbringen des Halbleiterelements und der Leiterbahnen auf der ersten Seite der Halbleiterscheibe auf dieser Seite angebrachte Justiermarken zu verwenden. Eine Photolackmaske sollte auch fÜr das Anbringen der leitenden Elemente in den Kontaktfenstern aufgebracht werden, wofür die genannten Justiermarken auch nicht verwendet werden können.
  • Weiterhin wird sich andere Apparatur als die, die zum Bilden der Halbleiterelemente und der Leiterbahnen auf der Halbleiterscheibe verwendet wird, zum An bringen der Kontaktfenster und der leitenden Elemente als notwendig erweisen. Die Trägerscheibe, auf der die Halbleiterelemente und die Leiterbahnen und die Isolationsschicht befestigt sind, hat beispielsweise eine andere Dicke als die der Halbleiterscheibe.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zu verschaffen, das es ermöglicht, die gleiche photolithographische Apparatur und die gleichen Justiermarken auf der ersten Seite der Halbleiterscheibe, die zum Bilden der Halbleiterelemente und der Leiterbahnen auf der ersten Seite der Halbleiterscheibe verwendet werden, auch zum Bilden der Kontaktfenster in der Isolationsschicht und zum Bilden der leitenden Elemente zu verwenden.
  • Die vorliegende Erfindung wird durch das Verfahren nach Anspruch 1 definiert.
  • Die gleiche Halbleiterscheibe wird an ihrer gleichen ersten Seite wie bei der Bildung der Halbleiterelemente und der Leiterbahnen auch zum Anbringen der Kontaktfenster in der Isolationsschicht und zum Anbringen der leitenden Elemente bearbeitet. Hierfür können die gleiche lithographische Apparatur und die gleichen Justiermarken verwendet werden. Die Erfindung beruht auf der Erkenntnis, daß die leitenden Elemente, die in den Kontaktfenstern angebracht werden, bevor die Halbleiterscheibe an der Trägerscheibe befestigt wird, bei der subtratabtragenden Behandlung freigelegt werden, bei der die Isolationsschicht freigelegt wird. Die so freigelegten leitenden Elemente ermöglichen dann die äußere Kontaktierung der Halbleiterelemente.
  • In der Praxis können alle der Befestigung der Halbleiterscheibe auf der Trägerscheibe vorangehenden Prozeßschritte in einem anderem Raum ausgeführt werden als dem, in dem die übrigen Prozeßschritte ausgeführt werden. Die ersten Schritte müssen in einem Reinstraum ausgeführt werden, die anderen außerhalb in einem Raum, in dem weniger strenge Anforderungen an die Staubfreiheit gestellt werden. Da ein solcher Raum viel preiswerter ist als ein Reinstraum, kann das erfindungsgemäße Verfahren mit verhältnismäßig geringen Kosten ausgeführt werden.
  • Die Leiterbahnen und die leitenden Elemente können in einem einzigen photolithographischen Schritt gebildet werden, wenn nach Bildung der Kontaktfenster in der Isolationsschicht eine leitende Schicht auf der ersten Seite der Halbleiterscheibe deponiert wird, in der anschließend sowohl die Leiterbahnen als auch die leitenden Elemente gebildet werden.
  • Vorzugsweise wird die leitende Schicht auf einer leitenden Basisschicht deponiert, woraufhin die Leiterbahnen und die leitenden Elemente sowohl in der leitenden Schicht als auch in der Basisschicht gebildet werden. Die Materialien der Basisschicht und der leitenden Schicht können dann so gewählt werden, daß die leitende Schicht während des Prozesses des Freilegens der Isolationsschicht ausreichend durch die Basisschicht geschützt wird, während zusätzlich die Leiterbahnen einen verhältnismäßig niedrigen elektrischen Widerstand haben. Wenn eine Halbleiterscheibe aus Silicium mit einer Isolationsschicht aus Siliciumoxid verwendet wird, auf der eine Siliciumschicht aus Halbleitermaterial angebracht ist, dann wird während des Freilegens der Isolationsschicht Silicium entfernt. Diese substratabtragende Behandlung muß dann stoppen, wenn die Isolationsschicht aus Siliciumoxid erreicht wird. Dies kann in üblicher Weise erfolgen, beispielsweise hochselektiv in einem KOH-haltigen Ätzbad. In diesem Fall kann die leitende Schicht sehr wirksam durch eine Basisschicht aus Titan, Wolfram oder einer Titan-Wolfram-Legierung geschützt werden. Das Anbringen beispielsweise einer Schicht aus Aluminium oder aus einer Aluminiumlegierung auf der Basisschicht ermöglicht es, Leiterbahnen mit einem elektrischen Widerstand zu bilden, der viel niedriger ist als der von in einer Schicht aus Titan, Wolfram oder einer Titan- Wolfram-Legierung gebildeten Leiterbahnen.
  • Die Kontaktfenster können auch auf ihrem Boden mit einer Hilfsschicht versehen werden, bevor die leitende Schicht deponiert wird. Die leitende Schicht wird dann während des Freilegens der Isolationsschicht von dieser Hilfsschicht geschützt. Bei Verwendung der gleichen Halbleiterscheibe wie oben kann die Hilfsschicht aus Titan, Wolfram oder einer Titan-Wolfram-Legierung hergestellt werden. Die Hilfsschicht kann jedoch auch ebensogut aus einem nichtleitenden Material hergestellt werden. In dem hier gegebenen Beispiel ist es möglich, beispielsweise Siliciumnitrid zu verwenden, das beim Ätzen in einem KOH-haltigen Bad als sehr wirksamer Ätzstopper fungiert. Bei der oder nach der substratabtragenden Behandlung ist es dann jedoch notwendig, die leitende Schicht innerhalb des Kontaktfensters freizulegen.
  • Die leitende Schicht wird nicht nur freigelegt, wenn die Hilfsschicht aus einem isolierenden Material hergestellt ist, sondern vorzugsweise auch, wenn diese Hilfsschicht aus einem leitenden Material ist, und auch in dem Fall, in dem die leitende Schicht auf einer leitenden Basisschicht vorgesehen ist. In all diesen Fällen ist es dann möglich, die leitende Schicht aus einem Material wie z. B. Aluminium oder einer Aluminiumlegierung herzustellen, auf dem zum äußeren Kontaktieren mit Hilfe einer üblichen Bondtechnik ein leitender Draht angebracht werden kann.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
  • Fig. 1 bis 6 schematisch und im Querschnitt einen Abschnitt einer Halbleiteranordnung in einer Anzahl Stadien der Herstellung mit dem erfindungsgemäßen Verfahren und
  • Fig. 7 bis 10 schematisch und im Querschnitt einen Abschnitt einer Halbleiteranordnung während einiger Stadien der Herstellung mit bevorzugten Ausführungsformen des erfindungsgemäßen Verfahrens.
  • Fig. 1 bis 6 zeigen schematisch und im Querschnitt einen Abschnitt einer Halbleiteranordnung in einigen Stadien der Herstellung mit dem erfindungsgemäßen Verfahren. Die Herstellung beginnt mit einer ungefähr 700 um dicken Halbleiterscheibe 1, die an ihrer ersten Seite 2 mit einer auf einer Isolationsschicht 3 liegenden Schicht aus Halbleitermaterial 4 versehen ist. In diesem Beispiel wird eine Halbleiterscheibe 1 aus monokristallinem Silicium verwendet, in dem eine ungefähr 0,4 um dicke Schicht aus Siliciumoxid 3 mittels Implantation von Sauerstoffionen angebracht ist. Auf der Siliciumoxidschicht 3 befindet sich eine ungefähr 0,1 um dicke Schicht Halbleitermaterial aus monokristallinem Silicium 4. Dies ist für die Erfindung jedoch unwesentlich. Die Halbleiterschicht kann alternativ eine Schicht aus polykristallinem oder amorphen Halbleitermaterial sein, das ein anderes Halbleitermaterial sein kann als Silicium. Die Isolationsschicht kann auch aus anderen Materialien als Siliciumoxid hergestellt sein.
  • Auf der ersten Seite 2 werden in üblicher Weise Halbleiterelemente gebildet. Diese können verschiedene Elemente sein, wie Feldeffekttransistoren und Bipolartransistoren. Im vorliegenden Beispiel wird der Deutlichkeit halber das Anbringen eines einzelnen Elements in Form eines Feldeffekttransistors gezeigt. Die Siliciumschicht 4 wird hierzu in üblicher Weide mit einer p-Dotierung versehen und anschließend in voneinander isolierte Inseln 5 unterteilt, in diesem Beispiel, indem die Siliciumschicht 4 von der Isolationsschicht 3 zwischen den Inseln 5 weggeätzt wird. In jeder dieser Inseln wird ein Feldeffekttransistor gebildet. Die Siliciumschicht 4 wird hierzu mit einer Gate- Dielektrikum-Schicht 6 versehen, woraufhin die Siliciumschicht 4 einer üblichen thermi schen Oxidation unterworfen wird. Dann wird eine Schicht aus polykristallinem Silicium 7 deponiert, in der eine Gate-Elektrode 8 gebildet wird. Mit der als Maske fungierenden Gate-Elektrode 8 werden anschließend mittels Implantation eines n-Dotierstoffes Source 9 und Drain 10 gebildet. Schließlich wird der so gebildete Transistor mit einer isolierenden Siliciumoxidschicht 11 bedeckt.
  • In der Siliciumoxidschicht 11 werden Kontaktfenster 12 angebracht, woraufhin in einer leitenden Schicht 13 in üblicher Weise auf der ersten Seite 2 der Halbleiterscheibe 1 Leiterbahnen 14 gebildet werden.
  • Nach Bildung der Leiterbahnen 14 wird die Halbleiterscheibe 1 mit ihrer ersten Seite 2 an einer Trägerscheibe 15 befestigt. In diesem Beispiel ist die Halbleiterscheibe 1 an einer ungefähr 1,5 mm dicken Trägerscheibe 15 aus Glas mit Hilfe einer Schicht von Acrylatklebstoff 16 befestigt. Die Halbleiterscheibe 1 braucht nach Bildung der Leiterbahnen 14 nicht mehr auf Temperaturen oberhalb von ungefähr 200ºC erhitzt zu werden, weshalb an die Befestigung der Halbleiterscheibe 1 an der Trägerscheibe 15 und die Trägerscheibe 15 selbst keine extrem hohen Anforderungen gestellt zu werden brauchen. Die Halbleiterscheibe 1 kann an der Trägerscheibe 15 beispielsweise mit Hilfe eines Kunstharzklebstoffes wie einem Epoxid- oder, wie in dem vorliegenden Beispiel, Acrylatklebstoff befestigt werden. Die Trägerplatte 15 ist in dem Beispiel aus Glas hergestellt, aber alternativ sind auch eine Metallträgerplatte, beispielsweise aus Kupfer, oder ein alternativer Isolator, beispielsweise Aluminiumoxid möglich. Im allgemeine darf die Trägerscheibe einen Ausdehnungskoeffizienten haben, der sich von dem der Halbleiterscheibe unterscheidet. Unterschiede in der Ausdehnung werden in folgenden Prozeßschritten gering sein und können dann von der Klebstoffschicht aufgefangen werden.
  • Nach Befestigung der Halbleiterscheibe 1 an der Trägerscheibe 15 wird Material von der Halbleiterscheibe von der anderen, zweiten Seite 17 entfernt, bis die Isolationsschicht 3 freigelegt ist. Hierzu wird die zweite Seite 17 erst einer üblichen chemomechanischen Polierbehandlung unterzogen, bis die Isolationsschicht aus Siliciumoxid 3 nicht mehr als einige wenige um entfernt ist, woraufhin diese Schicht 3 in einem KOH-haltigen Ätzbad freigelegt wird. Die Ätzbehandlung stoppt automatisch in dem Moment, in dem die Schicht 3 erreicht ist, wobei diese Schicht als Ätzstoppschicht wirkt.
  • Die Isolationsschicht 3 aus Siliciumoxid wird mit Kontaktfenstern 18 versehen, in denen leitende Elemente 19 angebracht werden, die mit den Halbleiterelementen verbunden sind, in der Zeichnung mit der Source 9 des Transistors. Die Kontaktfenster 18 und die leitenden Elemente 19 werden erfindungsgemäß von der ersten Seite 2 der Halbleiterscheibe 1 aus gebildet, bevor letztere an der Trägerscheibe 15 befestigt wird. In dem vorliegenden Beispiel werden die Kontaktfenster 18 in der isolierenden Siliciumoxidschicht 3 während des gleichen photolithographischen Prozeßschrittes gebildet, in dem auch die Kontaktfenster 12 in der Siliciumöxidschicht 11 gebildet werden. Daher können die gleichen Justiermarken (nicht abgebildet), die zum Bilden der Kontaktfenster 12 verwendet worden sind, auch zum Bilden der Kontaktfenster 18 verwendet werden. Die Leiterbahnen 14 und die leitenden Elemente 19 in diesem Beispiel werden in ein und derselben leitenden Schicht 13 gebildet. Die Leiterbahnen 14 und die leitenden Elemente 19 können dann in üblicher Weise in ein und demselben photolithographischen Prozeßschritt gebildet werden. Die zum Bilden der Kontaktfenster 12 und 18 verwendeten Justiermarken können auch hierzu verwendet werden. Nachdem die isolierende Siliciumoxidschicht 3 von der zweiten Seite 17 der Halbleiterscheibe 1 aus freigelegt worden ist, sind die in den Kontaktfenstern 18 angebrachten leitenden Elemente 19 auch freigelegt worden. Die Halbleiterelemente, in dem Beispiel der Feldeffekttransistor, können dann mit Hilfe dieser freigelegten leitenden Elemente 19 kontaktiert werden. Dies ist in dem Beispiel mit Hilfe eines Kontaktdrahtes 20 geschehen, der mit einer üblichen Bondtechnik angebracht worden ist. Alternativ ist es möglich, auf den freigelegten leitenden Elementen 18 einen äußeren Kontakt mittels Galvanisierung anzubringen.
  • Um solche äußeren Kontaktdrähte 20 anzubringen, wird die Trägerscheibe in üblicher Weise in einzelne Teile unterteilt, beispielsweise durch Sägen, wobei gesonderte Halbleiteranordnungen gebildet werden. Diese können jeweils ein oder mehrere · Halbleiterelemente umfassen. Im ersten Fall werden diskrete Halbleiteranordnungen erhalten, im letzteren integrierte Halbleiteranordnungen.
  • Alle der Befestigung der Halbleiterscheibe 1 auf der Trägerscheibe 15 vorangehenden Prozeßschritte können in einem anderem Raum ausgeführt werden als dem, in dem die übrigen Prozeßschritte ausgeführt werden. Die ersteren Schritte werden in einem Reinstraum ausgeführt, die anderen in einem Raum, in dem weniger strenge Anforderungen an die Staubfreiheit gestellt werden. Daher kann das erfindungsgemäße Verfahren mit verhältnismäßig geringen Kosten ausgeführt werden.
  • Fig. 7 zeigt ein Stadium einer bevorzugten Ausführungsform des Verfahrens, bei dem die leitende Schicht 13 auf einer leitenden Basisschicht 21 deponiert wird, woraufhin die Leiterbahnen 14, 14A und die leitenden Elemente 19, 19A sowohl in der leitenden Schicht 13 (14 und 19) als auch in der Basisschicht (14A und 19A) gebildet werden. Die Materialien der Basisschicht 21 und die leitende Schicht 13 können dann so gewählt werden, daß die leitende Schicht 13 von der Basisschicht 21 während des Freilegens der Isolationsschicht 3 gut geschützt wird und zudem die Leiterbahnen 14 eine verhältnismäßig niedrigen elektrischen Widerstand haben. In dem hier gegebenen Beispiel wird Titan, Wolfram oder eine Titan-Wolfram-Legierung als Material für die Basisschicht 21 gewählt. Die Isolationsschicht 3 aus Siliciumoxid wird in einem Ätzbad mit KOH freigelegt. Die leitende Schicht 13 wird von der Basisschicht 21 in diesem Ätzbad wirksam geschützt. Als Material für die leitende Schicht 13 wird Aluminium oder eine Aluminiumlegierung gewählt. Daher haben die Leiterbahnen 14 einen elektrischen Widerstand, der viel kleiner ist als der von in einer Titan-, Wolfram- oder Titan-Wolfram-Legierungschicht gebildeten Leiterbahnen.
  • Fig. 8 zeigt ein Stadium einer bevorzugten Ausführungsform des Verfahrens, bei dem die Kontaktfenster 18 auf ihrem Boden 22 mit einer Hilfsschicht 23 versehen werden, bevor die leitende Schicht 13 deponiert wird. Dies erfolgt dadurch, daß eine Hilfsschicht 24 auf der Isolationsschicht 11 und in den Kontaktfenstern 12 und 18 deponiert wird, wobei diese Hilfsschicht anschließend mit einer Photolackmaske (nicht abgebildet) bedeckt wird, die das Fenster 18 und einen dieses Fenster umgebenden Rand 15 bedeckt. Dann wird eine Ätzbehandlung ausgeführt, wodurch die unbedeckten Abschnitte der Hilfsschicht entfernt werden. Somit verbleibt die Hilfsschicht 23 auf dem Boden 22 der Kontaktfenster 18. Nachdem der Boden 22 mit der Hilfsschicht 23 bedeckt ist, wird die leitende Schicht 13 deponiert, in der anschließend die Leiterbahnen 14 und die leitenden Elemente 19 gebildet werden.
  • Während des Freilegens der Isolationsschicht 3 wird die leitende Schicht 13 von der Hilfsschicht 23 geschützt. In dem in Fig. 8 dargestellten Beispiel können das Material der Hilfsschicht 23 und das der leitenden Schicht 13 vollständig unabhängig voneinander gewählt werden; das Material der Hilfsschicht so, daß es wirksam gegen das KOH&supmin;Ätzbad beständig ist, das Material der leitenden Schicht 13 so, daß die Leiterbahnen 14 einen niedrigen elektrischen Widerstand und guten Kontakt mit den Halbleiterelementen haben. In dem hier gegebenen Beispiel kann eine Hilfsschicht 23 aus Titan, Wolfram oder einer Titan-Wolfram-Legierung hergestellt werden, und die leitende Schicht 13 kann aus Aluminium oder einer Aluminiumlegierung hergestellt werden. Eine Hilfsschicht mit einer Dicke von ungefähr 10 nm bietet in diesem Fall den leitenden Elementen 19 einen ausreichenden Schutz.
  • Fig. 9 zeigt ein Stadium bei einer bevorzugten Ausführungsform des Verfahrens, in dem die Hilfsschicht 26 aus einem nichtleitenden Material besteht, beispielsweise hier einer ungefähr 20 nm dicken Siliciumnitridschicht, die als Ätzstopper beim Ätzen in einem KOH-haltigen Ätzbad sehr wirksam ist. Während oder nach dem Freilegen der Isolationsschicht 3 werden dann, wie in Fig. 10 gezeigt, auch die leitenden Elemente 19 innerhalb des Kontaktfensters 18 freigelegt. Dies kann in einfacher Weise dadurch erfolgen, daß eine Ätzbehandlung in einem üblichen CF&sub4;-O&sub2;-Plasma ausgeführt wird, nachdem die Isolationsschicht aus Siliciumoxid 3 in dem KOH-Ätzbad freigelegt worden ist.
  • Die leitenden Elemente 19 können alternativ vorteilhaft freigelegt werden, wenn die Hilfsschicht 23 aus leitendem Material hergestellt ist, wie in dem Beispiel von Fig. 8, oder wenn die leitenden Elemente 19 auf einer leitenden Basisschicht 19A gebildet sind, wie in dem Beispiel von Fig. 7. In diesen Fällen ist es dann möglich, die leitende Schicht 13 aus einem Material wie Aluminium oder einer Aluminiumlegierung herzustellen, auf dem ein Leitungsdraht 20 zum äußeren Kontaktieren mit einer üblichen Bondtechnik angebracht werden kann.

Claims (5)

1. Verfahren zum Herstellen von Halbleiteranordnungen, wodurch Halbleiterelemente und Leiterbahnen auf einer ersten Seite einer Halbleiterscheibe gebildet werden, wobei die genannte Halbleiterscheibe an der genannten ersten Seite vorgesehen ist, mit einer auf einer Isolationsschicht liegenden Schicht aus Halbleitermaterial, woraufhin eine Trägerscheibe an der genannten ersten Seite der Halbleiterscheibe befestigt wird und woraufhin Material von der Halbleiterscheibe von ihrer der ersten Seite gegenüber liegenden zweiten Seite entfernt wird, bis die Isolationsschicht freigelegt worden ist, wobei während dieses Verfahrens die Isolationsschicht mit Kontaktfenstern versehen wird, in denen leitende Elemente angebracht werden, die mit den Halbleiterelementen verbunden sind, dadurch gekennzeichnet, daß die Isolationsschicht mit den genannten Kontaktfenstern versehen wird und die leitenden Elemente in den Kontaktfenstern von der ersten Seite der Halbleiterscheibe aus angebracht werden, bevor letztere an der Trägerscheibe befestigt wird, so daß beim Freilegen der Isolationsschicht diese genannten leitenden Elemente auch freigelegt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Bildung der Kontaktfenster in der Isolationsschicht eine leitende Schicht auf der ersten Seite der Halbleiterscheibe deponiert wird, in der anschließend sowohl die Leiterbahnen als auch die leitenden Elemente gebildet werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Schicht aus leitendem Material auf einer leitenden Basisschicht deponiert wird, woraufhin die Leiterbahnen und die leitenden Elemente sowohl in der leitenden Schicht als auch in der Basisschicht gebildet werden.
4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Kontaktfenster auf ihrem Boden mit einer Hilfsschicht versehen werden, bevor die leitende Schicht deponiert wird.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß nach Freilegen der Isolationsschicht die leitende Schicht innerhalb der Kontaktfenster auch freigelegt wird.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204074B1 (en) * 1995-01-09 2001-03-20 International Business Machines Corporation Chip design process for wire bond and flip-chip package
WO1996036072A2 (en) * 1995-05-10 1996-11-14 Philips Electronics N.V. Method of manufacturing a device, by which method a substrate with semiconductor element and conductor tracks is glued to a support body with metallization
CA2246057C (en) * 1996-01-31 2005-12-20 Cochlear Limited Thin film fabrication technique for implantable electrodes
US5698474A (en) * 1996-02-26 1997-12-16 Hypervision, Inc. High speed diamond-based machining of silicon semiconductor die in wafer and packaged form for backside emission microscope detection
JP2839007B2 (ja) * 1996-04-18 1998-12-16 日本電気株式会社 半導体装置及びその製造方法
US5965933A (en) * 1996-05-28 1999-10-12 Young; William R. Semiconductor packaging apparatus
EP1503406A3 (de) * 1996-10-29 2009-07-08 Tru-Si Technologies, Inc. Rückseitenkontakte eines Halbleiterchips
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
EP2270845A3 (de) 1996-10-29 2013-04-03 Invensas Corporation Integrierte Schaltungen und Verfahren zu ihrer Herstellung
US5897371A (en) * 1996-12-19 1999-04-27 Cypress Semiconductor Corp. Alignment process compatible with chemical mechanical polishing
EP1148546A1 (de) * 2000-04-19 2001-10-24 Infineon Technologies AG Verfahren zur Justierung von Strukturen auf einem Halbleiter-substrat
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
JP3788268B2 (ja) * 2001-05-14 2006-06-21 ソニー株式会社 半導体装置の製造方法
TW487958B (en) * 2001-06-07 2002-05-21 Ind Tech Res Inst Manufacturing method of thin film transistor panel
US7831151B2 (en) 2001-06-29 2010-11-09 John Trezza Redundant optical device array
US6753199B2 (en) * 2001-06-29 2004-06-22 Xanoptix, Inc. Topside active optical device apparatus and method
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
JP4110390B2 (ja) * 2002-03-19 2008-07-02 セイコーエプソン株式会社 半導体装置の製造方法
US20030189215A1 (en) 2002-04-09 2003-10-09 Jong-Lam Lee Method of fabricating vertical structure leds
US8294172B2 (en) * 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
US6841802B2 (en) 2002-06-26 2005-01-11 Oriol, Inc. Thin film light emitting diode
JP2005150686A (ja) * 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
EP1779175A1 (de) * 2004-08-09 2007-05-02 Koninklijke Philips Electronics N.V. Verfahren zur zusammenführung von mindestens zwei bestimmten mengen an flüssigkeit und/oder gas
KR20070069191A (ko) * 2004-10-05 2007-07-02 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 디바이스
JP2009500820A (ja) * 2005-06-29 2009-01-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ アセンブリを製造する方法及びアセンブリ
JP2008078486A (ja) * 2006-09-22 2008-04-03 Oki Electric Ind Co Ltd 半導体素子
GB2492442B (en) 2011-06-27 2015-11-04 Pragmatic Printing Ltd Transistor and its method of manufacture
GB2492532B (en) * 2011-06-27 2015-06-03 Pragmatic Printing Ltd Transistor and its method of manufacture
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532003A (en) * 1982-08-09 1985-07-30 Harris Corporation Method of fabrication bipolar transistor with improved base collector breakdown voltage and collector series resistance
US4596069A (en) * 1984-07-13 1986-06-24 Texas Instruments Incorporated Three dimensional processing for monolithic IMPATTs
JPS6418248A (en) * 1987-07-13 1989-01-23 Nec Corp Manufacture of semiconductor device
US5081061A (en) * 1990-02-23 1992-01-14 Harris Corporation Manufacturing ultra-thin dielectrically isolated wafers
US5347154A (en) * 1990-11-15 1994-09-13 Seiko Instruments Inc. Light valve device using semiconductive composite substrate
US5091330A (en) * 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area

Also Published As

Publication number Publication date
CN1115118A (zh) 1996-01-17
CN1061783C (zh) 2001-02-07
JPH07321298A (ja) 1995-12-08
JP2987081B2 (ja) 1999-12-06
US5504036A (en) 1996-04-02
TW288193B (de) 1996-10-11
EP0684643A1 (de) 1995-11-29
BE1008384A3 (nl) 1996-04-02
DE69505048D1 (de) 1998-11-05
EP0684643B1 (de) 1998-09-30
KR950034534A (ko) 1995-12-28
KR100348233B1 (ko) 2002-11-02

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