KR100377033B1 - Ｉｃ 및 그 제조방법 - Google Patents

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Abstract

본 발명은 IC에 관한 것으로, 수직 IC에서 사용하기에 적당한 배면 접촉패드를 제조하기 위해, 바이어는 웨이퍼(110)의 전면에 만들어지고, 유전체(140) 및 접촉패드 금속(150)은 바이어스로 디포지션되며, 웨이퍼 배면은 금속이 노출될 때까지 에칭되고(150C), 에칭이 바이어 바닥부(140A,140B)에서 절연체를 노출시키는 경우, 절연체는 웨이퍼 재료(예를 들어 실리콘)보다 느리게 에칭되며, 따라서 유전체가 에칭되고 금속이 노출되는 경우, 유전체는 노출된 금속 접촉패드 주위에서 웨이퍼 배면으로부터 아래로 일부 실시예에서 약 8㎛씩 돌출하며, 돌출되는 유전체부분은 접촉패드가 아래에 놓인 회로와 결합되는 경우 접촉패드와 웨이퍼 사이의 절연성을 향상시키는 것을 특징으로 한다.

Description

ＩＣ 및 그 제조방법{INTEGRATED CIRCUITS AND METHODS FOR THEIR FABRICATION}
칩의 "제 2" 측부에 접촉부를 형성하는 몇몇 방법이 Bertin 등의 미국특허 제5,270,261호(1993.12.14) "Three Dimensional Multichip Package Methods of Fabrication"에 개시되어 있다. 대안적인 방법이 요구되고 있다.
본 발명은 IC에 관한 것으로, 특히 칩의 상호연결방법과 반도체칩의 배면(背面)에 접촉 패드를 형성하는 방법, 및 회로 소자가 제조된 후에 IC를 박막화하는 방법에 관한 것이다.
도 1 내지 도 7, 도 8A 및 도 8B는 배면 접촉패드의 제조공정에서 반도체 웨이퍼를 나타내는 단면도,
도 9 및 도 10은 도 8A의 배면 접촉패드를 갖고 있고, 수직 IC내에서 함께 연결되는 세 개의 다이를 나타내는 도면,
도 11 내지 도 13은 배면 접촉패드를 형성하는 공정에서 반도체 웨이퍼를 나타내는 단면도,
도 14 및 도 15는 수직 IC내에서 연결된 세 개의 다이를 각각 나타내는 도면,
도 16은 배면 에칭에 의해 반도체 웨이퍼를 박막화하는 공정 및 장치를 나타내는 도면, 및
도 17 및 도 18은 각각의 다이를 박막화하는 공정을 나타내는 도면이다.
본 발명은 반도체 다이(또는 "칩")에 배면 접촉패드를 형성하는 방법을 제공한다. 배면 접촉패드는 상기 반도체 다이를 밑에 놓인 다이에 연결하여 멀티 다이 수직 IC를 형성하기에 적당하다. 본 발명은 또한 수직 IC를 제공한다. 또한, 본 발명은 다이가 수직 IC의 일부가 될 것인지 여부에 관계없이 각각의 다이를 박막화하는 방법을 제공한다.
본 발명의 일부 실시예에서, 배면 접촉패드는 다음과 같이 형성된다. 반도체 웨이퍼의 전면(face-side)의 마스크 에칭은 배면 접촉패드가 형성될 각각의 위치상에 바이어(via)를 형성한다. 유전체는 바이어상에 디포지션되고, 도전층(예를 들어, 금속)은 유전체상에 디포지션된다. 각각의 바이어내 도전층의 바닥부는 배면 접촉패드를 형성할 것이다.
IC가 형성된 후, 웨이퍼는 배면 접촉패드가 노출될 때까지 배면으로부터 에칭된다. 상기 에칭은 패드로부터 기판을 분리하는 유전체를 에칭하는 것보다 더 빠르게 웨이퍼 기판을 에칭한다. 따라서, 웨이퍼 기판이 유전체에 대해 움푹 들어가 있어서, 유전체가 각각의 배면 접촉패드 주위에서 기판에 대해 아래로 돌출되어 있다. 따라서, 유전체는 배면 접촉패드를 기판으로부터 절연한다.
일부 실시예에서, 웨이퍼는 배면을 에칭하는 동안 비접촉 웨이퍼 홀더에 의해 유지된다. 웨이퍼의 전면(前面)은 상기 홀더와 물리적으로 접촉하지 않는다. 따라서, 에칭하는 동안 웨이퍼를 보호하기 위해 임의의 보호층으로 전면을 덮을 필요가 없다. 또한, 상기 홀더는 에칭으로부터 전면 회로를 보호한다.
웨이퍼는 배면 에칭전이나 그 후에 다이로 다이싱된다.
일부 실시예에서, 배면 접촉패드는 수직적 집적화를 위해 사용된다.
일부 실시예에서, 다이는 수직적 집적화를 위해 사용되지 않는다. 다이는 그 수직크기를 감소시키기 위해 박막화된다.
본 발명의 범주내에서 다른 실시예 및 변형이 있게 된다.
도 1은 배면 접촉패드를 구비한, IC를 갖는 다이를 그 일부에 설치한 웨이퍼(104)를 나타낸다. 배면 접촉패드는 상기 다이를 밑에 놓인 다이와 연결하여 "수직 IC"를 형성하기에 적당하다. 두 개의 다이는 서로의 최상위에 스택되어, 회로가 차지하는 횡방향 면적을 감소시킨다.
웨이퍼(104)는 실리콘 기판(110)을 포함한다. 일부 실시예에서, 웨이퍼는 기판(110)내, 기판 위, 및/또는 기판 아래에 트랜지스터, 커패시터, 저항기, 도전회선, 및/또는 다른 회로소자, 또는 회로소자의 일부를 형성하도록 처리되었다. 다른 실시예에서, 임의의 회로소자의 어떠한 부분도 형성되지 않았다. 웨이퍼 두께는 제조될 다이의 두께보다 두껍다. 일부 실시예에서, 웨이퍼(104)는 600-750㎛ 두께이다(치수(W)는 600-750㎛이다). IC 제조가 완료될 때, 웨이퍼 배면(104B)의 에칭에 의해 웨이퍼가 박막화될 것이다. 다이의 최종 두께는 일부 실시예에서 100-350㎛ 또는 그 이하가 될 것이다. 다른 실시예에서는 다른 두께가 얻어진다. 제조의 시작단계에서 두께가 더 두꺼운 웨이퍼를 제공하면 웨이퍼를 더 강하게 만들어, 제조수율을 증가시킨다.
도 1 내지 도 3은 배면 접촉패드가 제조되는 바이어를 형성하기 위해 웨이퍼 전면(前面)상에서 실리콘기판(110)을 에칭하는 단계를 나타낸다. 도 1에 도시된 바와 같이, 알루미늄층(120)은 실리콘(110)상에 디포지션된다. 일부 실시예에서, 알루미늄층은 0.8-1.2㎛ 두께이고, 일부 실시예에서는 1㎛ 두께이다. 다른 실시예에서는 다른 두께가 사용된다. 포토레지스트(도시되지 않음)가 디포지션되고 패터닝된다. 알루미늄(120)은 실리콘(110)을 노출시키는 개구부(124)를 형성하기 위해 에칭된다. 일부 실시예에서, 알루미늄(120)은 산성액에 의해 에칭된다. 다른 실시예에서, 알루미늄(120)은 본 명세서에 참고문헌으로 포함되는 "VLSI Electronic Microstructure Science"의 "Plasma Processing for VLSI"(Norman G. Einspruch 편저, Academic Press, Inc. 1984)편에 기재된 Cℓ-기반 진공 플라즈마 에칭법에 의해 에칭된다. 다른 실시예에서는 다른 알루미늄 에칭법이 사용된다.
개구부(124)의 너비는 "A"로 나타낸다. 일부 실시예에서, 개구부(124)는 직경(A)의 원이다. 다른 실시예에서, 개구부는 변(A)를 갖는 사각형이 된다. 다른 실시예에서는 다른 개구부 형상이 사용된다. 개구부의 중심은 대응하는 배면 접촉부의 중심 바로 위에 위치된다. 개구부 크기는 개구부 아래에 형성된 배면 접촉패드의 크기보다 크지 않다.
개구부(124)와 유사한 다른 개구부가 각각의 배면 접촉패드 위치에서 동시에 형성된다. 다른 개구부는 동일한 웨이퍼에서 다른 형상과 크기를 가질 수 있다.
포토레지스트가 벗겨지고, 실리콘(110)은 알루미늄(120)을 마스크로서 이용하여 에칭된다(도 2). 일부 실시예에서, 실리콘 에칭법은 상기한 "Plasma Processing for VLSI"편에서 설명된 등방성 진공 플라즈마 에칭법이다. 다른 실시예에서는 다른 공지된 에칭법이 사용된다. 에칭에 의해 각각의 배면 접촉패드 위치에 깊이(B)의 바이어들(130)이 형성된다. 오직 하나의 바이어(130)만이 도 2 및 도 3에 도시되어 있다. 바이어 깊이(B)는 적어도 제조되는 다이의 최종 두께만큼 깊다. 일부 실시예에서, 바이어(130)의 바닥부는 알루미늄(120)내의 대응하는 개구부(124)와 동일한 형상과 크기를 갖는다. 바이어는 위로 올라갈수록 넓어진다. 도 3에 도시된 바와 같이, 일부 등방성 에칭 실시예에서, 바이어(130)의 최상부의 크기는 바이어의 각각의 바닥부의 크기보다 "2B"만큼 더 크다. 다른 실시예에서, 최상부의 크기는 A+2C이고, 이때 C ≥ 0, 예를 들어 0 ≤ C ≤ B이다. 만일 에칭이 완전 이방성 수직 에칭인 경우(예를 들어 수평 에칭율이 0이다; 이것은 일부 공지된 반응성 이온 에칭에서 유효하다), C=0이다.
알루미늄(120)은 산성액에 의해 제거되거나 또는 해당 기술분야에서 공지된 다른 방법에 의해 제거된다(도 3).
일부 실시예에서, 바이어(130)의 에칭에 사용된 마스크는 포토레지스트로 이루어지고 알루미늄은 마스크로 사용되지 않는다. 그러나, 바이어 깊이(B)가 20㎛를 초과하는 일부 실시예에서, 마스크는 알루미늄 또는 바이어(130)의 실리콘 에칭에 대해 충분히 저항성이 있는 다른 재료로 형성된다.
유전체층(140)(도 4)은 웨이퍼위에 디포지션된다. 일부 실시예에서, 층(140)은 1-2㎛ 두께, 예를 들어 1㎛ 두께의 도핑되지 않은 이산화규소 및/또는 BPSG이다. 다른 실시예에서는 다른 재료 또는 두께가 사용된다. 도 4에서, 층(140)은 대기압에서 CVD(chemical vapor deposition)에 의해 형성된 BPSG이다. 실리콘(110)의 최상부와 바이어(130)의 바닥부 사이의 간격은 B와 동일하게 유지된다. 다른 실시예에서는 열산화를 포함한 다른 디포지션 기법이 사용된다.
도전층(150)(도 5)은 유전체(140)상에 디포지션된다. 일부 실시예에서, 도전층(150)은 0.8-1.2㎛(예를 들어 1㎛)의 알루미늄, 금, 또는 니켈층이다. 이들 금속들은 진공 스퍼터링에 의해 디포지션될 수 있다. 다른 실시예에서, 도전층(150)은 접촉패드용으로 VLSI에서 사용된 일부 다른 금속 또는 합금, 예를 들어 실리콘, 구리 또는 양쪽 모두로 도핑된 알루미늄이다. 하나의 Al/Si/Cu 실시예에서 층(150)의 두께는 0.8-1.2㎛이다. 바이어(130)내에서 층(150)의 바닥부(150C)는 배면 접촉패드를 제공할 것이다.
바이어(130)내 바닥부(150C)는 각각의 개구부(124)(도 1)와 대략 동일한 크기(예를 들어 A)를 갖는다.
이산화규소 유리층(160)(도 6)은 TEOS로부터 디포지션되고, 바이어(130)를 채우기 위해 웨이퍼상에 스피닝된다. 산화물(160)은 평평한 최상위면을 갖는다. 일부 실시예에서, 바이어내에 빈 공간이 전혀 없게 된다. 과잉 산화물(160)은 상기 산화물이 바이어(130) 외부가 아닌 내부에 남아있게 되도록 블랭킷 에칭에 의해 웨이퍼에서 에칭되고, 웨이퍼의 최상면이 평평하게 된다.
다른 실시예에서 바이어(130)를 채우기 위해 다른 재료 및 공정이 사용된다.
도전층(150)은 바이어(130)내 배면 접촉패드(150C)와 IC소자를 연결하는 도전선(도시되지 않음)을 형성하기 위해 표준 포토리소그래피 기법에 의해 패터닝된다(상기 소자들의 형성은 이 시점에서 아직 완료되지 않을 수 있다).
일부 실시예에서, 층(150)은 산화물(160)의 디포지션 이후보다는 디포지션 이전에 도 5의 스테이지에서 패터닝된다. 금속(150)을 패터닝하기 위해 사용된 포토레지스트 마스크(도시되지 않음)는 바이어(130)내 금속을 보호한다. 패터닝후, 마스크가 제거되고, 스핀-온(spin-on) 유리(160)가 TEOS로부터 디포지션된다. 유리(160)는 웨이퍼를 평평하게 하는데 사용된다.
다음, IC의 제조를 완료하기 위해 다른 회로소자 및 특히 전면(前面) 접촉패드를 형성하는 단계들이 수행된다. 도 7의 실시예에서, 이들 단계는 다음과 같은 단계들을 포함한다:
1. 유전체층(170)(도핑되지 않은 이산화규소 및/또는 BPSG, 1㎛ 두께)의 CVD. 층(170)은 회로 제조에 필요한 경우 패터닝된다.
2. 유전체층(170)상의 마지막 금속층(180)(예를 들어 0.8-1.2㎛의 Al/Si)의 디포지션. 금속(180)은 전면 접촉패드를 제공하기 위해 패터닝된다. 도 7의 실시예에서, 그러한 하나의 패드(180C)가 배면 패드(150C)상에 중첩된다.
3. 금속층(180)상의 보호 유전체(190)(예를 들어 도핑되지 않은 이산화규소 및/또는 BPSG, 1㎛ 두께)의 디포지션.
4. 금속층(180)내에서 아래에 놓인 접촉패드를 노출시키기 위해 유전체(190)를 마스크 에칭.
다음, 웨이퍼(104)의 배면은 본 명세서에 참고문헌으로 포함되는 플라즈마 처리-유발 손상에 대한 1996년 제1차 국제 심포지움 중 O. Siniaguine의 "Plasma Jet Etching at Atmospheric Pressure for Semiconductor Production"(1996.5.13-14, 미국 캘리포니아, pp. 151-153)에 기재된 대기압 플라즈마 에칭법에 의해 에칭된다. 적당한 에칭기로는 미국 코네티컷 벧엘의 IPEC/Precision사에서 입수가능한 PaceJetⅡ(상표)가 있고, 후술된 부록에 설명되어 있다. 또한 본 명세서에 참고문헌으로 포함되는 "PACEJETⅡ - The Revolutionary, Enabling Technology for Material Removal"(IPEC/Precision, 1996)참조. 적당한 대안적인 에칭기로는 "Plasma Jet Etching. Technology and Equipment. Silicon Wafer Thinning Isotropical Etching at Atmospheric Pressure"(Az Corporation, 스위스 제네바, SEMICON/EUROPA, '95)(1995.4)에 기재된 "PLASM-AZ-05"형의 플라즈마 에칭기가 있다. 또한 본 명세서에 참고문헌으로 포함되는 다음의 PCT공개참조: WO 96/21943(1996.7.18); WO 92/12610(1992.7.23); WO 92/12273(1992.7.23). 플라즈마는 대기압하에 유지되는 불소 함유 플라즈마이다. 에칭 파라미터는 다음과 같다: 대기압하 대기내에서 Ar(1 slm) + CF4(3 slm) 플라즈마("slm"은 분당 표준 리터를 나타낸다). DC전력은 12㎾이다. 웨이퍼 온도는 약 300℃이다. 실리콘 에칭속도는 8인치 웨이퍼에 대해 약 10㎛/min이다. 따라서, 웨이퍼는 1시간내에 720㎛ 두께에서 120㎛까지 에칭될 수 있다. 대안적으로, 720㎛에서 360㎛까지 시간당 1.6 웨이퍼가 에칭될 수 있다. 상기 에칭은 후술되는 도 16에 도시되어 있다.
이러한 에칭은 실리콘보다 약 10배정도 느리게 BPSG(140)를 에칭한다.
상기 에칭은 층(150)에서 알루미늄, 금, 또는 니켈을 에칭하지 않는다.
그 결과형성된 구조체가 도 8A에 도시되어 있다. 이산화규소(140)가 배면 에칭동안 노출되는 경우, 상기 에칭은 실리콘(110)보다 약 8-10배정도 느리게 이산화규소(140)를 에칭한다. 따라서, 이산화규소가 배면 접촉패드(150C)에서 에칭되는 경우, 금속(150) 주변의 이산화규소의 바닥부(140A,140B)는 실리콘(110)보다 더 아래로 돌출된다. 이러한 돌출부(140A,140B)는 금속(150)으로부터 실리콘기판(110)을 절연시키는 것을 돕는다. 산화물(140)이 1㎛ 두께인 일부 실시예에서, 10㎛ 실리콘은 1㎛ 산화물(140)이 배면 접촉패드(150C)에서 에칭되는 시간동안 에칭된다. 따라서, 돌출된 산화물부(140A,140B)의 수직 크기(V)는 8-10㎛(일부 실시예에서는 적어도 9㎛)가 되고, 이러한 크기는 일부 실시예에서 실리콘기판으로부터 배면 접촉패드(150C)를 절연시키기에 충분하다.
일부 실시예에서, 산화물(140)이 더 두꺼우면, 접촉패드(150C)를 노출시킨 후 남겨진 돌출부(140A,140B)의 수직 크기(V)가 더 커진다.
일부 실시예에서, 플라즈마 처리가 계속되어 웨이퍼 배면상에서 유전체층(192)(도 8B)을 성장시킨다. 특히, 에칭이 완료되면, 불소 함유 가스(예를 들어 CF4)가 플라즈마 반응기에서 공급이 중단된다. 산소(또는 수증기), 또는 질소, 또는 산소 및 질소 모두(예를 들어, 공기)가 플라즈마로 공급된다. 산소 및/또는 질소는 산화규소(SiO 또는 SiO2), 질화규소 SiNx(예를 들어 Si3N4), 및/또는 산질화물 SiOxNy를 형성하기 위해 실리콘(110)과 반응한다.
일부 실시예에서, 유전체(192)는 5V 이하의 공급 전압에 의해 동력이 공급되는 패키지된 수직 IC내에 신뢰할만한 전기적 절연을 제공하기 위해 0.01-0.02㎛ 두께가 된다.
도 8B의 일부 실시예에서, 절연체(192)는 300-500℃의 웨이퍼 온도에서 성장한다. 산소 및/또는 질소의 농도는 20-80%이다. 질소를 제외한 산소를 사용하는 일부 실시예에서, 0.02㎛ 두께의 산화규소를 성장시키기 위한 공정 시간은 약 10분이다. 층(192)의 두께는 더 높은 웨이퍼 온도, 더 높은 산소 및/또는 질소 농도, 또는 더 긴 공정시간을 사용함으로써 증가될 수 있다.
층(192)을 갖는 실시예에서, 금속(150)은 층(192) 제조동안 그 바닥면상에 비도전층을 형성하지 않도록 선택된다. 따라서, 일부 실시예에서, 금속(150)은 금, 백금, 또는 층(192)을 형성하기 위해 사용된 원소(산소 또는 질소)와 반응하지 않는 일부 다른 금속이 된다. 다른 실시예에서, 금속(150)은 티타늄, 또는 유전체(192)가 성장하는 때에 도전층(예를 들어 TiN)을 형성하는 일부 다른 금속이 된다. 또다른 실시예에서, 금속(150)은, 스택의 바닥층이 그 표면에 비도전 재료를 형성하지 않도록 금속층의 스택이 된다. 예를 들어, 일부 실시예에서, 바닥층은 금, 백금, 또는 티타늄이고, 위에 중첩되는 층은 알루미늄이다.
IC소자의 제조단계는 임의의 적절한 방법으로 도 1-7, 8A, 8B의 배면 접촉패드 제조단계와 혼합될 수 있다.
다음, 웨이퍼(104)는 다이로 다이싱된다. 도 9-10은 도 1-7, 8A, 및 8B에서와 같이 처리된 웨이퍼로부터 얻어진 세 개의 다이(200.1, 200.2, 200.3)의 수직 상호연결을 나타낸다(층(192)은 도 9-10에는 도시되어 있지 않지만 일부 실시예에서는 존재한다). 다른 다이(200)는 다른 IC를 포함할 수 있고, 다른 웨이퍼(104)로부터 얻어질 수 있다. 도 9-10의 참조번호중 접미사 ".i"(i = 1, 2, 3)는 다이(200.i)에 있어서 도 1-7, 8A, 8B의 동일한 번호에 대한 대응성을 나타낸다. 예를 들어, 150C.3은 다이(200.3)에서의 배면 접촉패드를 가리킨다.
웨이퍼가 다이싱된 후, 땜납 볼(solder ball)(210.i)(도 9)은 로봇에 의해 금속인 각각의 전면 접촉패드(180.i)상에 위치된다. 땜납(210)은 금속(150) 또는 다이내에 존재할 수 있는 임의의 다른 금속보다 더 낮은 용융온도를 갖는다. 일부 실시예에서, 땜납(210.i)은 주석, 납, 또는 그 합금으로 이루어진다. 일부 실시예에서, 땜납 용융온도는 120-180℃이다.
일부 실시예에서는 땜납 대신 도전성 에폭시 또는 도전성 폴리머를 이용한다.
상기 다이는 아래에 놓인 다이와 연결될 각각의 배면 접촉패드(150C)가 아래에 놓인 다이내 각각의 땜납 볼(210)위에 위치되도록 정렬된다. 예를 들어, 접촉패드(150C.3)는 땜납 볼(210.2)위에 위치된다. 일부 실시예에서, 다른 다이(도시되지 않음)는 다이(200.3)위에 놓이고, 다이(200.1) 밑에 놓인다. 상기 다이는 함께 압축되고 가열된다. 가열온도는 땜납(210)을 용융 또는 연화시키기에 충분하다. 일부 실시예에서 가열온도는 120-180℃이다. 압력은 금속인 전면 패드(180)와, 중첩되는 배면 패드(150C) 사이에 우수한 전기적 접촉부를 형성하기에 충분하다. 일부 실시예에서 웨이퍼들을 함께 압축하기 위해 인가되는 힘은 100-200그램이다.
금속인 전면 접촉패드(180)를 노출시키는 유전체(190)내의 개구부 및 땜납(210)의 크기는 용융된 땜납이 배면 접촉패드(150C)의 횡방향 에지에 닿지 않도록 선택된다. 예를 들어, 용융된 땜납(210.2)은 접촉패드(150C.3)의 에지(150C.E.3)에 닿지 않는다. 대응하는 배면 접촉패드(150C)와 접촉하는 용융된 땜납은 땜납과 패드사이의 계면에서 작용하는 표면장력에 의해 배면 접촉패드의 중심에서 유지된다. 결과적으로, 땜납(210)은 중첩하는 웨이퍼의 실리콘(110)과 접촉하지 않는다. 돌출부(140A,140B)(도 8A)는 노출된 금속(150)과 실리콘(110) 사이의 간격을 증가시킨다. 상기 땜납이 상기 금속에는 부착되지만 산화물(140)에는 부착되지 않기 때문에, 돌출부(140A,140B)는 땜납(210)이 실리콘(110)과 접촉하는 것을 방지하는 것을 돕는다. 유전체(192)(도 8B)를 사용하는 실시예에서, 유전체(192)는 실리콘(110)이 땜납과 접촉하는 것을 방지하는 추가적인 보호를 제공한다.
다음, 구조체가 냉각된다. 다이들은 수직 IC에서 함께 연결된 채로 남아있는다.
상기 구조체를 강화시키기 위해, 구조체는 진공챔버내에 위치되고, 유전체 부착제(220)는 해당 기술분야에서 공지된 방법에 의해 다이(200) 사이로 주입된다. 부착제는 땜납(210)에 의해 형성된 접촉부 사이의 공간을 채운다.
도 10은 땜납(210)상에 안착된 배면 접촉패드(150C)를 갖는 구조체를 나타낸다. 일부 실시예에서, 전면 접촉패드를 노출시키는 유전체(190)내의 개구부 각각의 너비(W10)는 50-100㎛이다. 일부 실시예에서, 각각의 개구부는 원형이고, 개구부 너비는 개구부 직경이 된다. 다른 실시예에서, 개구부는 사각형이고, 그 너비는 그 변 길이가 된다. 각각의 배면 접촉패드(150C)의 너비(W11)는 30-50㎛이다. 상기 너비는 유전체(190)내의 개구부에 대해서 전술한 바와 같이, 직경 또는 변 길이가 된다. 인접한 다이의 실리콘기판(110)의 바닥면들간의 거리(D10)는 50㎛ 이하이다. 일부 실시예에서 각각의 바이어(130)의 아스펙트비는 2:1 이하이고, 일부 실시예에서는 약 1:1이 된다. 아스펙트비가 낮으면 수율이 증가된다. 유전체(190)내의 개구부 너비가 크고, 접촉패드(150C) 너비가 크며, 땜납 연결 면적이 크면, 국부적인 가열이 발생하는 경우 열낭비를 개선한다.
다중 다이 구조체는 상기 기술분야에서 공지된 방법을 이용하여 플라스틱 또는 세라믹 패키지, 또는 일부 다른 패키지로 캡슐화된다.
도 11-13에서, 바이어(130)를 채우는 재료(160)는 이산화규소보다는 금속이 다. 도 11에서, 웨이퍼는 도 1-5에 도시된 바와 같이 처리되었다. 금속 볼(160)은 해당 기술분야에서 공지된 방법을 이용하여 로봇에 의해 각각의 바이어(130)내에 위치된다. 다른 방법으로서, 금속(160)은 일렉트로디포지션에 의해 디포지션된다. 일렉트로디포지션 처리전, 웨이퍼 전면이 유전체 마스크(도시되지 않음)에 의해 마스크된다. 일부 실시예에서 마스크는 포토레지스트로 이루어진다. 개구부는 각각의 바이어(130) 영역내 마스크내에 만들어진다. 다음, 개구부를 통해 바이어로 금속(160)을 디포지션하기 위해 일렉트로디포지션이 수행된다. 그리고, 마스크가 제거된다. 다른 실시예에서 금속(160)을 디포지션하기 위한 다른 방법이 사용된다.
금속(160)은 다이 사이에 접촉부를 형성하기 위해 사용될 땜납(210)(도 9)보다 더 높은 용융온도를 갖는다. 그러나, 금속(160)은 층(150)보다 더 낮은 용융온도를 갖는다. 적당한 금속으로는 주석(용융온도 232℃), 아연(용융온도 420℃), 및 그 합금이 있다. 상호결합을 위해 알루미늄을 사용하는 일부 실시예에서, 금속(160) 용융온도는 600℃를 초과하지 않는다(알루미늄 용융온도는 660℃이다).
일부 실시예에서, 각각의 바이어(130)내 금속(160)의 부피는, 금속(160)이 용융되는 경우 바이어를 넘쳐흐르지 않도록 하기 위해 바이어의 부피보다 작게 된다.
웨이퍼는 층(150)을 용융시키지 않으면서 금속(160)(도 12)을 용융시키기 위해 가열된다. 도 12에서, 금속 충전부(160)의 최상면은 바이어 외부의 금속(150)의 최상면과 동일평면상에 있거나 그 아래에 있다. 일부 실시예에서, 금속(160)은 바이어를 넘쳐 흐르고, 바이어 외부의 웨이퍼의 최상면상에 확산된다.
다음, 임의의 다른 회로소자는 도 13에 도시된 바와 같이 바이어 표면상에 형성될 수 있다. 특히, 일부 실시예에서, 금속층(150)은 도 6의 실시예에 대해 설명한 바와 같이 도전선을 형성하기 위해 패터닝된다. 금속(150)이 에칭되는 경우, 바이어(130)를 넘쳐 흘렀던 임의의 중첩된 금속(160)이 동시에 에칭된다.
유전체(170)(예를 들어 BPSG), 전면 접촉패드를 제공하는 마지막 금속(180)(예를 들어 Al/Si), 및 유전체(190)(예를 들어 BPSG; 도 13 참조)가 디포지션되고, 도 7의 실시예와 유사하게 포토리소그래피로 패터닝된다. 일부 실시예에서, 금속(180)은 진공 스퍼터링 또는 열증착법에 의해 디포지션된 알루미늄이다. 디포지션동안 웨이퍼 온도는 250-300℃를 초과하지 않는다. 웨이퍼 온도는 금속(160)의 용융온도를 초과하지 않는다.
웨이퍼는 도 8A와 관련하여 상기한 바와 같이 박막화된다. 일부 실시예에서, 유전체(192)는 도 8B와 관련하여 상기한 바와 같이 디포지션된다. 다른 실시예에서, 유전체(192)는 생략된다. 그리고, 도 9 및 도 10에서 도시한 바와 같은 제조단계가 진행된다. 땜납(210)을 연화시키거나 용융시키는 단계를 포함한 도 8A, 8B, 9, 10의 모든 공정단계는 금속(160)의 용융온도 이하의 온도에서 실시된다.
금속(160)은 IC의 기계적 강도를 증가시킨다. 금속(160)은 또한 국부적인 가열이 발생하는 경우 열발산을 개선한다.
도 14에서, 충전부(160)가 생략된다. 도 5의 구조체의 제조후에, 유전체(190)(일부 실시예에서는 BPSG)는 도전층(150)상에 직접적으로 디포지션된다. 유전체(190)는 마스크 에칭에 의해 바이어(130)내에서 제거된다. 에칭은 또한 바이어(130)로부터 멀리 떨어져 전면 접촉패드를 형성하기 위해, 영역(150F)과 같은 금속(150)의 다른 선택된 영역으로부터 유전체(190)를 제거한다.
웨이퍼는 다이들로 다이싱된다. 바이어(130)의 깊이보다 더 큰 직경의 땜납 볼(210)이 바이어내에 위치된다. 또한 땜납은 중첩되는 다이들의 배면 접촉 패드(150C)와 연결될 전면 접촉패드(150F)상에 디포지션된다. 바이어(130)내의 땜납(210)은 땜납이 용융되거나 연화될 때 땜납의 최상면이 접촉패드(150F)상의 땜납부(도시되지 않음)의 최상면과 대략 동일한 높이에 있을 정도로 충분히 두껍다. 도 9-10과 관련하여 상기한 바와 같이, 다이(200)가 정렬되고, 함께 압축되며, 가열된다. 땜납은 용융되거나 연화되어, 인접한 다이 사이에 접촉부를 형성한다.
일부 실시예에서, 최상위 다이를 제외한 각각의 다이의 층(190)은 인접하는 중첩 다이의 유전체(192)(만일 있다면) 또는 실리콘기판(110)에 접촉한다. 일부 실시예에서, 층(190)과 실리콘(110) 또는 유전체(192) 사이의 마찰이 전단력(shearing force)에 대한 충분한 저항을 생성하기 때문에 부착제는 생략된다.
일부 실시예에서, 최상부에서의 각각의 바이어(130)의 너비(W14)는 90-150㎛이다. 각각의 배면 접촉패드(150C)의 너비(W11)는 30-50㎛이다. 인접한 다이상의 유사한 포인트 사이의 거리(D14), 예를 들어 인접한 다이의 기판(110)의 바닥면 사이의 거리는 30-50㎛이다.
도 15에서, 전면 접촉패드는 바이어(130)에 중첩되지 않는다. 전면 접촉패드(150F)는 바이어(130) 외부에 만들어진다. 패드(150F)는 도 14에서 상기한 바와 같이 Al/Si층(150) 또는 또다른 금속층으로 이루어진다. 일부 실시예에서는 충전부(160)가 생략되지만 다른 실시예에서는 존재한다. 땜납 볼(210)은 접촉패드(150F)상의 BPSG(190)내의 개구부에 위치된다. 다이는 대응하는 전면 접촉패드(150F)상에 배면 접촉패드(150C)를 위치시키도록 정렬된다. 다이는 도 9, 10, 14와 관련하여 상기한 바와 같이 가열되고 함께 압축된다. 땜납(210)은 접촉패드들 사이에 접촉부를 형성한다. 부착제(도시되지 않음)가 도 9 및 도 10과 관련하여 상기한 바와 같이 다이들 사이의 공간으로 주입된다. 유전체(192)(도 8B)는 도 15의 일부 실시예에서는 존재하지만 다른 실시예에서는 존재하지 않는다.
일부 실시예에서, 유전체(190)의 최상면으로부터 배면 접촉패드(150C)의 바닥면까지 측정된 다이 두께(T15)는 25㎛이다. 다른 실시예에서는 다른 두께가 사용된다.
도 16은 접촉패드(150C)를 노출시키는 에칭과 (선택적으로) 유전체(192)의 디포지션을 포함하는 배면 플라즈마 공정을 도시한다. 상기 공정은 도 8A와 관련하여 전술한, 또는 일부 다른 에칭기, 및 IPEC/Precision사에서 입수가능한 에칭기 PaceJetⅡ내에서 대기압하에 수행된다. 에칭 및 디포지션동안, 웨이퍼(104)는 비접촉 웨이퍼 홀더(1610)내에서 유지된다. 웨이퍼 전면은 홀더(1610)를 향하고 있다. 홀더(1610)는 물리적으로 웨이퍼와 접촉하지 않으면서 최상부로부터 웨이퍼를 유지한다. 또한 본 명세서에 참고문헌으로 포함되는 발명자 A.F.Andreev와 R.A.Luus의 USSR 발명자 증명서 732198(1980.5.8)참조. 웨이퍼 홀더(1610)와 웨이퍼(104) 사이의 원형 가스 흐름(와류)(1614)에 의해 웨이퍼는 홀더에 근접하여 유지되지만, 웨이퍼는 홀더와 접촉하지는 않는다. 그러므로, 웨이퍼 전면(前面)상의 회로(1618)가 홀더와 물리적으로 접촉하거나, 또는 플라즈마젯(1624)에 의해 손상되거나 에칭되는 것을 방지하기 위해 보호층이 필요하지 않다. 플라즈마젯 발생기(1620)는 발생기에 의해 생성된 플라즈마젯(1624)이 웨이퍼 배면(104B)을 스캔하도록 수평으로 이동한다.
도 17-18은 웨이퍼를 박막화하기에 적당한 대안적인 대기압 공정을 나타내고 있다. 도 17은 도 17A-17D로 구성된다. 도 17A는 박막화 공정 직전의 웨이퍼(104)를 나타내고 있다. 회로(1618)는 웨이퍼 전면(前面)상에서 제조되었다. 일부 실시예에서, 웨이퍼 두께는 600-720㎛이다. 실리콘은 웨이퍼 두께를 150-350㎛까지 감소시키기 위해 공지된 방법(예를 들어 기계적 연삭)에 의해 웨이퍼 배면으로부터 제거된다. 그 결과생성된 웨이퍼가 도 17B에 도시되어 있다. 웨이퍼는 칩(200)으로 다이싱된다(도 17C). 각각의 칩의 두께는 150-350㎛이다. 해당 기술분야에서 공지된 바와 같이 칩이 테스트되고 분류된다. 칩은 대기압하에서 불소 함유 플라즈마에 의해 더 박막화되고, (선택적으로) 유전체(192)는 도 18에 도시된 바와 같은 에칭 직후에 배면상에서 디포지션된다. 도 18의 공정 및 에칭기는 도 16과 유사하지만, 도 18에서 비접촉 칩 홀더(1610)는 웨이퍼보다는 여러 각각의 칩(도 18에서는 3개 칩)을 보유한다. 각각의 칩(200)은 홀더(1610)의 각각의 세그먼트에 위치하고, 도 16과 유사하게 가스 흐름(1614)에 의해 제자리에서 유지된다. 플라즈마젯(1624)은 바이어 바닥부에서 유전체(140)가 제거되고 (선택적으로) 유전체(192)가 디포지션될 때까지 배면으로부터 칩을 모두 스캔한다. 회로(1618)를 위한 보호층이 전혀 필요하지 않다.
칩의 대기압 배면 에칭은 칩 두께를 50㎛ 이하로 감소시킨다(도 17D).
칩(200)은 도 10, 14, 15와 관련하여 상기한 바와 같이 패키지화된 스택일 수 있다.
도 17의 2단계 공정(예를 들어, 기계적 연삭에 이은 플라즈마 공정)은 일부 실시예에서 제조비용을 감소시킨다. 실제로, 제조수율에 따라, 사용되지 않은 영역과 함께 "배드(bad)" 다이에 의해 점유된 웨이퍼 면적이 예를 들어 웨이퍼의 50%라고 간주할 수 있다. 만일 도 17의 공정에서와 같이 박막화 공정이 완료되기 전에 웨이퍼가 다이싱되고, "굿(good)" 다이만이 박막으로 완성되며 (선택적으로) 유전체(192)가 제공되는 경우, 전체 웨이퍼를 박막화하는 단계와 전체 웨이퍼상에 유전체(192)를 디포지션하는 단계와 비교할 때 박막화 단계 및 디포지션 단계에서 시간과 자원이 절약된다. 또한, 50㎛ 이하까지 박막화되고 6-8인치 직경인 웨이퍼는, 두께는 동일하지만 횡방향 치수가 작은(일부 실시예에서 1인치 이하) 다이보다 더 약하다. 이것이 도 17의 일부 실시예에서 제조비용이 더 낮아지는 또다른 이유가 된다.
일부 실시예에서, 도 16, 17, 18의 공정은 수직 IC에서 사용되지 않는 다이 또는 웨이퍼를 박막화하는데 사용된다. 상기 실시예에서, 배면 에칭으로 임의의 도전성 접촉부를 노출시키거나 노출시키지 않을 수 있다. 각각의 다이 또는 웨이퍼의 전면(前面)내 또는 그 위에서의 하나 이상의 회로소자의 제조공정 뒤에 도 16-18의 공정이 이어진다. 따라서, 회로소자 제조공정은 웨이퍼가 그 최종 두께보다 더 두껍고 따라서 기계적으로 더 강해질 때 수행된다.
상기한 실시예는 본 발명을 설명하기 위한 것이지 그것을 제한하는 것은 아니다. 특히, 본 발명은 수직 IC내의 다이의 수(다이의 수는 1보다 큰 임의의 숫자가 될 수 있다), 또는 임의의 특정 두께, 개구부 너비, 또는 다른 크기에 의해 제한되지 않는다. 본 발명은 임의의 특정한 재료에 의해 제한되지 않는다. 일부 실시예에서 비-실리콘 웨이퍼가 사용된다.
부록
재료 제거를 위한 PaceJetⅡ 기술IPEC/Precision의 PaceJetⅡ는 배면 막 제거 및 웨이퍼 박막화를 위한 방법을 제공한다. PaceJetⅡ는 공정 단계를 줄임으로써 웨이퍼 또는 장치 제조비용을 저감하는 비접촉 재료 제거시스템이다. 그것은 또한 배면 그라인더의 제한을 초과하는 레벨까지 웨이퍼를 박막화할 수 있다.
PaceJetⅡ는 IPEC의 PACE(Plasma Assisted Chemical Etching) 기술의 대기압 변형을 이용한다. 상기 방법은 웨이퍼 기판 또는 전면(前面) 장치를 손상시키지 않고 높은 에칭비율을 얻을 수 있다.
PaceJetⅡ은 PACE 기술을 비접촉 웨이퍼 홀딩기법과 결합하여 종래의 그라인딩 및 습식 화학적 에칭을 넘어서는 현저한 이점을 제공한다. 특징 및 이점
특징 이점
PACE의 고속 형성 처리량의 증가; 평탄하고 오염되지 않으며 손상되지 않은 웨이퍼 표면을 생산
5-웨이퍼 캐러셀(carousel) 공정 처리량의 증가
행성형상의 웨이퍼 움직임 일정한 축대칭 에칭 제거
대기압 동작 진공이 아님-복잡성 및 비용 감소
비접촉 웨이퍼 홀더 배면 공정에서, 웨이퍼의 장치부와의 접촉부를 제거
질소 "베일" 표면 접촉없이 웨이퍼를 유지; 레지스트/테입으로 웨이퍼의 장치부를 보호할 필요없음
저에너지 플라즈마 웨이퍼의 장치측에 전하가 축적되는 위험 제거
작은 자국(1.3㎡ 또는 13.9ft2) 최소한의 청정실 또는 체이스 면적이 요구됨
응용
공정 PaceJetⅡ에 의해 교체되거나 감소된 공정단계 이점
배면 막 제거 교체:(a)그라인딩, 습식 에칭 또는 진공 플라즈마(b)전면 보호를 위한 레지스트 코팅(c)레지스트 스트립(들) 예를 들어 Si에서의 μ균열과 같은 그라인딩 손상 제거반복가능성공정단계 및 장비 감소습식 화학적 처리 없음
배면 웨이퍼 박막화 교체:(a)레지스트 코팅(b)습식 에칭(c)레지스트 스트립(들) 그라인딩/랩핑 가늘기 제한 제거장치부 보호의 필요성없이 불량층을 제거칩 패키징, 속도 및 열발산
웨이퍼링 교체:(a)랩핑 또는 그라인딩(b)화학적 에칭감소:(a)폴리싱 단계(3)의 #(b)클리닝(3)의 # 낮아진 비용/웨이퍼더 높은 웨이퍼 수율투자의 절감
결합 SOI 웨이퍼 박막화 교체:(a)정교한 그라인딩(b)폴리싱 클리닝(선택적)감소:점검의 # 저비용/결합된 웨이퍼높은 수율투자의 절감개선된 SOI 웨이퍼 품질
성능
웨이퍼 공정 처리량 - 웨이퍼 크기 및 재료 제거에 의존 :
400㎚ Si3N420㎛ 실리콘 시간당 웨이퍼
150-㎜18045 200-㎜14427
표면 마이크로러프니스 - Si 제거 깊이에 의존 :
초기 마이크로러프니스에서의 개선도 % 실리콘 제거 깊이(㎛)
200 86% 100 65% 10 10%
예:초기 러프니스 100㎚,최종 = 14㎚ 35㎚ 90㎚
추가된 재료 제거 비균일성- Si 제거 깊이 및 웨이퍼 크기에 의존: < 0.5㎛
카세트대 카세트, 완전히 자동화 동작.
시스템 자국: 약 84㎝(W) × 156㎝(D)

Claims (34)

  1. 제 1 측부에 하나 이상의 개구부를 갖는 바디를 제공하는 단계;
    상기 하나 이상의 각각의 개구부내에 제 1 유전체 및 도체를 형성하는 단계로서, 상기 각각의 개구부내의 도체가 상기 제 1 유전체에 의해 상기 바디로부터 분리되는, 제 1 유전체 및 도체를 형성하는 단계; 및
    각각의 개구부내의 도체를 노출시키기 위해 상기 바디의 제 2 측부로부터 재료를 제거하는 단계를 포함하고,
    상기 재료 제거단계는 상기 제 1 유전체의 제거속도가 상기 바디 재료의 제거속도보다 느린 공정을 구비하는 것을 특징으로 하는 IC 제조방법.
  2. 제 1 항에 있어서,
    상기 공정에서, 상기 제 1 유전체의 제거속도는 상기 바디 재료의 제거속도보다 약 10배정도 느린 것을 특징으로 하는 IC 제조방법.
  3. 제 1 항에 있어서,
    상기 공정에서, 상기 제 1 유전체의 제거속도는 상기 도체의 제거속도보다 빠른 것을 특징으로 하는 IC 제조방법.
  4. 제 1 항에 있어서,
    상기 바디의 제 2 측부로부터 재료를 제거하는 단계 이후에, 상기 제 2 측부상에 노출된 도체를 제외하고 상기 바디의 제 2 측부상에 제 2 유전체를 형성하는 단계가 후속되는 것을 특징으로 하는 IC 제조방법.
  5. 제 1 항에 있어서,
    상기 제 2 측부로부터 재료를 제거하는 단계는, 상기 바디가 비접촉 홀더내에 유지됨에 따라서 대략 대기압하에서 상기 바디의 제 2 측부를 플라즈마 에칭하는 단계를 구비하는 것을 특징으로 하는 IC 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 측부로부터의 재료 제거단계가 완료되기 전에 상기 바디를 다이싱하는 단계를 구비하고,
    상기 제 2 측부로부터 재료를 제거하는 단계는 각각의 다이로부터 재료를 제거하는 단계를 구비하는 것을 특징으로 하는 IC 제조방법.
  7. 제 6 항에 있어서,
    상기 제 2 측부로부터 재료를 제거하는 단계는,
    상기 바디가 다이싱되기 전에 상기 제 2 측부로부터 재료를 제거하는 단계; 및
    상기 바디가 다이싱된 후 각각의 다이로부터 재료를 제거하는 단계를 구비하는 것을 특징으로 하는 IC 제조방법.
  8. 제 6 항에 있어서,
    상기 각각의 다이로부터 재료를 제거하는 단계는, 상기 바디의 다이를 테스트하는 단계가 선행되고, 상기 각각의 다이로부터 재료를 제거하는 단계는 상기 테스트를 통과한 다이 또는 다이들에 대해서만 수행되는 것을 특징으로 하는 IC 제조방법.
  9. 제 1 항에 있어서,
    상기 바디는 반도체 재료로 이루어지는 것을 특징으로 하는 IC 제조방법.
  10. 제 1 항에 있어서,
    상기 제 2 측부로부터 재료를 제거한 후, 다른 IC의 접촉패드와 접촉하는 적어도 하나의 노출된 도체를 이용하여 상기 바디의 적어도 하나의 IC를 하나 이상의 다른 IC와 연결함으로써 수직 IC를 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 IC 제조방법.
  11. 바디의 제 1 측부내 또는 그 위에 형성된 하나 이상의 회로소자를 갖는 반도체 바디;
    상기 바디의 제 2 측부로부터 돌출되는 하나 이상의 도전성 접촉부; 및
    상기 바디로부터 각각의 접촉부를 분리시키는 유전체를 포함하고,
    적어도 하나의 접촉부는 하나 이상의 도전선에 의해 상기 제 1 측부내 또는 그 위에 형성된 하나 이상의 회로소자와 연결되며,
    각각의 접촉부에 인접한 상기 유전체는 각각의 접촉부 주위에서 상기 제 2 측부의 반도체 재료 밖으로 돌출되는 것을 특징으로 하는 IC.
  12. 제 11 항에 있어서,
    각각의 접촉부 주위의 상기 유전체는 제 2 측부와 수직인 방향에서 측정된 적어도 8㎛만큼 상기 제 2 측부의 반도체 재료밖으로 돌출되는 것을 특징으로 하는 IC.
  13. 제 11 항에 있어서,
    상기 회로의 제 2 측부를 덮지만 상기 접촉부를 노출시키는 유전체를 추가로 구비하는 것을 특징으로 하는 IC.
  14. 제 11 항에 있어서,
    상기 접촉부 중 적어도 하나가 다른 IC상의 도전성 접촉부와 접촉하도록 하나 이상의 다른 IC와 결합하고, 상기 결합으로 수직 IC를 형성하는 것을 특징으로 하는 IC.
  15. 제 1 측부내에 하나 이상의 개구부를 갖는 바디를 제공하는 단계;
    하나 이상의 각각의 개구부내에 제 1 유전체 및 도체를 제조하는 단계로서, 상기 각각의 개구부내의 도체가 상기 제 1 유전체에 의해 상기 바디로부터 분리되는, 제 1 유전체 및 도체를 제조하는 단계;
    상기 각각의 개구부내의 도체를 노출시키기 위해 상기 바디의 제 2 측부로부터 재료를 제거하는 단계; 및
    하나 또는 그 이상의 노출된 도체상에 유전체층을 형성하지 않는 공정에 의해 상기 바디의 제 2 측부상에 유전체층을 형성하는 단계를 포함하는 IC 제조방법.
  16. 제 15 항에 있어서,
    상기 바디의 제 2 측부상에 유전체층을 형성하는 단계는, 유전체층을 형성하기 위해 상기 바디의 재료와 반응하지만 상기 하나 이상의 노출된 도체상에 유전체층을 형성하지 않는 원소를 포함하는 플라즈마에 제 2 측부를 노출시키는 단계를 구비하는 것을 특징으로 하는 IC 제조방법.
  17. 복수의 개별적인 IC를 제조하는 단계; 및
    상기 개별적인 IC 제조단계가 완료되고, 개별적인 IC가 최종 두께로 제조된 후, 수직 IC를 형성하기 위해 개별적인 IC를 서로 부착하는 단계를 포함하고,
    상기 개별적인 IC 제조단계는 상기 개별적인 회로가 비접촉 홀더내에서 유지됨에 따라서 상기 개별적인 회로중 적어도 하나의 회로의 배면을 에칭하는 단계를 구비하는 것을 특징으로 하는 수직 IC 제조방법.
  18. 삭제
  19. 반도체 웨이퍼로부터 복수의 IC를 제조하는 단계;
    상기 웨이퍼를 다이로 다이싱하는 단계; 및
    하나 이상의 다이가 비접촉 홀더내에서 유지됨에 따라서 상기 웨이퍼로부터 얻어진 하나 이상의 다이를 박막화하는 단계를 포함하고,
    상기 IC를 갖는 웨이퍼는 각각의 IC의 최종 두께보다 두꺼운 것을 특징으로 하는 IC 제조방법.
  20. 제 19 항에 있어서,
    복수의 IC를 제조하는 단계는 상기 웨이퍼의 제 1 측부내 또는 그 위에 하나 이상의 회로소자를 제조하는 단계를 구비하고,
    각각의 다이는 상기 웨이퍼의 제 1 측부의 일부인 제 1 측부를 가지며,
    상기 박막화 공정동안, 상기 하나 이상의 각각의 다이의 제 1 측부는 하나 이상의 다이의 제 1 측부내 또는 그 위에 제조된 하나 이상의 회로소자가 에칭되는 것을 방지하는 비접촉 홀더와 면하고 있는 것을 특징으로 하는 IC 제조방법.
  21. 제 19 항에 있어서,
    상기 에칭공정은 대기압하에서 불소 함유 플라즈마 에칭단계를 구비하는 것을 특징으로 하는 IC 제조방법.
  22. 제 19 항에 있어서,
    상기 웨이퍼는 실리콘으로 이루어지는 것을 특징으로 하는 IC 제조방법.
  23. 제 19 항에 있어서,
    상기 하나 이상의 다이를 박막화하는 단계는 IC를 테스트하는 단계가 선행되고, 상기 박막화하는 단계는 상기 테스트를 통과한 다이 또는 다이들에 대해서만 수행되는 것을 특징으로 하는 IC 제조방법.
  24. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 공정은 상기 재료의 제거단계에서 제거된 상기 제 1 유전체의 전체 양 중에서 적어도 상당 부분을 제거하는 것을 특징으로 하는 IC 제조방법.
  25. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 재료의 제거 단계에서 제거된 제 1 유전체 전부는 상기 바디 재료의 제거와 동시에 제거되지만 상기 바디 재료보다 더 느린 제거속도로 제거되는 것을 특징으로 하는 IC 제조방법.
  26. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 재료의 제거 단계에서 제거된 제 1 유전체 전부는 상기 바디의 반도체 재료의 제거와 동시에 제거되지만 상기 바디의 반도체 재료보다 더 느린 제거속도로 제거되는 것을 특징으로 하는 IC 제조방법.
  27. 제 26 항에 있어서,
    상기 반도체 재료는 실리콘인 것을 특징으로 하는 IC 제조방법.
  28. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 2 측부로부터 보이는 경우, 상기 각각의 개구부내의 제 1 유전체는 상기 바디의 반도체 재료에 의해 측부가 둘러싸이고,
    상기 제 1 유전체가 상기 제 2 측부로부터 도체를 노출시키기 위해 상기 각각의 개구부에서 제거될 때, 측부를 둘러싸는 바디의 반도체 재료는 상기 제 1 유전체와 동시에 그리고 그보다 빠른 속도로 제거되는 것을 특징으로 하는 IC 제조방법.
  29. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 바디 재료보다 느린 속도로 상기 제 1 유전체를 제거하는 단계는 상기 각각의 개구부내의 도체와 상기 바디 사이의 전기적 절연성을 개선하는 것을 특징으로 하는 IC 제조방법.
  30. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 2 측부상에 노출된 적어도 하나의 도체를 땜납을 이용하여 다른 도체에 부착하는 단계를 더 구비하고,
    상기 제 1 유전체는 상기 노출된 도체 주위에서 상기 제 2 측부로부터 돌출되며, 상기 땜납과 바디사이의 전기적 절연성을 개선하는 것을 특징으로 하는 IC 제조방법.
  31. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 재료 제거공정은 적어도 상기 도체가 상기 각각의 개구부에서 노출될 때까지 상기 제 2 측부상에 노출된 재료 전부를 제거하는 비-마스크(unmasked) 에칭공정인 것을 특징으로 하는 IC 제조방법.
  32. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 각각의 개구부내의 도체가 노출된 후, 상기 공정은 계속되어 바디 재료를 제거하는 것과 동시에 상기 바디 재료보다 느린 속도로 상기 제 1 유전체를 제거하는 것을 특징으로 하는 IC 제조방법.
  33. 제 1 측부에 하나 이상의 개구부를 갖는 바디를 제공하는 단계;
    상기 하나 이상의 각각의 개구부내에 제 1 유전체 및 도체를 제조하는 단계로서, 상기 각각의 개구부내의 도체가 상기 제 1 유전체에 의해 상기 바디로부터 분리되는, 제 1 유전체 및 도체를 제조하는 단계; 및
    상기 각각의 개구부내의 도체를 노출시키고 상기 각각의 개구부내의 도체가 상기 바디의 제 2 측부로부터 돌출되도록 하기 위해 상기 바디의 상기 제 2 측부로부터 재료를 제거하는 단계를 구비하는 것을 특징으로 하는 IC 제조방법.
  34. 바디의 제 1 측부내 또는 그 위에 형성된 하나 이상의 회로소자를 갖고, 상기 제 1 측부와 상기 바디의 제 2 측부 사이를 통과하는 하나 이상의 스루홀을 갖는 반도체 바디;
    상기 하나 이상의 스루홀내에 형성되고 상기 바디의 제 2 측부로부터 돌출되는 하나 이상의 도전성 접촉부; 및
    상기 바디로부터 각각의 접촉부를 분리시키는 유전체를 포함하고,
    적어도 하나의 접촉부는 하나 이상의 도전선에 의해 상기 제 1 측부내 또는 그 위에 형성된 하나 이상의 회로소자와 연결되며,
    각각의 접촉부에 인접한 상기 유전체는 상기 제 2 측부상의 상기 바디의 반도체 재료 밖으로 돌출되고,
    상기 스루홀 중 적어도 하나는 상기 바디의 제 2 측부로부터 상기 바디의 제 1 측부까지 상기 바디의 반도체 재료를 지나감에 따라서 확장되는 것을 특징으로 하는 IC.
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